JPS63311447A - デバック用マイクロプロセッサ - Google Patents
デバック用マイクロプロセッサInfo
- Publication number
- JPS63311447A JPS63311447A JP62147648A JP14764887A JPS63311447A JP S63311447 A JPS63311447 A JP S63311447A JP 62147648 A JP62147648 A JP 62147648A JP 14764887 A JP14764887 A JP 14764887A JP S63311447 A JPS63311447 A JP S63311447A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- user
- instruction
- monitor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000004044 response Effects 0.000 description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はインサーキットエミュレータに用いられるデバ
ッグ用マイクロプロセッサに関する。
ッグ用マイクロプロセッサに関する。
従来、デバッグ用マイクロプロセッサはエミュレートす
るマイクロプロセッサの機能以上のメモリ管理機能を持
っていない。一方、インサーキットエミュレータでは、
マイクロプロセッサのメモリ空間すべてをユーザへ解放
する必要があるため、モニタプログラムエリアはバンク
切換えなどの手法でユーザメモリエリアと共存させてい
た。しかしデバッグ用マイクロプロセッサがメモリバン
ク管理機能を持っていないため、外部でメモリバンク管
理を行なう必要があった。
るマイクロプロセッサの機能以上のメモリ管理機能を持
っていない。一方、インサーキットエミュレータでは、
マイクロプロセッサのメモリ空間すべてをユーザへ解放
する必要があるため、モニタプログラムエリアはバンク
切換えなどの手法でユーザメモリエリアと共存させてい
た。しかしデバッグ用マイクロプロセッサがメモリバン
ク管理機能を持っていないため、外部でメモリバンク管
理を行なう必要があった。
第３図はデバッグ用マイクロプロセッサを用いたメモリ
バンク管理の従来例を示すブロック図である。
バンク管理の従来例を示すブロック図である。
デバッグ用マイクロプロセッサ２１には、ステータス信
号３３．アドレスバス３４およびデータバス３５が接続
されている。ステータスデコーダ３０はステータス信号
３３をデコードして、データアクセス命令の命令実行サ
イクルにだけ“１ｎになるデータアクセス信号２７と、
Ｉ１０ボート書込み信号３６を出力する。アドレスデコ
ーダ３１はアドレスバス３４上のアドレスをデコードし
、Ｉ１０ボート３２を選択する。Ｉ１０ボート３２はＩ
１０命令でデータバス３５上のデータをラッチして出力
する。アンドゲート２３は、Ｉ１０ボート３２に１°′
が設定された場合には、データアクセス信号２７を出力
する。デバッグ用マイクロプロセッサ２１はスーパバイ
ザ割込み信号１０を受付けたときスーパバイザ割込み応
答信号２８を“１″にして割込み処理に入る。オアゲー
ト２４は、インバータ２５によって反転されたスーパバ
イザ割込み応答信号２８と、アンドゲート２３の出力を
入力してユーザ／モニタ切換信号２９を出力する。ユー
ザメモリ１５およびモニタメモリ１６は、それぞれユー
ザ／モニタ切換信号２９が“１”および０″のとき選択
される。したがって、スーパバイザ割込み応答信号２８
が“０”のとき、ユーザメモリ１５が選択され、“１″
のときには、モニタメモリ１６が選択される。しかし、
例えばユーザメモリ１５の蓄積データの変更を行うとき
のように、ユーザメモリ１５のアクセスとモニタメモリ
１６のアクセスの両方が必要な場合がある。このような
ユーザメモリ１５の蓄積データの変更を、モニタメモリ
１６に蓄積された命令によって実行するとき、命令の７
エツチサイクルにはモニタメモリ１６を選択し、命令の
実行サイクルにはユーザメモリ１５を選択することによ
り行われる。したがって、この場合には次のような処理
になる。まずスーパバイザ割込み信号１０は“１”の状
態でモニタメモリ１６を選択し、次に、Ｉ１０命令によ
ってＩ１０ボート書込み信号３６を１″にするとともに
、Ｉ１０ボート３２に、データバス３５を経て、１１１
Ｉ＋をセットする。次に、データアクセス命令がフェ
ッチされると、データアクセス信号２７が命令実行サイ
クルのみ“１”となる。したがって、データアクセス命
令の実行サイクルにのみユーザメモリ１５が選択され、
次の７エツチサイクルにはデータアクセス信号２７が“
０”になって、再びモニタメモリ１６が選択される。
号３３．アドレスバス３４およびデータバス３５が接続
されている。ステータスデコーダ３０はステータス信号
３３をデコードして、データアクセス命令の命令実行サ
イクルにだけ“１ｎになるデータアクセス信号２７と、
Ｉ１０ボート書込み信号３６を出力する。アドレスデコ
ーダ３１はアドレスバス３４上のアドレスをデコードし
、Ｉ１０ボート３２を選択する。Ｉ１０ボート３２はＩ
１０命令でデータバス３５上のデータをラッチして出力
する。アンドゲート２３は、Ｉ１０ボート３２に１°′
が設定された場合には、データアクセス信号２７を出力
する。デバッグ用マイクロプロセッサ２１はスーパバイ
ザ割込み信号１０を受付けたときスーパバイザ割込み応
答信号２８を“１″にして割込み処理に入る。オアゲー
ト２４は、インバータ２５によって反転されたスーパバ
イザ割込み応答信号２８と、アンドゲート２３の出力を
入力してユーザ／モニタ切換信号２９を出力する。ユー
ザメモリ１５およびモニタメモリ１６は、それぞれユー
ザ／モニタ切換信号２９が“１”および０″のとき選択
される。したがって、スーパバイザ割込み応答信号２８
が“０”のとき、ユーザメモリ１５が選択され、“１″
のときには、モニタメモリ１６が選択される。しかし、
例えばユーザメモリ１５の蓄積データの変更を行うとき
のように、ユーザメモリ１５のアクセスとモニタメモリ
１６のアクセスの両方が必要な場合がある。このような
ユーザメモリ１５の蓄積データの変更を、モニタメモリ
１６に蓄積された命令によって実行するとき、命令の７
エツチサイクルにはモニタメモリ１６を選択し、命令の
実行サイクルにはユーザメモリ１５を選択することによ
り行われる。したがって、この場合には次のような処理
になる。まずスーパバイザ割込み信号１０は“１”の状
態でモニタメモリ１６を選択し、次に、Ｉ１０命令によ
ってＩ１０ボート書込み信号３６を１″にするとともに
、Ｉ１０ボート３２に、データバス３５を経て、１１１
Ｉ＋をセットする。次に、データアクセス命令がフェ
ッチされると、データアクセス信号２７が命令実行サイ
クルのみ“１”となる。したがって、データアクセス命
令の実行サイクルにのみユーザメモリ１５が選択され、
次の７エツチサイクルにはデータアクセス信号２７が“
０”になって、再びモニタメモリ１６が選択される。
インサーキットエミュレータにおいてはユーザに全ての
メモリ空間を開放するためユーザメモリエリアとモニタ
エリアをバンク切換えしなくてはならないが、デバッグ
用マイクロプロセッサはメモリバンク管理の機能をもた
ないため、外部でメモリバンク管理をしなくてはならな
い。しかし、第３図の装置において、データアクセス信
号２７は、データアクセス命令をデバッグ用マイクロプ
ロセッサ２１の命令デコード回路によってデコードし、
その出力をエンコードしてステータス信号を生成してプ
ロセッサ２１の外部に出力し、さらに、そのステータス
信号３３をステータスデコーダ３０によって再びデコー
ドして得られたものである。また、Ｉ１０ボート３２に
設定される信号は、アドレスデコーダ３１の出力によっ
て指定されたＩ１０ボート３２にデータバス３５を介し
て伝送されたものである。このように従来のメモリバン
ク管理用装置はメモリバンク管理をデバッグ用マイクロ
プロセッサの外部で実現するために、回路が複雑になる
という欠点がある。
メモリ空間を開放するためユーザメモリエリアとモニタ
エリアをバンク切換えしなくてはならないが、デバッグ
用マイクロプロセッサはメモリバンク管理の機能をもた
ないため、外部でメモリバンク管理をしなくてはならな
い。しかし、第３図の装置において、データアクセス信
号２７は、データアクセス命令をデバッグ用マイクロプ
ロセッサ２１の命令デコード回路によってデコードし、
その出力をエンコードしてステータス信号を生成してプ
ロセッサ２１の外部に出力し、さらに、そのステータス
信号３３をステータスデコーダ３０によって再びデコー
ドして得られたものである。また、Ｉ１０ボート３２に
設定される信号は、アドレスデコーダ３１の出力によっ
て指定されたＩ１０ボート３２にデータバス３５を介し
て伝送されたものである。このように従来のメモリバン
ク管理用装置はメモリバンク管理をデバッグ用マイクロ
プロセッサの外部で実現するために、回路が複雑になる
という欠点がある。
本発明のデバッグ用マイクロプロセッサは、インサーキ
ットエミュレータに用いられるデバッグ用マイクロプロ
セッサにおいて、 通常の命令実行時にはユーザメモリを選択する第１の論
理レベルを出力し、スーパバイザ割込みによる割込み処
理時においてユーザメモリへのアクセス命令がフェッチ
されていない場合にはモニタメモリを選択する第２の論
理レベルを出力し、スーパバイザ割込みによる割込み処
理時において、ユーザメモリへのアクセス命令がフェッ
チされた場合には、前記アクセス命令の命令実行サイク
ルの期間にのみ第１の論理レベルを出力するユーザ／モ
ニタ切換え信号生成回路と、 スーパバイザ割込み処理時において、前記ユーザ／モニ
タ切換信号の切換えを指示する命令を有する。
ットエミュレータに用いられるデバッグ用マイクロプロ
セッサにおいて、 通常の命令実行時にはユーザメモリを選択する第１の論
理レベルを出力し、スーパバイザ割込みによる割込み処
理時においてユーザメモリへのアクセス命令がフェッチ
されていない場合にはモニタメモリを選択する第２の論
理レベルを出力し、スーパバイザ割込みによる割込み処
理時において、ユーザメモリへのアクセス命令がフェッ
チされた場合には、前記アクセス命令の命令実行サイク
ルの期間にのみ第１の論理レベルを出力するユーザ／モ
ニタ切換え信号生成回路と、 スーパバイザ割込み処理時において、前記ユーザ／モニ
タ切換信号の切換えを指示する命令を有する。
したがって、割込み処理によってユーザメモリからモニ
タメモリにメモリバンクを切換え、さらに、モニタメモ
リに蓄積された命令がユーザメモリをアクセスすること
を指示したときには、命令によってユーザ／モニタ切換
信号生成回路の処理動作を切換えることにより、ユーザ
メモリアクセス命令の命令実行サイクルの期間だけユー
ザメモリをアクレスし、次の７エツチサイクルには再び
モニタメモリをアクセスすることができる。このように
して、外部回路を用いることなく、メモリパンクを管理
することができる。
タメモリにメモリバンクを切換え、さらに、モニタメモ
リに蓄積された命令がユーザメモリをアクセスすること
を指示したときには、命令によってユーザ／モニタ切換
信号生成回路の処理動作を切換えることにより、ユーザ
メモリアクセス命令の命令実行サイクルの期間だけユー
ザメモリをアクレスし、次の７エツチサイクルには再び
モニタメモリをアクセスすることができる。このように
して、外部回路を用いることなく、メモリパンクを管理
することができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のデバッグ用マイクロプロセッサの一実
施例のブロック図である。
施例のブロック図である。
本実施例のデバッグ用マイクロプロセッサ１は、従来の
デバッグ用マイクロプロセッサと同様の命令デコード回
路１１．命令実行回路１２．バス制御回路１３および割
込み制御回路１４を有し、新たにユーザメモリアクセス
プリフィクス命令と、ユーザ／モニタ切換信号生成回路
２を有している。
デバッグ用マイクロプロセッサと同様の命令デコード回
路１１．命令実行回路１２．バス制御回路１３および割
込み制御回路１４を有し、新たにユーザメモリアクセス
プリフィクス命令と、ユーザ／モニタ切換信号生成回路
２を有している。
命令デコード回路１１はデータアクセス命令をデコード
し、バス制御回路１３は、命令実行回路１２を介して命
令デコード回路１１の出力を入力し、データアクセス信
号７として、データアクセス命令の命令実行サイクルに
だけ、“１”を出力する。割込み制御回路１４は、スー
パバイザ割込み信号１０を受付けるとスーパバイザ割込
み応答信号８として“１ｎを出力する。
し、バス制御回路１３は、命令実行回路１２を介して命
令デコード回路１１の出力を入力し、データアクセス信
号７として、データアクセス命令の命令実行サイクルに
だけ、“１”を出力する。割込み制御回路１４は、スー
パバイザ割込み信号１０を受付けるとスーパバイザ割込
み応答信号８として“１ｎを出力する。
ユーザメモリアクセスプリフィクス命令は、割込み処理
中にユーザメモリ１５をアクセスすることを指示する命
令で、メモリをアクセスする命令の直前にプリフィクス
が付けられていて、このプリフィクス（ユーザメモリア
クセスプリフィクス）を付けた命令の命令実行サイクル
の期間だけ、命令デコード回路１１はユーザメモリアク
セス信号６として“１″を出力する。ユーザ／モニタ切
換信号生成回路２は、アンドゲート３、オアゲート４お
よびインバータ５によって構成され、ユーザ／モニタ切
換信号９を出力してユーザメモリ１５とモニタメモリ１
６とを選択制御する。すなわち、アンドゲート３はユー
ザメモリアクセス信号６とデータアクセス信号７を入力
し、ユーザメモリアクセス信号６が１”の期間のみデー
タアクセス信号７を出力する。オアゲート４は反転スー
パバイザ割込み応答信号とアンドゲート３の出力を入力
し、通常の命令実行時（スーパバイザ割込み応答信号が
０″のとき）にはユーザ／モニタ切換信号９として“１
″を出力してユーザメモリ１５を選択し、スーパバイザ
割込み信号１０が受付けられた場合においてユーザメモ
リアクセス信号６がＯ″のとき（ユーザメモリアクセス
プリフィクス命令がフェッチされていないとき）にはユ
ーザ／モニタ切換信号９として′０”を出力してモニタ
メモリ１６を選択する。また、スーパバイザ割込み！中
に、ユーザメモリアクセス信号６が“１”のとき、すな
わち、ユーザメモリアクセスプリフィクス命令がフェッ
チされたとき（モニタメモリ１６に蓄積されたユーザメ
モリアクセス命令を実行するとき）、オアゲート４はデ
ータアクセス命令の実行サイクルの期間のみ、ユーザ／
モニタ切換信号９として１″を出力してユーザメモリ１
５を選択１ノ、次の７エツチサイクルには再びモニタメ
モリ１６を選択する。
中にユーザメモリ１５をアクセスすることを指示する命
令で、メモリをアクセスする命令の直前にプリフィクス
が付けられていて、このプリフィクス（ユーザメモリア
クセスプリフィクス）を付けた命令の命令実行サイクル
の期間だけ、命令デコード回路１１はユーザメモリアク
セス信号６として“１″を出力する。ユーザ／モニタ切
換信号生成回路２は、アンドゲート３、オアゲート４お
よびインバータ５によって構成され、ユーザ／モニタ切
換信号９を出力してユーザメモリ１５とモニタメモリ１
６とを選択制御する。すなわち、アンドゲート３はユー
ザメモリアクセス信号６とデータアクセス信号７を入力
し、ユーザメモリアクセス信号６が１”の期間のみデー
タアクセス信号７を出力する。オアゲート４は反転スー
パバイザ割込み応答信号とアンドゲート３の出力を入力
し、通常の命令実行時（スーパバイザ割込み応答信号が
０″のとき）にはユーザ／モニタ切換信号９として“１
″を出力してユーザメモリ１５を選択し、スーパバイザ
割込み信号１０が受付けられた場合においてユーザメモ
リアクセス信号６がＯ″のとき（ユーザメモリアクセス
プリフィクス命令がフェッチされていないとき）にはユ
ーザ／モニタ切換信号９として′０”を出力してモニタ
メモリ１６を選択する。また、スーパバイザ割込み！中
に、ユーザメモリアクセス信号６が“１”のとき、すな
わち、ユーザメモリアクセスプリフィクス命令がフェッ
チされたとき（モニタメモリ１６に蓄積されたユーザメ
モリアクセス命令を実行するとき）、オアゲート４はデ
ータアクセス命令の実行サイクルの期間のみ、ユーザ／
モニタ切換信号９として１″を出力してユーザメモリ１
５を選択１ノ、次の７エツチサイクルには再びモニタメ
モリ１６を選択する。
次に、本実施例の動作について説明する。
データアクセス信号７は、データアクセス命令の命令実
行サイクルに“１”となり、命令フェッチサイクルには
′０″を保つ。ユーザプログラムエミュレーション時に
はスーパバイザ割込み応答信号８は“ＯＰＩとなってい
るので、ユーザ／モニタ切換信号９は１″となってユー
ザメモリ１５が選択される。スーパバイザ割込み信号１
０を受付けて、スーパバイザ割込み応答信号８が“１″
となると、デバッグ用マイクロプロセッサ１はモニタプ
ログラムを実行し、通常の命令実行の間はユーザメモリ
アクセス信号６が“０″であるので、ユーザ／モニタ切
換信号９は“０″となってモニタメモリ１６が選択され
るが、このときユーザメモリアクセスプリフィクス命令
がフェッチされると、該命令の命令実行サイクルの間だ
けユーザメモリアクセス信号６が“１″となり、データ
アクセス信号７が“１”の期間だけユーザ／モニタ切換
信号９は“１ｎとなり一時的にユーザメモリ１６がアク
セスされる。
行サイクルに“１”となり、命令フェッチサイクルには
′０″を保つ。ユーザプログラムエミュレーション時に
はスーパバイザ割込み応答信号８は“ＯＰＩとなってい
るので、ユーザ／モニタ切換信号９は１″となってユー
ザメモリ１５が選択される。スーパバイザ割込み信号１
０を受付けて、スーパバイザ割込み応答信号８が“１″
となると、デバッグ用マイクロプロセッサ１はモニタプ
ログラムを実行し、通常の命令実行の間はユーザメモリ
アクセス信号６が“０″であるので、ユーザ／モニタ切
換信号９は“０″となってモニタメモリ１６が選択され
るが、このときユーザメモリアクセスプリフィクス命令
がフェッチされると、該命令の命令実行サイクルの間だ
けユーザメモリアクセス信号６が“１″となり、データ
アクセス信号７が“１”の期間だけユーザ／モニタ切換
信号９は“１ｎとなり一時的にユーザメモリ１６がアク
セスされる。
第２図は本発明のデバッグ用マイクロプロセッサの第２
の実施例のブロック図である。
の実施例のブロック図である。
本実施例は、第１の実施例のユーザメモリアクセスプリ
フィクス命令およびユーザ／モニタ切換信号生成回路２
の代りに、ユーザメモリリード切換命令、ユーザメモリ
ライト切換命令およびモニタメモリアクセス切換命令を
設け、さらにユーザメモリリード切換命令、ユーザメモ
リライト切換命令を独立に実行し、かつ、これらの命令
の実行がモニタメモリアクセス切換命令でクリヤされる
ユーザ／モニタ切換信号生成回路２Ａを設けたものであ
る。
フィクス命令およびユーザ／モニタ切換信号生成回路２
の代りに、ユーザメモリリード切換命令、ユーザメモリ
ライト切換命令およびモニタメモリアクセス切換命令を
設け、さらにユーザメモリリード切換命令、ユーザメモ
リライト切換命令を独立に実行し、かつ、これらの命令
の実行がモニタメモリアクセス切換命令でクリヤされる
ユーザ／モニタ切換信号生成回路２Ａを設けたものであ
る。
命令デコード回路１５は、ユーザメモリリード命令、ユ
ーザメモリライト命令、モニタメモリアクセス命令をデ
コードして、ユーザメモリリード信号６１、ユーザメモ
リライト信号６２およびモニタメモリアクセス信号１４
をアクティブにする。
ーザメモリライト命令、モニタメモリアクセス命令をデ
コードして、ユーザメモリリード信号６１、ユーザメモ
リライト信号６２およびモニタメモリアクセス信号１４
をアクティブにする。
また、命令デコード回路１５はデータリード命令、デー
タライト命令をデコードし、バス制御回路１７は命令実
行回路１６を介して命令デコード回路１５の出力を入力
すると、それぞれデータリード信号７１およびデータラ
イト信号７２をデータリード命令およびデータライト命
令の命令実行サイクルにだけ°′１”にする。フリップ
フロップ１２．１３は、それぞれプリセット端子ＰＲに
はユーザメモリリード信号６１、ユーザメモリライト信
号６２を入力し、入力信号６１．６２が“１”のとき、
出力端子Ｑから“１”を出力する。また、フリップ７０
ツブ１２．１３はモニタメモリアクセス信号１４をクリ
ヤ端子ＣＬＲに入力し、この信号１４が“１”のとき、
出力Ｑはクリヤされる。
タライト命令をデコードし、バス制御回路１７は命令実
行回路１６を介して命令デコード回路１５の出力を入力
すると、それぞれデータリード信号７１およびデータラ
イト信号７２をデータリード命令およびデータライト命
令の命令実行サイクルにだけ°′１”にする。フリップ
フロップ１２．１３は、それぞれプリセット端子ＰＲに
はユーザメモリリード信号６１、ユーザメモリライト信
号６２を入力し、入力信号６１．６２が“１”のとき、
出力端子Ｑから“１”を出力する。また、フリップ７０
ツブ１２．１３はモニタメモリアクセス信号１４をクリ
ヤ端子ＣＬＲに入力し、この信号１４が“１”のとき、
出力Ｑはクリヤされる。
アンドゲート３１，３２はそれぞれデータリード信号７
１およびフリップ７０ツブ１２の出力、データライト信
号７２およびフリップフロップ１３の出力を入力し、そ
れぞれの入力信号の論理積を出力する。３人カオアゲー
ト４Ａはスーパバイザ割込み応答信号８の反転信号と、
アンドゲート３１．３２の出力を入力し、それらの論理
和をユーザ／モニタ切換信号９Ａとして出力する。
１およびフリップ７０ツブ１２の出力、データライト信
号７２およびフリップフロップ１３の出力を入力し、そ
れぞれの入力信号の論理積を出力する。３人カオアゲー
ト４Ａはスーパバイザ割込み応答信号８の反転信号と、
アンドゲート３１．３２の出力を入力し、それらの論理
和をユーザ／モニタ切換信号９Ａとして出力する。
次に、本実施例の動作を説明する。
割込み処理中にユーザメモリ１５を読出す場合にはユー
ザメモリリード切換命令を実行し、ユーザメモリリード
信号６１をアクティブにしてフリップフロップ１２をプ
リセットする。以降のデータ読出し時には、データリー
ド信号７１が“１”になるとユーザ／モニタ切換信号９
Ａが１′になってユーザメモリ１５を選択する。同様に
ユーザメモリ１５を読出す場合にはユーザメモリライト
切換命令を実行し、ユーザメモリライト信号６２をアク
ティブにしてフリップフロップ１３をプリセットする。
ザメモリリード切換命令を実行し、ユーザメモリリード
信号６１をアクティブにしてフリップフロップ１２をプ
リセットする。以降のデータ読出し時には、データリー
ド信号７１が“１”になるとユーザ／モニタ切換信号９
Ａが１′になってユーザメモリ１５を選択する。同様に
ユーザメモリ１５を読出す場合にはユーザメモリライト
切換命令を実行し、ユーザメモリライト信号６２をアク
ティブにしてフリップフロップ１３をプリセットする。
以降のデータ書込み時にはデータライト信号７２が“１
″になるとユーザ／モニタ切換信号９Ａが“１″になっ
てユーザメモリ１５が選択される。ユーザメモリ１５の
アクセスからモニタメモリ１６のアクセスに戻すにはモ
ニタメモリアクセス切換命令を実行し、モニタメモリア
クセス信号１４をアクティブにすることによりフリップ
フロップ１２．１３をクリアして、データリード／ライ
ト時にユーザ／モニタ切換信号９Ａが“０″になりモニ
タメモリ１６が選択される。
″になるとユーザ／モニタ切換信号９Ａが“１″になっ
てユーザメモリ１５が選択される。ユーザメモリ１５の
アクセスからモニタメモリ１６のアクセスに戻すにはモ
ニタメモリアクセス切換命令を実行し、モニタメモリア
クセス信号１４をアクティブにすることによりフリップ
フロップ１２．１３をクリアして、データリード／ライ
ト時にユーザ／モニタ切換信号９Ａが“０″になりモニ
タメモリ１６が選択される。
第１の実施例ではモニタ実行中にユーザメモリ１５をア
クセスする場合、データの読出しと書込みの区別をしな
いで切換えていたのでモニタメモリ１６からユーザメモ
リ１５ヘデータを転送する場合、プリフィクスを付けな
いメモリリード命令で−Ｈマイクロプロセッサ１内部の
レジスタにモニタメモリ１６から読出し、次に、ユーザ
エリアアクセスプリフィクスを付けたメモリライト命令
でユーザメモリ１５に転送しなくてはならない。
クセスする場合、データの読出しと書込みの区別をしな
いで切換えていたのでモニタメモリ１６からユーザメモ
リ１５ヘデータを転送する場合、プリフィクスを付けな
いメモリリード命令で−Ｈマイクロプロセッサ１内部の
レジスタにモニタメモリ１６から読出し、次に、ユーザ
エリアアクセスプリフィクスを付けたメモリライト命令
でユーザメモリ１５に転送しなくてはならない。
通常のマイクロプロセッサでは、あるメモリを読出すた
めのメモリリード命令の実行と、他のメモリに書込むた
めのメモリライト命令の実行を１命令で行うことができ
る命令を有している。例えばモニタメモリ１６からユー
ザメモリ１５ヘデータを転送する場合には、ユーザメモ
リライト信号６２を“１”にし、ユーザメモリリード信
号を“０″にしてフリップフロップ１３．１２のＱ出力
をそれぞれ“１″、“０″に設定しておけば、このデー
タ転送を１命令で実行することができる。
めのメモリリード命令の実行と、他のメモリに書込むた
めのメモリライト命令の実行を１命令で行うことができ
る命令を有している。例えばモニタメモリ１６からユー
ザメモリ１５ヘデータを転送する場合には、ユーザメモ
リライト信号６２を“１”にし、ユーザメモリリード信
号を“０″にしてフリップフロップ１３．１２のＱ出力
をそれぞれ“１″、“０″に設定しておけば、このデー
タ転送を１命令で実行することができる。
したがって、メモリの読出しと書込みを１命令で行うブ
ロック転送命令などによってユーザエリアとモニタエリ
アの間で一度に大愚のデータの転送ができるという利点
がある。
ロック転送命令などによってユーザエリアとモニタエリ
アの間で一度に大愚のデータの転送ができるという利点
がある。
以上説明したように本発明は、割込み処理によってユー
ザメモリからモニタメモリにメモリバンクを切換えるこ
とができ、さらに、モニタメモリに蓄積された命令がユ
ーザメモリをアクセスすることを指示したときは、命令
によってユーザ／モニタ切換信号生成回路の処理動作を
切換えることにより、ユーザメモリアクセス命令の命令
実行サイクルのｍ間だけユーザメモリをアクセスし、次
の７エツチサイクルには再びモニタメモリをアクセスす
ることができるので、複雑な外部回路を用いることなく
、メモリバンクを管理することができる効果がある。
ザメモリからモニタメモリにメモリバンクを切換えるこ
とができ、さらに、モニタメモリに蓄積された命令がユ
ーザメモリをアクセスすることを指示したときは、命令
によってユーザ／モニタ切換信号生成回路の処理動作を
切換えることにより、ユーザメモリアクセス命令の命令
実行サイクルのｍ間だけユーザメモリをアクセスし、次
の７エツチサイクルには再びモニタメモリをアクセスす
ることができるので、複雑な外部回路を用いることなく
、メモリバンクを管理することができる効果がある。
第１図、第２図はそれぞれ本発明のデバッグ用マイクロ
プロセッサの第１、第２の実施例のブロック図、第３図
はデバッグ用マイクロプロセッサを用いたメモリバンク
管理の従来例を示すブロック図である。 １・・・デバッグ用マイクロプロセッサ、１１．１５・
・・命令デコード回路、 １２．１６・・・命令実行回路、 １３．１７・・・バス制御回路、 １４・・・割込み制御回路、 ２．２Ａ・・・ユーザ／モニタ切換信号生成回路、３．
３１．３２・・・アンドゲート、 ４．４Ａ・・・オアゲート、 ５・・・インバータ、 ６・・・ユーザメモリアクセス信号、 ６１・・・ユーザメモリリード信号、 ６２・・・ユーザメモリライト信号、 ７・・・データアクセス信号、 ７１・・・データリード信号、 ７２・・・データライト信号、 ８・・・スーパバイザ割込み応答信号、９．９Ａ・・・
ユーザ／モニタ切換信号、１０・・・スーパバイザ割込
み信号、 １２．１３・・・フリップ７０ツブ、 １４・・・モニタメモリアクセス信号、１５・・・ユー
ザメモリ、 １６・・・モニタメモリ。
プロセッサの第１、第２の実施例のブロック図、第３図
はデバッグ用マイクロプロセッサを用いたメモリバンク
管理の従来例を示すブロック図である。 １・・・デバッグ用マイクロプロセッサ、１１．１５・
・・命令デコード回路、 １２．１６・・・命令実行回路、 １３．１７・・・バス制御回路、 １４・・・割込み制御回路、 ２．２Ａ・・・ユーザ／モニタ切換信号生成回路、３．
３１．３２・・・アンドゲート、 ４．４Ａ・・・オアゲート、 ５・・・インバータ、 ６・・・ユーザメモリアクセス信号、 ６１・・・ユーザメモリリード信号、 ６２・・・ユーザメモリライト信号、 ７・・・データアクセス信号、 ７１・・・データリード信号、 ７２・・・データライト信号、 ８・・・スーパバイザ割込み応答信号、９．９Ａ・・・
ユーザ／モニタ切換信号、１０・・・スーパバイザ割込
み信号、 １２．１３・・・フリップ７０ツブ、 １４・・・モニタメモリアクセス信号、１５・・・ユー
ザメモリ、 １６・・・モニタメモリ。
Claims (1)
- 【特許請求の範囲】 インサーキットエミュレータに用いられるデバッグ用マ
イクロプロセッサにおいて、 通常の命令実行時にはユーザメモリを選択する第１の論
理レベルを出力し、スーパバイザ割込みによる割込み処
理時においてユーザメモリへのアクセス命令がフェッチ
されていない場合にはモニタメモリを選択する第２の論
理レベルを出力し、スーパバイザ割込みによる割込み処
理時において、ユーザメモリへのアクセス命令がフェッ
チされた場合には、前記アクセス命令の命令実行サイク
ルの期間にのみ第１の論理レベルを出力するユーザ／モ
ニタ切換信号生成回路と、 スーパバイザ割込み処理時において、前記ユーザ／モニ
タ切換信号の切換えを指示する命令を有することを特徴
とするデバッグ用マイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147648A JP2581080B2 (ja) | 1987-06-12 | 1987-06-12 | デバック用マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147648A JP2581080B2 (ja) | 1987-06-12 | 1987-06-12 | デバック用マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63311447A true JPS63311447A (ja) | 1988-12-20 |
| JP2581080B2 JP2581080B2 (ja) | 1997-02-12 |
Family
ID=15435099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147648A Expired - Lifetime JP2581080B2 (ja) | 1987-06-12 | 1987-06-12 | デバック用マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581080B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02178848A (ja) * | 1988-12-29 | 1990-07-11 | Nec Corp | マイクロプロセッサ開発支援装置 |
| JPH04127244A (ja) * | 1990-09-18 | 1992-04-28 | Nec Corp | マイクロコンピュータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696332A (en) * | 1979-12-28 | 1981-08-04 | Matsushita Electric Ind Co Ltd | Program development evaluation chip of one-chip microcomputer |
| JPS6158052A (ja) * | 1984-08-29 | 1986-03-25 | Nec Home Electronics Ltd | マイクロコンピユ−タプログラム簡易デバツグ装置 |
-
1987
- 1987-06-12 JP JP62147648A patent/JP2581080B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696332A (en) * | 1979-12-28 | 1981-08-04 | Matsushita Electric Ind Co Ltd | Program development evaluation chip of one-chip microcomputer |
| JPS6158052A (ja) * | 1984-08-29 | 1986-03-25 | Nec Home Electronics Ltd | マイクロコンピユ−タプログラム簡易デバツグ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02178848A (ja) * | 1988-12-29 | 1990-07-11 | Nec Corp | マイクロプロセッサ開発支援装置 |
| JPH04127244A (ja) * | 1990-09-18 | 1992-04-28 | Nec Corp | マイクロコンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2581080B2 (ja) | 1997-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6312049A (ja) | マイクロコンピユ−タ | |
| JPH0155505B2 (ja) | ||
| JPS63311447A (ja) | デバック用マイクロプロセッサ | |
| US5666508A (en) | Four state two bit recoded alignment fault state circuit for microprocessor address misalignment fault generation | |
| US5596717A (en) | Four state token passing alignment fault state circuit for microprocessor address misalignment fault generation | |
| JPS6167148A (ja) | マイクロコンピユ−タ | |
| JP3283505B2 (ja) | マイクロコンピュータ | |
| JPS58146083A (ja) | デ−タ記憶装置 | |
| JP2619416B2 (ja) | エミュレータ | |
| JPH01239485A (ja) | 大規模集積回路 | |
| JP2731618B2 (ja) | エミュレータ | |
| JPS59167764A (ja) | メモリアクセス方式 | |
| JPH06103106A (ja) | プログラムデバッグ装置 | |
| JPH033047A (ja) | 演算機能付きメモリ | |
| JPS6182253A (ja) | メモリ−バンク切換方式 | |
| JPH0683986A (ja) | シングルチップ・マイクロコンピュータ | |
| JPH0760401B2 (ja) | 評価用シングルチップマイクロコンピュータ | |
| JPS61118840A (ja) | 電子計算機の制御方式 | |
| JPH0443418A (ja) | データ処理装置 | |
| JPH05242008A (ja) | データ処理装置 | |
| JPS60247739A (ja) | マイクロプログラム制御装置 | |
| JPH0212436A (ja) | 半導体装置 | |
| JPH04304532A (ja) | Ｒｏｍ化プログラムのデバッグ機能付コンピュータ | |
| JPH05143441A (ja) | シングルチツプ・マイクロコンピユータ | |
| JPH07191844A (ja) | プログラマブル・ロジック付きマイクロプロセッサ |