JPS6182253A - メモリ−バンク切換方式 - Google Patents
メモリ−バンク切換方式Info
- Publication number
- JPS6182253A JPS6182253A JP20542784A JP20542784A JPS6182253A JP S6182253 A JPS6182253 A JP S6182253A JP 20542784 A JP20542784 A JP 20542784A JP 20542784 A JP20542784 A JP 20542784A JP S6182253 A JPS6182253 A JP S6182253A
- Authority
- JP
- Japan
- Prior art keywords
- memory bank
- memory
- output
- input
- bank switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、マイクロコンピュータにおけるメモリーバン
クの切換方式に関するものである。
クの切換方式に関するものである。
〈従来技術〉
マイクロコンビュークシヌテムに於ては、広いメモリー
空間を実現するため、一般にメモリーバンクが採用され
る。
空間を実現するため、一般にメモリーバンクが採用され
る。
従来、メモリーバンクの切換え方法としては、第１図に
示すＣＰＵ内のレジスタを用いるメモリーバンク切換え
構成と、第２図に示すようにＣＰＵ内の出力ポートを用
いるメモリーバンク切換え構成とがある。前者は、バン
ク切換えレジメタを用い、このレジスタに設定されるデ
ータを変更することによってメモリー空間内の所定の領
域を決定することができる。
示すＣＰＵ内のレジスタを用いるメモリーバンク切換え
構成と、第２図に示すようにＣＰＵ内の出力ポートを用
いるメモリーバンク切換え構成とがある。前者は、バン
ク切換えレジメタを用い、このレジスタに設定されるデ
ータを変更することによってメモリー空間内の所定の領
域を決定することができる。
しかし、この方法はレジヌクに書き込むデータによって
メモリー構成が決定される為、複雑なメモリーバンク構
成とした場合、ソフト処理によるミスが発生し易く、プ
ログラマ−の負担が大きくなるという欠点がある。また
、メモリーバンク切換ルーチンで所望のデータを要求す
るためＣＰＵ専 内部のレジスタが尊有され、ルーチン間でのデータの受
は渡しに使用できるレジスタが制限される。
メモリー構成が決定される為、複雑なメモリーバンク構
成とした場合、ソフト処理によるミスが発生し易く、プ
ログラマ−の負担が大きくなるという欠点がある。また
、メモリーバンク切換ルーチンで所望のデータを要求す
るためＣＰＵ専 内部のレジスタが尊有され、ルーチン間でのデータの受
は渡しに使用できるレジスタが制限される。
それゆえ、頻繁にメモリーバンクを切換えてメモリー空
間をアクセスする処理においてはその処理が遅く々るな
どの欠点があった。
間をアクセスする処理においてはその処理が遅く々るな
どの欠点があった。
一方、後者は特定のＣＰＵの出力ポートをアクセスする
ことによりメモリーバンク切換えを行うものであるが、
メモリーバンクの切換えがデータに依存し々い為、ＣＰ
Ｕ内部のレジスタに制約がなく、データ受は渡し用とし
て有効に使用できる利点があるが、反面、この方法はメ
モリーバンクの数だけ出力ボートを専有するため多くの
メモリーバンクを有するシステムでは本来の出力ボート
を使用できるボート数が減少するなどの欠点があった。
ことによりメモリーバンク切換えを行うものであるが、
メモリーバンクの切換えがデータに依存し々い為、ＣＰ
Ｕ内部のレジスタに制約がなく、データ受は渡し用とし
て有効に使用できる利点があるが、反面、この方法はメ
モリーバンクの数だけ出力ボートを専有するため多くの
メモリーバンクを有するシステムでは本来の出力ボート
を使用できるボート数が減少するなどの欠点があった。
〈本発明の目的〉
従来のマイクロコンピュータシステムに於けるメモリー
バンク切換方式の欠点を除去するために、マイクロコン
ピュータの入力命令の実行によって入力ポートをアクセ
スし、この際発生される信号によってメモリーバンクを
選択するように構成することによって、ソフト処理によ
るミスの発生、プログラマ−の負担、メモリーバンク切
換えルーチン処理速度の遅延を解決し、さらに、ＣＰＵ
内部のレジスタの破壊を補償する回路を付加することに
よってＣＰＵの内部レジメタに影費を与えるとと々く多
くのメモリーバンクを制御することができるメモリーバ
ンク切換方式を提供することにある。
バンク切換方式の欠点を除去するために、マイクロコン
ピュータの入力命令の実行によって入力ポートをアクセ
スし、この際発生される信号によってメモリーバンクを
選択するように構成することによって、ソフト処理によ
るミスの発生、プログラマ−の負担、メモリーバンク切
換えルーチン処理速度の遅延を解決し、さらに、ＣＰＵ
内部のレジスタの破壊を補償する回路を付加することに
よってＣＰＵの内部レジメタに影費を与えるとと々く多
くのメモリーバンクを制御することができるメモリーバ
ンク切換方式を提供することにある。
〈実施例〉
第３図は本発明によるメモリー空間に於けるメモリーバ
ンク構成を示し、４個のバンクＢＫＯ〜ＢＫ３が１６進
表示アドレス８ｏｏｏＨ〜ＢＦＦＦ Ｈ（Ｄメモ！Ｊ−
空間に設けられ、メモリーバンクの切換えはマイクロコ
ンピュータの入力命令（ＩＮＡ、＄ＥＯ）〜（ＩＮＡ、
＄Ｅ３ ）によって実行される。第４図は上記メモリー
バンク切換えを実現するだめの一例のシステム回路構成
図Ｔある。図において、Ｇｏはノアゲート、ＤＥＣはデ
コーダ回路であり、ノアゲートＧ。と共にＣＰＵ（中央
処理装置）が＄ Ｅ ＯＨ〜＄Ｅ３Ｉ（の入力ポートを
アクセスすることにょシ、その４本の出力Ｅｏ〜Ｅ３の
いずれが一本がアクティブとなる。
ンク構成を示し、４個のバンクＢＫＯ〜ＢＫ３が１６進
表示アドレス８ｏｏｏＨ〜ＢＦＦＦ Ｈ（Ｄメモ！Ｊ−
空間に設けられ、メモリーバンクの切換えはマイクロコ
ンピュータの入力命令（ＩＮＡ、＄ＥＯ）〜（ＩＮＡ、
＄Ｅ３ ）によって実行される。第４図は上記メモリー
バンク切換えを実現するだめの一例のシステム回路構成
図Ｔある。図において、Ｇｏはノアゲート、ＤＥＣはデ
コーダ回路であり、ノアゲートＧ。と共にＣＰＵ（中央
処理装置）が＄ Ｅ ＯＨ〜＄Ｅ３Ｉ（の入力ポートを
アクセスすることにょシ、その４本の出力Ｅｏ〜Ｅ３の
いずれが一本がアクティブとなる。
Ｒ８ｏ〜３ばそれぞれラッチ回路であり、１本のセット
入力端子と３本のリセット久方端子Ｒ１〜Ｒ３をもつ。
入力端子と３本のリセット久方端子Ｒ１〜Ｒ３をもつ。
ラッチ回路Ｒ５のセット入力Ｓに１゛のパルスが入ると
その出力はパ１°゛に、又リセット入力Ｒのいずれかに
１゛°のパルスが入力されるとその出力ば０になり、以
後その出力が保持される。本構成ではＢ Ｋ ｏ ”
Ｂ Ｋ ３のいずれが１つが” １ ”であシ、メモリ
ーバンクの選択信号となっている。またＧ２はゲートで
、８０００Ｈ〜ＢＦＦ Ｆ Ｈのメモリー空間をアクセ
スした時に１゛のパルスを出力する。６３〜Ｇ６はアン
トゲ−１・でアリ、各バンクのメモリーのイネーブル信
号ＥＮ。
その出力はパ１°゛に、又リセット入力Ｒのいずれかに
１゛°のパルスが入力されるとその出力ば０になり、以
後その出力が保持される。本構成ではＢ Ｋ ｏ ”
Ｂ Ｋ ３のいずれが１つが” １ ”であシ、メモリ
ーバンクの選択信号となっている。またＧ２はゲートで
、８０００Ｈ〜ＢＦＦ Ｆ Ｈのメモリー空間をアクセ
スした時に１゛のパルスを出力する。６３〜Ｇ６はアン
トゲ−１・でアリ、各バンクのメモリーのイネーブル信
号ＥＮ。
〜Ｅ Ｎ ３を出力する。ゲートＧ１ば、デコード回路
Ｄ Ｅ Ｃの出力Ｅ。−Ｅ３のいずれかがアクティブに
なった時、“１゛となる。ＢＢはＩ・ライステートバッ
ファであり、イネーブル信号ＥＮの入力がアクティブの
時、アドレスＡ８．５をデータバヌに出力する。今ＣＰ
Ｕが入力命令“′ＩＮＡ、＄Ｅｒを実行したとすると、
アドレスバヌのＡ８〜１５には実行前のアキュムレータ
の値が出力され、また、アドレスバスＡｏ〜７には“Ｅ
ＩＨ”が出力され、ｌ０ＲＱ及びＲＤに“０°゛のパル
スが出力され、デコーダ回路ＤＥＣからは出力Ｅ１のみ
に“１゛のパルスが出力される。従って、ラッチ回路Ｒ
５Ｉのみがセントされ、出力Ｂ Ｋ １が“”’＋ＢＫ
Ｏ＋ＢＫ２及びＢ Ｋ ３が０゛となる。同時にゲー１
−Ｇ、及びトライステートバッファＢＢにＡ８〜Ａ、。
Ｄ Ｅ Ｃの出力Ｅ。−Ｅ３のいずれかがアクティブに
なった時、“１゛となる。ＢＢはＩ・ライステートバッ
ファであり、イネーブル信号ＥＮの入力がアクティブの
時、アドレスＡ８．５をデータバヌに出力する。今ＣＰ
Ｕが入力命令“′ＩＮＡ、＄Ｅｒを実行したとすると、
アドレスバヌのＡ８〜１５には実行前のアキュムレータ
の値が出力され、また、アドレスバスＡｏ〜７には“Ｅ
ＩＨ”が出力され、ｌ０ＲＱ及びＲＤに“０°゛のパル
スが出力され、デコーダ回路ＤＥＣからは出力Ｅ１のみ
に“１゛のパルスが出力される。従って、ラッチ回路Ｒ
５Ｉのみがセントされ、出力Ｂ Ｋ １が“”’＋ＢＫ
Ｏ＋ＢＫ２及びＢ Ｋ ３が０゛となる。同時にゲー１
−Ｇ、及びトライステートバッファＢＢにＡ８〜Ａ、。
のデータがアドレスデークバヌ上に乗せられ、アキュー
ムレータに取り込まれる為、アキュムレータのデータは
変化しない。
ムレータに取り込まれる為、アキュムレータのデータは
変化しない。
以後、ＣＰＵが８０００Ｈ〜ＢＦＦＦＨのメモリー空間
をアクセスするとメモリーバンク選択信号ＥＮ、のみが
アクティブとなシ、バンク１のメモリがアクセスされる
。
をアクセスするとメモリーバンク選択信号ＥＮ、のみが
アクティブとなシ、バンク１のメモリがアクセスされる
。
以上の様にＣＰＵの内部レジスタに影響を与えることな
く入力命令の実行によってメモリーバンクの切換えが可
能である。
く入力命令の実行によってメモリーバンクの切換えが可
能である。
〈効 果〉
以上説明した様に本発明によれば、マイクロコンピュー
タの入力命令の実行によって入力ポートをアクセスし、
この際発生される信号によってメモリーバンクを選択す
る構成としたから、ソフト処理によるミスの発生をなく
し、プログラマ−の負担を軽減し、バンク切換えルーチ
ン処理の速度を高め、ＣＰＵの内部レジスタに影響を与
えると件なくメモリーバンクの切換が行える。
タの入力命令の実行によって入力ポートをアクセスし、
この際発生される信号によってメモリーバンクを選択す
る構成としたから、ソフト処理によるミスの発生をなく
し、プログラマ−の負担を軽減し、バンク切換えルーチ
ン処理の速度を高め、ＣＰＵの内部レジスタに影響を与
えると件なくメモリーバンクの切換が行える。
第１図及び第２図は従来のメモリーバンク切換え構成を
示す図、第３図は本発明のメモリーバンク切換方式によ
る一例のメモリーバンク構成を示す図、第４図は同方式
を実現するための一例のシステム回路構成図である。
示す図、第３図は本発明のメモリーバンク切換方式によ
る一例のメモリーバンク構成を示す図、第４図は同方式
を実現するための一例のシステム回路構成図である。
符号の説明
Claims (1)
- １、マイクロコンピュータの入力命令の実行によって入
力ポートをアクセスし、この際発生される信号によって
メモリーバンクを選択することを特徴とするメモリーバ
ンク切換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20542784A JPS6182253A (ja) | 1984-09-28 | 1984-09-28 | メモリ−バンク切換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20542784A JPS6182253A (ja) | 1984-09-28 | 1984-09-28 | メモリ−バンク切換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182253A true JPS6182253A (ja) | 1986-04-25 |
Family
ID=16506670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20542784A Pending JPS6182253A (ja) | 1984-09-28 | 1984-09-28 | メモリ−バンク切換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04111897U (ja) * | 1991-03-15 | 1992-09-29 | 積水化学工業株式会社 | 施錠センサ用ループアンテナを組込んだ窓および窓枠 |
-
1984
- 1984-09-28 JP JP20542784A patent/JPS6182253A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04111897U (ja) * | 1991-03-15 | 1992-09-29 | 積水化学工業株式会社 | 施錠センサ用ループアンテナを組込んだ窓および窓枠 |
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