JPS59116866A - 計算機システムの記憶装置 - Google Patents
計算機システムの記憶装置Info
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- JPS59116866A JPS59116866A JP22952382A JP22952382A JPS59116866A JP S59116866 A JPS59116866 A JP S59116866A JP 22952382 A JP22952382 A JP 22952382A JP 22952382 A JP22952382 A JP 22952382A JP S59116866 A JPS59116866 A JP S59116866A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数の演算部により構成されるマルチＣＰＵ
システム等の計算機システムの記憶装置に関する。
システム等の計算機システムの記憶装置に関する。
並行プロセスシステムにおけるプロセスでは、同期の関
係を実現するために従来から特別の命令が用いられてお
り、その一つとしてテストアンドセット（ｔｅｓｔ ａ
ｎｄ ５ｅｔ）命令（以下１’−ＴＳ命令」という）と
呼ばれるものがある。ＴＳ命令とは相互のプ四セス間で
相互排除を実現するもので、共通のフラッグを設け、そ
れをオン／オンすることにより共有メモリ等の専有権を
取りあう同期基本命令である。
係を実現するために従来から特別の命令が用いられてお
り、その一つとしてテストアンドセット（ｔｅｓｔ ａ
ｎｄ ５ｅｔ）命令（以下１’−ＴＳ命令」という）と
呼ばれるものがある。ＴＳ命令とは相互のプ四セス間で
相互排除を実現するもので、共通のフラッグを設け、そ
れをオン／オンすることにより共有メモリ等の専有権を
取りあう同期基本命令である。
複数のＣＰＵで構成されるマルチＣＰＵシステムにおい
ても、複数のＣＰＵで並列的に実行されるプログラムに
より共有メモリ等をアクセスする場合に、アクセスの実
行順序を正しくするためにＴＳ命令の如き同期基本命令
が用いられている。
ても、複数のＣＰＵで並列的に実行されるプログラムに
より共有メモリ等をアクセスする場合に、アクセスの実
行順序を正しくするためにＴＳ命令の如き同期基本命令
が用いられている。
ところで、とのＴＳ命令は、メモリからの読出しくフラ
ッグの状態を調べる判定）およびメモリへの書込み（フ
ラッグの状態に応じてオンする）操作から構成され、読
出しと誓込み操作はマルチＣＰＵシステムにおいてはあ
るＣＰＵからの連続操作（非可分操作）として実行され
なければならないＯ 従来は、この連続操作中に他のＣＰＵから共有メモリへ
のアクセスを排除するために、個々のＣＰＵから共有メ
モリ等へ専用のコントロール信号線が設けられている。
ッグの状態を調べる判定）およびメモリへの書込み（フ
ラッグの状態に応じてオンする）操作から構成され、読
出しと誓込み操作はマルチＣＰＵシステムにおいてはあ
るＣＰＵからの連続操作（非可分操作）として実行され
なければならないＯ 従来は、この連続操作中に他のＣＰＵから共有メモリへ
のアクセスを排除するために、個々のＣＰＵから共有メ
モリ等へ専用のコントロール信号線が設けられている。
そして、共有メモリ等の記憶装置は、コントロール信号
線が活性状態のときにはあるＣＰＵによるメモリの胱出
しが終了しても他のＣＰＵからのアクセスを受は入れず
、もとのＣＰＵからの次の書込み操作を受は入れるよう
にしている。
線が活性状態のときにはあるＣＰＵによるメモリの胱出
しが終了しても他のＣＰＵからのアクセスを受は入れず
、もとのＣＰＵからの次の書込み操作を受は入れるよう
にしている。
上述の如〈従来装置においては、ＴＳ命令を実現するた
めにＣＰＵと記憶装置との間に専用のコントロール＃！
Ｉを必要としている。そのため、複数のＣＰＵで構成さ
れるマルチＣＰＵシステムでは、ＣＰＵの個数分のコン
トロール線とその信号を記憶装置側で処理する装置が必
要になっている。その結果、ＣＰＵの個数の多いシステ
ムではハードウェアに要する経費が増大し、またシステ
ムの構成を変更するのが困難になるなどの欠点が生じて
いる。
めにＣＰＵと記憶装置との間に専用のコントロール＃！
Ｉを必要としている。そのため、複数のＣＰＵで構成さ
れるマルチＣＰＵシステムでは、ＣＰＵの個数分のコン
トロール線とその信号を記憶装置側で処理する装置が必
要になっている。その結果、ＣＰＵの個数の多いシステ
ムではハードウェアに要する経費が増大し、またシステ
ムの構成を変更するのが困難になるなどの欠点が生じて
いる。
なお、上記の事情は、単一のＣ’ＰＵによって構成され
るシステムであっても、統一的に管理をしないＩｌｏが
存在する多重プログラム環境では同様である。すなわち
、それぞれのプログラム単位を１つのＣＰＵと考えて扱
うことが可能である。
るシステムであっても、統一的に管理をしないＩｌｏが
存在する多重プログラム環境では同様である。すなわち
、それぞれのプログラム単位を１つのＣＰＵと考えて扱
うことが可能である。
本発明は上述の従来技術の欠点に鑑みてなされたもので
、システムを構成するＣＰＵ等の演算部ごとに専用のコ
ントロール線を設けることなしにＴＳ命令を実現するこ
とのできる計算機システムの記憶装置Ｗ全提供すること
を目的とする。
、システムを構成するＣＰＵ等の演算部ごとに専用のコ
ントロール線を設けることなしにＴＳ命令を実現するこ
とのできる計算機システムの記憶装置Ｗ全提供すること
を目的とする。
上述の目的を実現するため本発明は、従来の記憶装置に
個々のＣＰＵ等の演算部から送られてくるアドレス情報
をあらかじめ約束されたアドレスと比較する第１の比較
器、演算部から送られてくる演算部ごとの固有のデータ
情報をすでに保持しているデータ情報と比較する第２の
比較器などを設けると共に、記憶回路が所定のアドレス
の新たなアクセスに対して書込許可状態であるか書込禁
止状態であるかを記憶する書込制御器を設け、第１の比
較器および第２の比較器の出力にもとづいて書込制御器
の状態を変化させることによって専用ノコント四−ル線
を設けることなしにＴＳ命令を実現することのできる計
算機システムにおける記憶装置を提供するものである。
個々のＣＰＵ等の演算部から送られてくるアドレス情報
をあらかじめ約束されたアドレスと比較する第１の比較
器、演算部から送られてくる演算部ごとの固有のデータ
情報をすでに保持しているデータ情報と比較する第２の
比較器などを設けると共に、記憶回路が所定のアドレス
の新たなアクセスに対して書込許可状態であるか書込禁
止状態であるかを記憶する書込制御器を設け、第１の比
較器および第２の比較器の出力にもとづいて書込制御器
の状態を変化させることによって専用ノコント四−ル線
を設けることなしにＴＳ命令を実現することのできる計
算機システムにおける記憶装置を提供するものである。
図を参照して本発明の一実施例を説明する。図は計算機
システムを複数のＣＰＵにより構成したマルチＣＰＵシ
ステムにおける一実施例の回路で、データノ々ス１、ア
ｒレスノ々ス２、アドレスコントロール線３、読出コン
トロール線４および書込コントロール糾５は図示しない
複数のＣＰＵに接続されている。図示しかいＣＰＵから
のアドレスに関する信号は、アドレス・々ス２を介して
第１の比較器６に与えられる。図示しないＣＰＵからの
処理データに関する信号は、データバス１を介してデー
タレジスタ７、第２の比較器８および記憶回路９に与え
られる。アドレスコントロール線３はＣＰＵからアクセ
スがあったときに活性化（以下、活性化をｔｔ Ｈ／１
といい、非活性化を″Ｌ″という）する。第１の比較器
６はアドレスコントロール線３がＩＩ ＨＩＩになった
ときにアドレスバス２からアドレス情報を読み取り、こ
れがアドレスレジスタ１０に保持されているあらかじめ
約束されたアドレスに関する情報と一致するかどうか判
断する。そして、双方のアドレスが一致しているときは
出力をＡＮＤ回路Ｇ１．０２に与える。読出コントロー
ル線４および書込コントロール線５はＣＰＵから処理デ
ータの読出しおよび書込の要求があったときにｔｔ Ｈ
ｉｔとなる。書込コントロール線５を介してＣＰＵから
伝送されてくる信号は、・ＡＮＤ回路Ｇ１゜Ｇ３および
フリップフロップＦ１のクロック入力（ＣＫ）に与れら
れる。フリップフロップＦ１のセット出力（Ｑ）はＯＲ
回路Ｇ４を介してフリップフロップＦ２のプリセット入
力（ＰＲ８Ｔ）に与えられる。
システムを複数のＣＰＵにより構成したマルチＣＰＵシ
ステムにおける一実施例の回路で、データノ々ス１、ア
ｒレスノ々ス２、アドレスコントロール線３、読出コン
トロール線４および書込コントロール糾５は図示しない
複数のＣＰＵに接続されている。図示しかいＣＰＵから
のアドレスに関する信号は、アドレス・々ス２を介して
第１の比較器６に与えられる。図示しないＣＰＵからの
処理データに関する信号は、データバス１を介してデー
タレジスタ７、第２の比較器８および記憶回路９に与え
られる。アドレスコントロール線３はＣＰＵからアクセ
スがあったときに活性化（以下、活性化をｔｔ Ｈ／１
といい、非活性化を″Ｌ″という）する。第１の比較器
６はアドレスコントロール線３がＩＩ ＨＩＩになった
ときにアドレスバス２からアドレス情報を読み取り、こ
れがアドレスレジスタ１０に保持されているあらかじめ
約束されたアドレスに関する情報と一致するかどうか判
断する。そして、双方のアドレスが一致しているときは
出力をＡＮＤ回路Ｇ１．０２に与える。読出コントロー
ル線４および書込コントロール線５はＣＰＵから処理デ
ータの読出しおよび書込の要求があったときにｔｔ Ｈ
ｉｔとなる。書込コントロール線５を介してＣＰＵから
伝送されてくる信号は、・ＡＮＤ回路Ｇ１゜Ｇ３および
フリップフロップＦ１のクロック入力（ＣＫ）に与れら
れる。フリップフロップＦ１のセット出力（Ｑ）はＯＲ
回路Ｇ４を介してフリップフロップＦ２のプリセット入
力（ＰＲ８Ｔ）に与えられる。
フリップフロップＦ２のセット出力（Ｑ）はフリップフ
ロップＦ１のクリア入力（ＣＬＲ）およびＡＮＤ回路Ｇ
１に与えられ、ＮＯＴ回路Ｇ５を介してＡＮＤ回路Ｇに
も与えられる。ＡＮＤ回路Ｇ０の出力はデータレジスタ
７およびフリップフロップＦ２のクロック入力（ＣＫ）
に与えられ、ＡＮＤ回路Ｇ２の出力は第２の比較器８お
よびＮＯＴ回路Ｇ６に与えられる０ＮＯＴ回路Ｇ６の出
力はＡＮＤ回路Ｇ３に与えられ、ＡＮＤ回路Ｇ３の出力
は記憶回路９に与えられる。なお、信号線１１は外部か
ら信号を与えて装置を初期状態（書込許可状態）にする
ためのもので、電源投入時に７リツプフロツゾＦ２のセ
ット出力（Ｑ）を１″Ｈ１ｌにすることができるならば
、信号線１１およびＯＲ回路Ｇ４は不要である。
ロップＦ１のクリア入力（ＣＬＲ）およびＡＮＤ回路Ｇ
１に与えられ、ＮＯＴ回路Ｇ５を介してＡＮＤ回路Ｇに
も与えられる。ＡＮＤ回路Ｇ０の出力はデータレジスタ
７およびフリップフロップＦ２のクロック入力（ＣＫ）
に与えられ、ＡＮＤ回路Ｇ２の出力は第２の比較器８お
よびＮＯＴ回路Ｇ６に与えられる０ＮＯＴ回路Ｇ６の出
力はＡＮＤ回路Ｇ３に与えられ、ＡＮＤ回路Ｇ３の出力
は記憶回路９に与えられる。なお、信号線１１は外部か
ら信号を与えて装置を初期状態（書込許可状態）にする
ためのもので、電源投入時に７リツプフロツゾＦ２のセ
ット出力（Ｑ）を１″Ｈ１ｌにすることができるならば
、信号線１１およびＯＲ回路Ｇ４は不要である。
次に、図に示す一実施例の動作を説明する。なお、シス
テム１ｔｃＰＵｌ、ＣＰＵ２の２個のｃｐＵにより構成
され、あらかじめ約束されたアドレス情報は”１００”
Ｓ ＣＰＵＩ固有のデータ情報は１ゝ１０１”５ＣＰＵ
２固有のデータ情報はＳ′１１Ｑ＃とする。
テム１ｔｃＰＵｌ、ＣＰＵ２の２個のｃｐＵにより構成
され、あらかじめ約束されたアドレス情報は”１００”
Ｓ ＣＰＵＩ固有のデータ情報は１ゝ１０１”５ＣＰＵ
２固有のデータ情報はＳ′１１Ｑ＃とする。
初期状態ではフリップフロップＦ２のセット出力（Ｑ）
はゝ’Ｈ”（書込許可状態）であり、アドレスレジスタ
１０にはアドレス情報”１００“が保持されている。
はゝ’Ｈ”（書込許可状態）であり、アドレスレジスタ
１０にはアドレス情報”１００“が保持されている。
ｃｐｔｒｌがアドレス１ゞ１００”に書込み動作をする
とアドレスコントロール線３および書込コントロール線
５が” ＨＩＩとなり、第１の比較器６でアドレスレジ
スタの記憶内容とアドレスバス２を介して与えられるア
ドレス情報とが比較される。このとき、アドレス情報は
共に”１００”で一致するので第１の比較器６の出力す
なわちＡＮＤ回路Ｇ。
とアドレスコントロール線３および書込コントロール線
５が” ＨＩＩとなり、第１の比較器６でアドレスレジ
スタの記憶内容とアドレスバス２を介して与えられるア
ドレス情報とが比較される。このとき、アドレス情報は
共に”１００”で一致するので第１の比較器６の出力す
なわちＡＮＤ回路Ｇ。
Ｇ２の一方の入力はいずれもＩ′ＨＩＩになる。ところ
で、書込制御器を構成するフリップフロップＦ２のセッ
ト出力（Ｑ）はＩＩＨ＃ （書込許可状態）であるので
、ＡＮＤ回路Ｇ１．Ｇ２の他方の入力はそれぞれ（９）
一つ１”ＨＩＩ
、 ％Ｉ Ｌ ｔｔとなる。その結果、ＡＮＤ回路Ｇ
２の出力は１ゝＬ ＩＩになり、これがＮＯＴ回路Ｇ６
で反転されｔｔ Ｈ７１となってＡＮＤ回路Ｇ３に与え
られるので、書込コントロール線５のゝ′Ｈ″の状態が
そのｉｔ記憶回路９への入力（ＡＮＤ回路Ｇ３の出力）
になる。こうして、データバス１を介してＣＰＵＩから
記憶回路９に対する書込動作がなされる。なお、第２の
比較器８に与えられるＡＮＤ回路Ｇ２の出力はＬＩＩで
あるので、データ情報の比較はなされない。
で、書込制御器を構成するフリップフロップＦ２のセッ
ト出力（Ｑ）はＩＩＨ＃ （書込許可状態）であるので
、ＡＮＤ回路Ｇ１．Ｇ２の他方の入力はそれぞれ（９）
一つ１”ＨＩＩ
、 ％Ｉ Ｌ ｔｔとなる。その結果、ＡＮＤ回路Ｇ
２の出力は１ゝＬ ＩＩになり、これがＮＯＴ回路Ｇ６
で反転されｔｔ Ｈ７１となってＡＮＤ回路Ｇ３に与え
られるので、書込コントロール線５のゝ′Ｈ″の状態が
そのｉｔ記憶回路９への入力（ＡＮＤ回路Ｇ３の出力）
になる。こうして、データバス１を介してＣＰＵＩから
記憶回路９に対する書込動作がなされる。なお、第２の
比較器８に与えられるＡＮＤ回路Ｇ２の出力はＬＩＩで
あるので、データ情報の比較はなされない。
ＣＰＵＩによる書込み動作がなされた後には、書込コン
トロール線５は１′Ｈ″から１ゝＬ”に変化する。する
と、ＡＮＤ回路Ｇ１の入力のひとつが１１Ｈ１′から１
′Ｌ″に変化するので、ＡＮＤ回路Ｇ１の出力もＳ′Ｌ
ｌｌになる。データレジスタ７はＡＮＤ回路Ｇ１からの
入力が１ゝＨＩＩからゝゞＬ”になると、データバス１
からデータ情報１ゝ１０１”を取り込み保持する。また
、ＡＮＤ回路Ｇ１の出力はフリップフロップＦ２のクロ
ック入力（ＣＫ）にも与えられており、ＡＮＤ回路Ｇ１
の出力が１％Ｈ７１から和−（１０） ゝｔ Ｌ ”になると同時にセット出力（Ｑ）は”Ｈ“
からゝゝＬ ｉｔになり、書込禁止状態になる。なお、
上記動作中はフリップフロップＦ１のセット出力（Ｑ）
は１ゝＬｌｌのままで変化しカい。
トロール線５は１′Ｈ″から１ゝＬ”に変化する。する
と、ＡＮＤ回路Ｇ１の入力のひとつが１１Ｈ１′から１
′Ｌ″に変化するので、ＡＮＤ回路Ｇ１の出力もＳ′Ｌ
ｌｌになる。データレジスタ７はＡＮＤ回路Ｇ１からの
入力が１ゝＨＩＩからゝゞＬ”になると、データバス１
からデータ情報１ゝ１０１”を取り込み保持する。また
、ＡＮＤ回路Ｇ１の出力はフリップフロップＦ２のクロ
ック入力（ＣＫ）にも与えられており、ＡＮＤ回路Ｇ１
の出力が１％Ｈ７１から和−（１０） ゝｔ Ｌ ”になると同時にセット出力（Ｑ）は”Ｈ“
からゝゝＬ ｉｔになり、書込禁止状態になる。なお、
上記動作中はフリップフロップＦ１のセット出力（Ｑ）
は１ゝＬｌｌのままで変化しカい。
次に、Ｃ・ＰＴＴ２がアドレスＩ′ｔｏｏ ／１に書込
み動作をすると、上記と同様にして第１の比較器６でア
ドレス情報が相互に比較され、ＡＮＤ回路Ｇ１．Ｇ２の
一方の入力は” ＨＩＩになる。ところで、フリップ７
０ツブＦ２のセット出力（Ｑ）はすでにゝゝＬｉ１（書
込禁止状態）になっているので、ＡＮＤ回路Ｇ１．Ｇ２
の他方の入力はそれぞれ１ゝＬ＃ 、 ＩｊＨ／１と
なっている。従って、ＡＮＤ回路Ｇ２の出力は” Ｈ／
’になり、これがＮＯＴ回路Ｇ６で反転されゝ′Ｌ″と
なってＡＮＤ回路Ｇ３に与えられるので、書込コントロ
ール線５のＳＳ Ｈ１１の状態が記憶回路９に与えられ
ることはない。こうして、ＣＰＵ２からの書込み動作は
ＡＮＤ回路Ｇ３によシ阻止される。なお、書込コントロ
ール線５はアドレスコン）１−−ル線３がｕ ＨＩｔに
なってから一定時間紅過後にＩ′ＨＩＩになるようにし
であるので、第１の比較器６、ＡＮＤ回路Ｇ２およびＮ
ＯＴ回路０６などで信号の遅延があっても、書込コント
ロール線５が１’ Ｈ′Ｉになる前にＮＯＴ回路Ｇ６の
出力がゝ′Ｌ″にな９、書込コントロール線５の状態が
記憶回路へ伝えられることはない。他方、ＡＮＤ回路Ｇ
１の出力は１′Ｌ“のままなのでデータレジスタ７の記
憶内容が書き換えられることはない。また、ＡＮＤ回路
Ｇ２の出力はｔ′Ｈｒｒになるので、第２の比較器８に
おいてデータ情報の相互の比較がなされる。このとき、
ＣＰＵＩは１１１０１ ＩＩでＣＰＵ２は”１１０”な
ので、一致せず、フリップフロップＦ１の入力（Ｄ）は
Ｉ′Ｌ＃のままである。従って、フリップフロップＦ１
． Ｆ２の状態は変化しない。このようにして、異なる
ＣＰＵからの共通の記憶装置における同じアドレスに対
するアクセスを排除できる０ ＣＰＵＩ 、ＣＰＵ２もしくは別のＣＰＵ（例えがＣＰ
Ｕ３）が別のアドレス（例えばアドレスゝ’１１１”）
に書込み動作をすると、第１の比較器６の出力がｌ、
ＩＩになってＡＮＤ回路Ｇ１．Ｇ２の出力はいずれもｔ
ｔ Ｌ ｔｒになる。その結果、書込コントロール線５
のｔｔ Ｈｔｒの状態はそのまま記憶回路９に与えられ
ることになり、データレジスタ７の記憶内容が書換えら
れたりフリップフロップＦ１゜Ｆ２の状態が変ったりす
ることはない。す々わち、異なるアドレスへのメモリア
クセスは全く別個になされることになる。
み動作をすると、上記と同様にして第１の比較器６でア
ドレス情報が相互に比較され、ＡＮＤ回路Ｇ１．Ｇ２の
一方の入力は” ＨＩＩになる。ところで、フリップ７
０ツブＦ２のセット出力（Ｑ）はすでにゝゝＬｉ１（書
込禁止状態）になっているので、ＡＮＤ回路Ｇ１．Ｇ２
の他方の入力はそれぞれ１ゝＬ＃ 、 ＩｊＨ／１と
なっている。従って、ＡＮＤ回路Ｇ２の出力は” Ｈ／
’になり、これがＮＯＴ回路Ｇ６で反転されゝ′Ｌ″と
なってＡＮＤ回路Ｇ３に与えられるので、書込コントロ
ール線５のＳＳ Ｈ１１の状態が記憶回路９に与えられ
ることはない。こうして、ＣＰＵ２からの書込み動作は
ＡＮＤ回路Ｇ３によシ阻止される。なお、書込コントロ
ール線５はアドレスコン）１−−ル線３がｕ ＨＩｔに
なってから一定時間紅過後にＩ′ＨＩＩになるようにし
であるので、第１の比較器６、ＡＮＤ回路Ｇ２およびＮ
ＯＴ回路０６などで信号の遅延があっても、書込コント
ロール線５が１’ Ｈ′Ｉになる前にＮＯＴ回路Ｇ６の
出力がゝ′Ｌ″にな９、書込コントロール線５の状態が
記憶回路へ伝えられることはない。他方、ＡＮＤ回路Ｇ
１の出力は１′Ｌ“のままなのでデータレジスタ７の記
憶内容が書き換えられることはない。また、ＡＮＤ回路
Ｇ２の出力はｔ′Ｈｒｒになるので、第２の比較器８に
おいてデータ情報の相互の比較がなされる。このとき、
ＣＰＵＩは１１１０１ ＩＩでＣＰＵ２は”１１０”な
ので、一致せず、フリップフロップＦ１の入力（Ｄ）は
Ｉ′Ｌ＃のままである。従って、フリップフロップＦ１
． Ｆ２の状態は変化しない。このようにして、異なる
ＣＰＵからの共通の記憶装置における同じアドレスに対
するアクセスを排除できる０ ＣＰＵＩ 、ＣＰＵ２もしくは別のＣＰＵ（例えがＣＰ
Ｕ３）が別のアドレス（例えばアドレスゝ’１１１”）
に書込み動作をすると、第１の比較器６の出力がｌ、
ＩＩになってＡＮＤ回路Ｇ１．Ｇ２の出力はいずれもｔ
ｔ Ｌ ｔｒになる。その結果、書込コントロール線５
のｔｔ Ｈｔｒの状態はそのまま記憶回路９に与えられ
ることになり、データレジスタ７の記憶内容が書換えら
れたりフリップフロップＦ１゜Ｆ２の状態が変ったりす
ることはない。す々わち、異なるアドレスへのメモリア
クセスは全く別個になされることになる。
ＣＰＵＩによって記憶回路９に書込まれた処理データは
、ｃ Ｐ Ｕ １によって所定の処理がなされる。
、ｃ Ｐ Ｕ １によって所定の処理がなされる。
処理データの読出しは読出コントロール線４およびデー
タバス１等を介してなされるが、本発明は特に書込み動
作に関連するものであるので、ここでは読出し動作の詳
細は説明しない。
タバス１等を介してなされるが、本発明は特に書込み動
作に関連するものであるので、ここでは読出し動作の詳
細は説明しない。
ＣＰＵＩＫよる一連の処理が終了すると、ＣＰＵ１によ
る省込み動作が再度なされる。すると、前述したように
第１の比較器６の出力は” ＨＩＩにな９、これがＡＮ
Ｄ回路Ｇ、 、Ｇ２の一方の入力に与えられる。このと
き、フリップ７０ツブＦ２のセット出力（Ｑ）は１１Ｌ
７１（書込禁止状態）なので、ＡＮＤ回路’１１ Ｇ２
に対する他方の入力はそれぞれｕ Ｌ ７１ 、 ′ｔ
Ｈｒｒとなる。従って、ＡＮＤ回路Ｇ２の出力はゝ’
ＨＩＩになるのでＮＯＴ回路Ｇ６の出力はゝゝＬ″にな
り、書込コントロール線５のｔｔ Ｈ／１の状態が記憶
回路９に伝れられることはない。こうして、記憶回路９
への書込み動作は無視される。
る省込み動作が再度なされる。すると、前述したように
第１の比較器６の出力は” ＨＩＩにな９、これがＡＮ
Ｄ回路Ｇ、 、Ｇ２の一方の入力に与えられる。このと
き、フリップ７０ツブＦ２のセット出力（Ｑ）は１１Ｌ
７１（書込禁止状態）なので、ＡＮＤ回路’１１ Ｇ２
に対する他方の入力はそれぞれｕ Ｌ ７１ 、 ′ｔ
Ｈｒｒとなる。従って、ＡＮＤ回路Ｇ２の出力はゝ’
ＨＩＩになるのでＮＯＴ回路Ｇ６の出力はゝゝＬ″にな
り、書込コントロール線５のｔｔ Ｈ／１の状態が記憶
回路９に伝れられることはない。こうして、記憶回路９
への書込み動作は無視される。
また、ＡＮＤ回路Ｇ２の出力のｔｔ Ｈｉｔの状態は第
２の比較器８に与えられるので、ここでデータレジスタ
７の記憶内容（” １０１ ” ）とアドレスコンス２
を介して与えられるアドレス情報（” １０１ ” ）
とが比較される。両者は互いに一致するので出力力いゝ
）（１１になり、これがフリップフロップＦ、のデータ
入力（Ｄ）に与えられる。
２の比較器８に与えられるので、ここでデータレジスタ
７の記憶内容（” １０１ ” ）とアドレスコンス２
を介して与えられるアドレス情報（” １０１ ” ）
とが比較される。両者は互いに一致するので出力力いゝ
）（１１になり、これがフリップフロップＦ、のデータ
入力（Ｄ）に与えられる。
ＣＰＵＩによる再度の書込動作が終了すると、書込コン
トロール線５が％ｊ ＨＩＩから１′Ｌ″になりこれが
フリップフロップＦ１のクロック入力（ＣＫ）に与えら
れる。すると、フリップフロップＦ１のデータ入力（Ｄ
）は′’Ｈ”になっているので、セット出力（Ｑ）は′
ｔ Ｉ、 ＩＩから１１Ｈ″となり、ＯＲ回路Ｇ４を介
してフリップフロップＦ２のプリセット入力（ＰＲ８Ｔ
）に与えられる０これにより７リッゾフロツプＦ２のセ
ット出力（Ｑ）はゝゝＨ／ｌになシ、書込許可状態とな
る。とのようにして、書込み動作によって始まった書込
禁止状態を、再度の書込み動作によって解除し書込許可
状態とすることができる。フリップフロップＦ２のセッ
ト出力（Ｑ）はｔｔ Ｈｒｒとなってフリップフロップ
Ｆ□のクリヤ入力（ＣＬＲ）に与えられるので、フリッ
プフロップＦ２のセット出力（Ｑ）は１１Ｌ７１にな９
、初期状態に戻る。
トロール線５が％ｊ ＨＩＩから１′Ｌ″になりこれが
フリップフロップＦ１のクロック入力（ＣＫ）に与えら
れる。すると、フリップフロップＦ１のデータ入力（Ｄ
）は′’Ｈ”になっているので、セット出力（Ｑ）は′
ｔ Ｉ、 ＩＩから１１Ｈ″となり、ＯＲ回路Ｇ４を介
してフリップフロップＦ２のプリセット入力（ＰＲ８Ｔ
）に与えられる０これにより７リッゾフロツプＦ２のセ
ット出力（Ｑ）はゝゝＨ／ｌになシ、書込許可状態とな
る。とのようにして、書込み動作によって始まった書込
禁止状態を、再度の書込み動作によって解除し書込許可
状態とすることができる。フリップフロップＦ２のセッ
ト出力（Ｑ）はｔｔ Ｈｒｒとなってフリップフロップ
Ｆ□のクリヤ入力（ＣＬＲ）に与えられるので、フリッ
プフロップＦ２のセット出力（Ｑ）は１１Ｌ７１にな９
、初期状態に戻る。
なお、データレジスタは、データスイッチあるいはＣＰ
Ｕからの命令によυ内容を変更できるレジスタ等とする
ことができる。また、図に示す実施例の回路をひとつの
記憶装置内に複数個用意し、ＡＮＤ回路Ｇ３に対する入
力数を多くすると、約束されたアドレスを多くすること
が可能になる。また第１および第２の比較器のビット幅
は、記憶装置に入力される信号のビット幅より小さくて
も本発明に係る機能を実現できる。
Ｕからの命令によυ内容を変更できるレジスタ等とする
ことができる。また、図に示す実施例の回路をひとつの
記憶装置内に複数個用意し、ＡＮＤ回路Ｇ３に対する入
力数を多くすると、約束されたアドレスを多くすること
が可能になる。また第１および第２の比較器のビット幅
は、記憶装置に入力される信号のビット幅より小さくて
も本発明に係る機能を実現できる。
なお、上Ｐ！＋：の実施例は複数のＣＰＵによ多構成さ
れるマルチＣＰＵシステムの例であるが、単一のＣＰＵ
により構成され統一的に管理されないＩ １０が存在す
るマルチプログラムの環境においても実現することがで
きる。
れるマルチＣＰＵシステムの例であるが、単一のＣＰＵ
により構成され統一的に管理されないＩ １０が存在す
るマルチプログラムの環境においても実現することがで
きる。
上述の如く本発明によれば、従来の記憶装置にあらかじ
め約束されたアドレス情報およびＣＰＵ等の演算部ごと
の固有のデータ情報を比較する第１および第２の比較器
を設けると共に、記憶回路の所定のアドレスが書込禁止
状態にあるか書込許可状態にあるかを記憶する書込制御
器および書込制御器などの出力に応じて記憶回路の所定
のアドレスへのデータの書込を阻止する手段等を設けた
ので、複数の演算部ごとに専用のコントロール線を設け
ることなしにＴＳ命令を実現することができる計算機シ
ステムの記憶装置が得られる。そのため、システムの構
成が簡単にかり、容易にシステム構成を変更できるとい
う効果がある。
め約束されたアドレス情報およびＣＰＵ等の演算部ごと
の固有のデータ情報を比較する第１および第２の比較器
を設けると共に、記憶回路の所定のアドレスが書込禁止
状態にあるか書込許可状態にあるかを記憶する書込制御
器および書込制御器などの出力に応じて記憶回路の所定
のアドレスへのデータの書込を阻止する手段等を設けた
ので、複数の演算部ごとに専用のコントロール線を設け
ることなしにＴＳ命令を実現することができる計算機シ
ステムの記憶装置が得られる。そのため、システムの構
成が簡単にかり、容易にシステム構成を変更できるとい
う効果がある。
図は本発明の一実施例の回路図である。
１・・・データフ９ス、２・・・アドレスバス、３・・
・アドレスコントロール線、４・・・読出コントロール
線、５・・・書込コントロール１、Ｆｌ ＋ Ｆ２・・
・フリップフロップ。
・アドレスコントロール線、４・・・読出コントロール
線、５・・・書込コントロール１、Ｆｌ ＋ Ｆ２・・
・フリップフロップ。
Claims (1)
- 【特許請求の範囲】 あらかじめ約束されたアドレスに処理データを書込みあ
るいは読出す記憶回路と、前記記憶回路に複数の演算部
からのアドレス情報を与えるアドレスバスと、前記庫？
静の各々と前記記憶回路の間で前記処理データを伝送す
るデータバスとを備え、複数の演算部からの前記処理デ
ータを前記演算部から指定されたアドレスに記憶する計
算機システムの記憶装置において、 前記あらかじめ約束されたアドレスについての情報を保
持するアドレスレジスタと、前記アドレスレジスタの記
憶内容が前記アドレスバスを介して与えられるアドレス
情報に一致するかどうか比較する第１の比較器と、前記
データバスを介して与えられる前記演算部ごとに異なる
データ情報を保持すると共に前記記憶回路の前記アドレ
スに前記処理データが新たに書込まれたときに記憶内容
を書換えるデータレジスタと、前記データレジスタの記
憶内容が前記データバスを介して与えられるデータ情報
に一致するかどうか比較する第２の比較器と、前記第１
の比較器において前記アドレス情報が互いに一致しかつ
前記第２の比較器において前記データ情報が互いに一致
するときは書込許可状態になシ前記記憶回路の前記アド
レスに前記処理データが新たに書込まれたときは書込禁
止状態になる書込制御器と、前記第１の比較器において
前記アドレス情報が互いに一致しないときおよび前記第
１の比較器において前記アドレス情報が互いに一致しか
つ前記書込制御器が書込禁止状態であるときは前記記憶
回路の前記アドレスへの前記処理データの書込を阻止す
る手段とを備え、前記記憶回路は前記第１の比較器にお
いて前記アドレス情報が互いに一致しかつ前記書込制御
器が書込許可状態であるときに前記データノ々スを介し
て与えられる処理データを前記アドレスに新たに書込む
ことを特徴とする計算機システムの記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22952382A JPS59116866A (ja) | 1982-12-23 | 1982-12-23 | 計算機システムの記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22952382A JPS59116866A (ja) | 1982-12-23 | 1982-12-23 | 計算機システムの記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59116866A true JPS59116866A (ja) | 1984-07-05 |
Family
ID=16893498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22952382A Pending JPS59116866A (ja) | 1982-12-23 | 1982-12-23 | 計算機システムの記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116866A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4104781A1 (de) * | 1990-02-23 | 1991-08-29 | Mitsubishi Electric Corp | Speicherzugriffsverfahren und -vorrichtung |
| WO1992005489A1 (en) * | 1990-09-18 | 1992-04-02 | Fujitsu Limited | Method of nonsynchronous access to shared memory |
| WO1992005490A1 (en) * | 1990-09-18 | 1992-04-02 | Fujitsu Limited | Exclusive control method for shared memory |
| US6108755A (en) * | 1990-09-18 | 2000-08-22 | Fujitsu Limited | Asynchronous access system to a shared storage |
-
1982
- 1982-12-23 JP JP22952382A patent/JPS59116866A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4104781A1 (de) * | 1990-02-23 | 1991-08-29 | Mitsubishi Electric Corp | Speicherzugriffsverfahren und -vorrichtung |
| JPH03246656A (ja) * | 1990-02-23 | 1991-11-05 | Mitsubishi Electric Corp | 記憶制御装置 |
| WO1992005489A1 (en) * | 1990-09-18 | 1992-04-02 | Fujitsu Limited | Method of nonsynchronous access to shared memory |
| WO1992005490A1 (en) * | 1990-09-18 | 1992-04-02 | Fujitsu Limited | Exclusive control method for shared memory |
| US5377324A (en) * | 1990-09-18 | 1994-12-27 | Fujitsu Limited | Exclusive shared storage control system in computer system |
| US6108755A (en) * | 1990-09-18 | 2000-08-22 | Fujitsu Limited | Asynchronous access system to a shared storage |
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