JPH03246656A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のプロセッサまたはプロセッサ相当回路
より成る計算機システムにおけるメモリのアクセス方式
に関するものである。

〔従来の技術〕

共有メモリを持つマルチプロセッサ・システムにおいて
は、または並列プログラム処理システムにおいては、一
連のデータ処理を行なううえで。

その間に他のデータ処理が割り込んでは困ることがある
。また各プロセッサがそれぞれ分担データ処理をし、そ
の結果が揃った後に総合処理をするといった同期動作が
必要なことがある。

こうした、共有メモリを持つマルチプロセッサ°システ
ムで、共有メモリ領域のデータ処理に対し、一連のデー
タのリードまたはライトのシーケンスの間、他のプログ
ラムからのメモリ、アクセスを許さない排他動作をする
アトミックなメモリアクセス機能が必要となってくる。

ここでは、リード、ライト等のメモリに対する動作をメ
モリアクセスといい、その間他のプログラムまたはプロ
セッサによって分割されない一連のメモリ・アクセス・
シーケンスを、アトミックなメモリアクセスという。

従来はこのアトミックなメモリアクセス機能のうち、リ
ードに続いてライト動作が行なわれる特別な場合には、
メモリのリード・モディファイ・ライト機能により実現
していた。

このことは、たとえば、　　Ｋ、　Ｈｗａｎｇ　＆　Ｆ
、　Ａ。

Ｂｒ１ｇｇ５著の　”　Ｃｏｍｐｕｔｅｒ　Ａｒｃｈｉ
ｔｅｃｔｕｒｅ　ａｎｄＰａｒａｌｌｅｌ　ｐｒｏｃｅ
ｓｓｉｎｇ　”　　（ＭｃＧｒａｗ−Ｈｉｌｌ　Ｂｏｏ
ｋＣｏｍａｎｙ、　１９８４　）の第８．１節”　Ｉｎ
ｔｅｒｐｒＯＣｅＳＳＣｏｒｒｍｕｎｉｃａｔｉｎ　Ｍ
ｅｃｈａｎｉｓｍｓ　”に述べられており。

よく知られた技術である。

メモリのリード・モディファイ・ライト機能は。

連続するメモリ・サイクルで、指定したアドレスからデ
ータを読出し、続いて同じアドレスにデータを書き込む
ことができ、その間、他のメモリ参照を許さない機能で
ある。メモリのこのような機能は９例えば、三菱電機株
式会社の「′８８　三菱半導体データブック−メモリ編
」の２５６ＫＢＤＲＡＭチップＭ５Ｍ４２５６　　で提
供されてＸ、する１ノード・モディファイ・ライト機能
を利用すれば実現することができる。

上記のリード・モディファイ・ライト機能を用いてアト
ミックなメモリアクセスを実現する場合には、リード・
モディファイ・ライトを行なうプロセッサが独占的にメ
モリアクセスを行なえるように、メモリ・バスを専用使
用する必要がある。

これによって、他のプロセッサが割り込んでメモリアク
セスを行なうことを防止し、アトミックなメモリアクセ
スを実現する。

このようなハードウェア動作を、プログラムあるいはミ
クロな機械命令の面からみてみよう。

上記のようなアトミックなメモリアクセスを行なうため
の機械命令としては、　　Ｆ、　Ａ、　Ｂｒ１ｇｇ５著
の”　５ｙｎｃｈｒｏｎｉｚａｔｉｏｎ、　Ｃｏｈｅｒ
ｅｎｃｅ、　ａｎｄＥｖｅｎｔ　Ｏｒｄｅｒｉｎｇ　ｉ
ｎ　Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒｓ　”　（ＩＥＥＥ
Ｃｏｍｐｕｔｅｒ、　Ｖｏｌ、　２１　、　　Ｎｏ、　
２．　Ｆｅｂｒｕａｒｙ　１９８Ｂ　。

ｐｐ、９−２１）　　にも述べられているように、　　
Ｔｅ５ｔ＆　Ｓｅｔ命令やＣｏｍｐａｒｅ　＆　Ｓｗａ
ｐ命令が提供される。

いずれも、メモリ上の領域を排他的にアクセスするため
の命令である。

Ｔｅ５ｔ　＆　Ｓｅｔ命令は９次のような動作を排他的
に不可分な動作として行なう。

Ｔｅ５ｔ　＆　Ｓｅｔ　（ｘ） （ｔｅｍｐ　４−ｘ　：　　ｘ←１　；ｒｅｔｕｒｎ　
ｔｅｍｐ　；　） また、　　Ｃｏｍｐａｒｅ　＆　Ｓｗａｐ命令は次のよ
うな動作を排他的に不可分な動作として行なう。

Ｃｏｍｐａｒｅ　＆　Ｓｗａｐ　（ｒｌ　、　ｒ２．　
ｗ）（ｔｅｒｒ；ｐ　←Ｗ； ｉｆ　（ｔｅｍｐ＝　ｒｌ）　ｔｈｅｎ　（ｗ−ｒ２；
ｚ−１）ｅｌｓｅ（ｒｌ←ｔｅｍｐ：ｚ−０））ここで
、２はフラグ変数で比較結果に応じて０または１がセッ
トされる。

これらの命令は、複数の並列に動作しているプログラム
間で共有される資源に対応して設けられたロック、つま
り、占有硲保と開放に用いられる。

例えば、　　１ｏｃｋをこのようなロックとし、　　１
ｏｃｋ＝０ならば１ｏｃｋ　Ｉ／Ｃ対応する資源Ｒがど
のプログラムにも蒋保されていないものとし、　　１ｏ
ｃｋ＝１ならば資源Ｒがいずれかのプログラムに確保さ
れているものとする。ここであるプログラムＰが資源Ｒ
を鏝保するときには、先ず次の動作を行なう。

ｙ　＝　Ｔｅ５ｔ　＆　Ｓｅｔ　（１ｏｃｋ　）禁教ｙ
には１ｏｃｋの以前の値が格納されるため。

これを調べることにより、　　１ｏｃｋＯ値が７ｅｓｔ
　＆ｓｅｔ命令の実行以前に０であったか１であったか
を知ることができる。０であったら対応する資源Ｒは自
由であったことになり、　Ｔｅ５ｔ　＆　Ｓｅｔ命令に
よって１ｏｃｋ　＝　１となり、資源Ｒの使用権がプロ
グラムＰに得られたことになる。また、ｙが１であった
なら、資源ＲはＰ以外のプログラムに確保されていたこ
とになり、Ｐは資源Ｒが開放されるまでＴｅ５ｔ　＆　
Ｓｅｔ命令を繰り返すことになる。

以上のことはＴｅ５ｔ　＆　Ｓｅｔ命令を使って説明し
たが、　　Ｃｏｍｐａｒｅ　＆　Ｓｗａｐ命令について
も同等の動作に使用することができる。

Ｔｅ５ｔ　＆　Ｓｅｔ命令は上述のように資源に対応し
たロックを確保するための命令であるが、一般に資源の
使用が終了し、これを開放するためにロックを解除する
ための特別な命令は般けられていない。上述の例を使え
ば、　　１ｏｃｋ−０，すなわち。

１ｏｃｋに０をストアするだけでよいため、　通常のス
トア命令が使われる。

Ｃｏｍｐａｒｅ　＆　Ｓｅｔ命令についても同様である
。

なお、アトミックなメモリアクセスに使用されるＴｅ５
ｔ　＆　Ｓｅｔ命令や、　（ｏｍｐａｒｅ　＆　Ｓｗａ
ｐ　　命令では、データのリードとそれに続くライトの
動作を排他・−遅動作として行ない、この間に他のメモ
リアクセスを許してはいなかった。

〔発明が解決しようとする課題〕

従来のマルチプロセッサ・システムでは、アトミックな
メモリアクセスを行なうためにリード・モディファイ・
ライト機能を使用するため、１つのプロセッサがリード
・モディファイ・ライトを行なうと、プロセッサとメモ
リを接続するメモリ・パスは占有され、他のプロセッサ
はアトミックなメモリアクセスとは異なる傾城のメモリ
・アクセスであっても、アトミックなメモリアクセスが
終るまで実行を待たされた。このため処理時間が遅くな
るという第１の課題があった。

また、従来はリードとそれに続くライ）Ｋ対してのみア
トミックなメモリ・アクセスが可能であり、一連のリー
ドまたはライトの任意のシーケンスに対しては、このよ
うなアクセスは出来なかった。

特開昭５９−１１６８６６ではアトミックなメモリアク
セスをアドレスごとに管理し、異なるメモリ傾城へのメ
モリ・アクセスを可能にする技術が開示されている。

しかし、アトミックなメモリアクセスがマルチプロセッ
サ間の同期動作等で必要とされることを考えれば、単＋
７］１数のプロセッサからの異なるアドレスへのメモリ
アクセスを許すだけでは不十分である。つまりプロセッ
サごとに、またはプログラムごとに正しく実行されてい
ることを管理しなければ、データ破壊、またはシステム
暴走の恐れがある。

また第２の課題として１機械命令体系で考えると、従来
のＴｅ５ｔ　＆　ＳｅｔやＣｏｍｐａｒｅ　＆　Ｓｗａ
ｐ命令は、アトミックなメモリアクセスを開始するのに
利用されるが、アトミックなメモリアクセスの終了には
特別の命令がなく１通常の５ｔｏｒｅ命令または相当命
令が使用されていた。このため他のデータに対するＳ　
ｔｏｒｅ命令と混同され、プログラミングを誤る可能性
があった。

さらに第３の課題として、従来のシステムではメモリの
並列アクセスを想定していなかったので。

Ｔｅ５ｔ　＆　Ｓｅｔ命令やＣｏｍｐａｒｅ　＆　Ｓｗ
ａｐは一連の動作保護、したがって対象メモリ９域に対
してその時点での保護を行なうのみであった。続に続く
プログラムや同時に実行されている他のプログラムの正
当性管理は考慮されていなかったので、誤ったプログラ
ムに対しデータやシステムが破壊される危険性があり、
信願性で難点があった。

第１から第３の課題に対応する発明１から３までをまと
めると、従来考えられていなかったプログラムの正当性
またはシステムとしての動作の正しさを保証しながら、
全体のメモリアクセスの時間を短縮することを目的とす
る。

〔課題を解決するための手段〕

この発明に係わるメモリアクセス方式は、一連のデータ
のリードまたはライトのシーケンスが他のメモリ・アク
セスで分割されない排他動作となっているアトミック・
メモリアクセスに対し、アトミック・メモリアクセス記
憶アレイを設けた。

このアトミック・メモリアクセス記憶アレイには。

アトミック・メモリアクセスの開始／終了、アクセス要
求のメモＩＪ　ＩＪ域、アクセス要求の識別子を記憶す
る。そしてこれらの組み合わせ信号の発生手段を用意す
る。

アトミック・メモリアクセスに関わる機械命令体系では
、アトミックなメモリアクセスを開始することを示す機
械命令と、アトミックなメモリアクセスを終了すること
を示す機械命令を個別に設けた。

また、現にアトミックなメモリアクセスが行なわれてい
るメモリ領域に対し、新たに識別子の一致しないメモリ
アクセス要求が出された場合に。

これを検出する手段と、それに対応する処理ルーチンを
起動する手段を設けた。

〔作用〕

この発明においては、プロセッサがアトミックなメモリ
アクセス要求を出したとき、これを区別して記憶し、そ
の後のメモリアクセスに対して。

あるいはメモリアクセスを許し、あるいはメモリアクセ
スを拒否する。

また、アトミックなメモリアクセスに関する命令では、
開始と終了を示す専用機械命令を設けたことで、アトミ
ックなメモリアクセスを機械命令等で実現出来、プログ
ラミング上の区別を明確にする。

さらに、現にアトミックなメモリアクセスが行なわれて
いるメモリ領域に対し、不正なメモリアクセス要求が出
された場合に、検出処理を行なう。

〔発明の実施例〕

本発明の実施例を図に基いて説明する。

第２図はマルチプロセッサ・システムまたは単一プロセ
ッサ・システムの構成を示すもので、そ千− れたれの例（ａｌ　（ｂ）で、メモリまたはメモリ・ノ
くツク（Ｉｏｎ）、プロセッサ（２００）　−（２０５
）　、入出力制御装置（２５１）　−（２５５）　、　
　メモリ・バス制御機構（ＭＢＣ）（５００）はメモリ
・バス（４００）に接続されている。

４つのプロセッサ（２００）　−（２０５）はメモリ・
バス（４００）を介してメモリ（＋００）にアクセスす
る。この際のメモリ・バスの制御はメモリ・バス制御機
構（ＭＢＣ）で行なわれる。

第３図は第２図のメモリ・パス制御機構（５００）の内
部を示したもので、アトミック・メモリアクセス制御機
構（ＡＭＡＣ）（５１０）とメモリ・バス許可論理（Ｍ
ＢＧＬ）（３９０）からなる。図では本発明に関係する
部分のみを示し、その伽の一般のメモリ・バスの制御に
要する機構／論理は説明の簡単化のために省いである。

アトミック・メモリ・アクセス制御機構（ＡＭＡＣ）（
５１０）は、メモリアクセス要求のアドレス（ＭＲＡＤ
ＤＲＥＳＳ）、　　メモリアクセス要求の極刑を示すコ
ード（ＭＲＣ０ＤＥ）。

メモリアクセス要求の識別子（ＭＲＩＤ）を入力とし、
これらの信号より、メモリアクセス要求チエツク信号（
ＭＲＣＨＥＣＫ）を出力する。識別子は具体的には、プ
ロセッサ番号またはプログラム対応番号である。メモリ
アクセス要求チエツク信号（ＭＲＣＨＥＣＫ）は、ＭＲ
ＡＤＤＲＥＳＳ、ＭＲＣＯＤＥ、ＭＲ１０で示される現
行のメモリアクセス要求が、アトミックなメモリアクセ
ス頭載に対して矛盾のないメモリアクセス要求であるか
どうかをチエツクした信号であり、メモリ・パス許可論
理（ＭＢＧＬ）（５９０）の入力となっている。メモリ
・パス許可論理では、ＭＲＣＨＥＣＫおよびその他のメ
モリ・バス制御機構（５００）内部の状態より。

最終的なメモリ・バスの許可信号（ＭＲＧＲＡＮＴ）を
出力する。

第１図はアトミック・メモリ・アクセス制御機構（ＡＭ
ＡＣ）　（５１０）の内部を示すもので９本発明の最も
重要な部分であり、　　（５１１）はアドレス・プレイ
（ＡＡ）、　（５１２）及び（５１５）は比較器、　　
（３１４）は論理ＡＮＤ回路、　　（５１５）及び（５
１６）は論理ＮＯＴ回路を示す。アドレス・アレイ（Ａ
Ａ）　（５１１）は、■。

Ａ、ＩＤの３つのフィールドからなる？Ｊ数のエントリ
を持ったメモリであり、１つのアトミックなメモリアク
セス領域に対して１つのエントリを有する。各エントリ
の■フィールドは、エントリの有効／無効を示すフラグ
、Ａフィールドはメモリアドレスの下位ビットを保持す
るフィールド。

ＩＤフィールドはメモリアクセス要求の識別子を保持す
るフィールドである。アドレス−アレイ（ＡＡ）　（５
＋１）のエントリは、メモリアクセス要求アドレスＭＲ
ＡＤＤＲＥＳＳの上位ビットで決定され。

そのエントリのＡフィールドとメモリアクセス要求アド
レスの下位ビットが比較器（５１５）によって比較され
、そのエントリが示すメモリ・アドレスとメモリアクセ
ス要求のアドレスとが等しいかどうかを決定する。また
、同時に、メモリアクセス要求の識別子も比較器（５１
２）によって比較される。

なお、ＭＲＡＣＣＥＳＳは、第３図で示されるメモリア
クセス要求のコード（ＭＲＣ０ＤＥ）をデコードした信
号で、メモリに対するアクセス要求があることを示す信
号である。チエツク信号（ＭＲ−ＣＨＥＣＫ）の出力は
１以上のようなアドレス・アレイ（ＡＡ）のフィールド
や比較結果に応じて　次のようにメモリ・パスの使用に
ついて許可／不許可となる。

この様なアトミック・メモリ・アクセス制御機構（ＡＭ
ＡＣ）（５１０）について、メモリアクセス要求に対す
る動作は以下のようになる。

あるプロセッサで実行しているプログラムＰＲＯＧＩが
メモリ・アドレスａに対し、アトミックなアクセスを開
始するとａの上位ピッ）　ａｈで示されるアドレス・ア
レイ（ＡＡ）　（５１１）のエントリｅのＶフラグが有
効となり、Ａフィールドにはａの下位ビットＡＩが格納
され、このメモリアクセス要求の識別子ｉｄｌがＩＤフ
ィールドに格納される。アトミックなメモリ・アクセス
が終了すると■フラグが無効になる。

別のプログラムＰＲＯＧ２がメモリ・アドレスａに対し
てアクセス要求を出したとすると、このメモリ参照要求
の識別子ｉｄ２が先に記憶されているＩＤフィールド中
のｉｄｌと異なればアクセスは不許可となる。

以上により、単に異なるメモリアドレスへの参照動作を
許し、パス使用効充をあげるというだけでなく、処理効
究を上げながら論理的に矛盾のない動作を１ｆ理し、信
頼性を上げることが出来る。

並列動作をさせながら正しいシーケンスを保つＫは、ア
トミックなメモリアクセスも排他的で完結したものでな
くてはいけない。

以上の動作を上記の表を参照して、まとめて記述すると
次のようになる。

（ａｌ　　プロセッサがアトミックなメモリアクセス要
求を出したとき、アドレス・アレイにすでにアトミック
・メモリアクセス要求がセットされていなければ、アク
セス要求を許可し、そのアドレスと識別子をアトミック
・メモリアクセス記憶プレイに記憶し。

（ｂ）プロセッサがアトミックなまたは非アトミックな
メモリアクセス要求を出したとき、そのアドレスがすで
にアドレス・アレイにセットされているアドレスと一致
しなければアクセス要求を許可し。

ｌｃ）　　プロセッサがアトミックなメモリアクセス要
求を出したとき、アドレス・アレイにすでにアトミック
・メモリアクセス要求がセットされている場合は識別子
を調べ、識別子が一致する場合にはアクセス要求を許可
し。

（ｄ　プロセッサがアトミックなメモリアクセス要求を
出したとき、アドレス・アレイにすでにアトミック・メ
モリアクセス要求がセットされている場合は識別子を調
べ、識別子が一致しなければアクセス要求を拒否する。

これを処理フローとして第４図に示す。図においてメモ
リ・アクセスが不許可になる場合がいくつかあるが、こ
れらに対するその後の処理は必ずしも同じではない。例
えば、アトミックでないメモリ・アクセス要求で、アド
レスは一致するが識別子は一致しない場合は、アトミッ
クなアクセスを行なっているメモリ領域に通常の非アト
ミックなメモリのリードまたはライトを行なう場合に相
当するため、エラーとして処理しても不都合はない。

これに対し、アトミックなメモリ・アクセス要求でアド
レスは一致するが識別子は一致しない場合は、アトミッ
クなアクセスを行なっているメモリ領域にアトミックな
メモリ会アクセスを行なおうとする場合に相当し、この
メモリ領域を使用しているプログラムまたはプロセッサ
が使用を終了するまで待たせる処理をするのが一般的で
ある。

上記構成により、メモリ・アクセスの動作がどのように
短縮されるかを述べる。第５図１ａ）は通常のメモリア
クセス（リードとライト）の基本的な動作タイミングを
示し、この例ではリードは４サイクル、ライトは１サイ
クルで終了する。第５図（ｂｌは従来のメモリ・アクセ
スの動作タイミングの例を示す。メモリ・バスはプロセ
ッサごとに処理期間中占有され、処理は直列になる。こ
れに対し。

第５図１ｂｌは本発明の対応タイミング例である。以下
、動作を詳しく説明する。

図において、　　Ｃｙｃｌは動作タイミングを示し。

ＭＢＣはバス制御機構のメモリに対する動作指令。

ＧｒｎｔはＭＢＣがプロセッサ等に与える信号、　ＭＢ
はメモリ・バスの使用状態、Ｐｌ−Ｐ３はプロセッサの
動作を示す。

第５図１ｂｌにおいて、Ｒ−ＸＸＸけメモリ・アドレス
ＸＸＸに対するリード要求、ｗ−ｘｘｘ　　はメモリ・
アドレスｘＸＸに対するライト要求である。図において
は、プロセッサＰＯがサイクル１でアドレス３００に対
するリード要求を出し、　サイクル４でメモリよりデー
タが返る。従って９本発明には関係ないが、メモリのリ
ード動作には４サイクルを要する。また、ライト動作は
１サイクルで終了し９図ではサイクル５でＷ　−２００
が出ているが。

プロセッサＰＯでは、このサイクルでライト動作が終了
する。しかし、実際には、これも本発明には関係ないが
、メモリの動作が３サイクルその後に続く。ここで、　
　Ｃｙｃｌはメモリ・バスのサイクルを示し、ＭＢＣは
メモリ・バス制御機構内で処理を行うメモリ要求を示し
、　Ｇｒｎｔはメモリ・　バスの許可／不許可（ＭＢ　
ＧＲＡＮＴ　）を示し、　　０ＩＬｎは、プロセッサＰ
ｎＫ対するメモリ・バスの許可信号を示す。また、ＭＢ
はメモリ・バスの使用状況を示し、　　Ｂｕｓｙは使用
されていることを示す。

Ｐｎはプロセッサｐｎのメモリ参照要求を示す。

なお、この説明では、メモリは４バンクに分れており、
それぞれメモリ・アドレスｘｘｘに対し。

ＸＸＸ　ｍｏｄ　４が０．　１．　２．　３の要求を独
立に処理できるものと仮定している。もちろん、メモリ
を１つとして任意のアドレスをとってもかまわな〜１゜ 第５図１ｂｌは、これに基〈従来の動作例である。

図においてＲ−５００とそれに続（Ｗ−５００がアトミ
ックなメモリ・アクセスとなっている。そのメモリアク
セス（Ｒ−５０１，Ｗ−５０２，Ｒ−５０３）は上記の
アトミック・アクセスが終了した後、処理される。

第５図（ｃｌは２本発明による動作例で、第５図１ｂｌ
に対応している。第Ｓ図（ｃｌでは、Ａ−ＸＸＸはメモ
リ・アドレスｘｘｘに対するアトミックなアクセするこ
とを示す。この図においては、プロセッサＰ１がサイク
ル１でメモリ・アドレス５００に対し。

アトミックなメモリ・アクセスを開始し、サイクル７で
それを終了している。その間、サイクル２でリード要求
、サイクル６でライト要求を出しているが、これらのア
クセスはアトミックなアクセスであることが保証される
。プロセッサＰ１がこのようなアトミックなメモリ・ア
クセスを行っている間に、プロセッサＰＯはサイクル４
でライト動作、プロセッサＰ２はサイクル３でリード動
作。

プロセッサＰ３はサイクル５でリード動作、をそれぞれ
行っている。これらのアクセスは、メモリ・パンクが異
なるために可能となっているが、従来の技術においては
、メモリ・パンクが異なっていても、１つのプロセッサ
がアトミックなメモリ・アクセスを行っている間はメモ
リ・バスをロツりする必要があり、これが終了するまで
待たされていたが１本発明を利用することにより、第５
図ｔｅｌに示すように、メモリ・アクセスが効率化され
る。

なお、第５図においては、Ａ−ＸＸＸおよびＣ−ｘｘｘ
により、明示的にアトミックなメモリアクセスの開始と
終了を行なっているが、Ｒ−ＸＸＸ（リートづあるいは
ｗ−ｘｘｘ（ライト）の属性としてアトミックなメモリ
アクセスの開始と終了を指定し、Ｒ−ＸＸＸあるいはｗ
−ｘｘｘとＡ−ＸＸＸあるいはｃ−ｘｘｘを組み合わせ
ることも考えられる。例えｉＪ’、Ａ＆Ｒ−ＸＸＸによ
り、メモリ・アドレスｘｘｘに対するリード動作と、こ
のメモリ・　アドレスに対するアトミックなメモリ・ア
クセスの開始を指定する。同様に、Ａ＆Ｗ−ＸＸＸによ
り、ライト動作とアトミックなメモリ・アクセスの開始
を指定する。また、Ｃ＆Ｒ−ＸＸＸにより、メモリ・ア
ドレスＸＸＸに対するリード動作とこのメモリ・アドレ
スに対するアトミックなメモリ・アクセスの終了を指定
する。同様に、Ｃ＆Ｗ−ＸＸＸ　　により、ライト動作
とアトミックなメモリ・アクセスの終了を指定する。

こうした構成を前提にして、プログラミングの際の命令
が具体的にどうなるかを述べる第１図に示されたような
メモリ・バス制御機構によるアトミックなメモリ・アク
セスのサポートがある際に。

アトミックなメモリアクセスを開始することを示す機械
命令と終了することを示す機械命令を設け。

その２つの機械命令の間に任意の機械命令を使用できる
ようにした実施例を第６図に示す。

第６図（ａｔは本発明の明示的な機械命令語の説明をし
たものであり、データ・レジスタｄｒ　　に格納された
データを、メモリアクセス要求時に使用する　　　　　
　　　　　　　　　　　メモリアクセス要求ＩＤを保持
するレジスタ１ｄｒにロードする機械命令　１ｏａｄｉ
ｄ、　ｉｄｒに格納されたＩＤをデータ・レジスタｄｒ
にセーブする機械命令５ｔｏｒｅｉｄ　。

アドレス・レジスタａｒに保持されたメモリ・アドレス
にあるデータをデータ・レジスタｄｒ　にロードする機
械命令１ｏａｄ　、データ・レジスタに格納されたデー
タをａ「に格納されたメモリ・アドレスにストアする機
械命令５ｔｏｒｅ、　ａｒに保持されたメモリ・アドレ
スに対しアトミックなメモリ・アクセスを開始すること
を示す機械命令１ｏｃｋ。

ａｒに保持されたメモリ・アドレスに対するアトミック
なメモリ・アクセスの終了を示す機械命令ｕｎｌｏｃｋ
を示している。１ｏａｄ命令及び５ｔｏｒｅ命令に伴う
メモリアクセス要求には、　　ｉｄｒに格納されたデー
タがメモリアクセス要求ＩＤとして使用される。

これらの基本機械命令語を用いたアトミック・メモリ参
照のプログラム例を第６図＋ｂｌに示す。

第６図（ｂｌには、　　ｉｄｒに格納されているメモリ
アクセス要求ＩＤをセーブし、新しいＩＤｆ：ｉｄｒ　
にロードした後、アトミックをメモリ・アクセスを開始
し、必要な処理の終了後、アトミックなメモリ・アクセ
スを終了し、セーブしたメモリアクセス要求ＩＤをリス
トアしている例を示す。これにより、プログラムの上で
明示的にアトミックなメモリアクセスを行っていること
が１　ｏｃｋ命令とｕｎｌｏｃｋ命令によシ理解でき、
ブロクラミングの効高を向上させるとともに、プログラ
ミングのエラーを減少させることができる。

第７図では、上記のような機械命令を前提とした高位の
プログラミング言語（Ｐａ５ｃａｌ　ｉｌ言＠　）での
メモリのロック／アンロックについての例を示す。ここ
では、メモリ上にロック・アレイ（Ｌｏｃｋ　Ｔａｂｌ
ｅ　）を設け２手続きＭｅｍｏｒｙ　　Ｌｏｃｋ（ｎ）
およびＭｅｍｏｒｙ　ｔｌｎｌｏｃｋ　（ｎ）で、ｎで
指定したＬｏｃｋ　Ｔａｂｌｅ　［ｎ　］　をロロック
／アンフッすることを示し、さらにこれを利用したプロ
グラム例を示す。

ロック・プレイ（Ｌｏｃｋ　Ｔａｂｌｅ　）は１例えば
Ｏ５で管理する資源に対応するロックを保持するメモリ
に利用できる。この場合１例えばＬｏｃｋＴａｂｋｅ　
［７１でディスク・ユニツ）＋７に対するロックを表わ
すとすると、あるプログラムがディスク・ユニット＃Ｔ
を使用する際にはＭｅｍｏｒｙ−Ｌｏｃｋ（７）によっ
てロックを行ない、使用が終了しディスク・ユニット参
Ｔを開放する際にはＭｅｍＯｒｙＵｎｌｏｃｋ　１７１
によってアンロックする。　このプログラムはＭｅｍｏ
ｒｙ　Ｌｏｃｋ　１７１とＭｅｍｏｒｙ　Ｕｎｌｏｃｋ
　＋７１との間にディスク・ユニット＃７に対するアク
セスを行なうことＫなる。

ここで０手続きＭｅｍｏｒｙ　Ｌｏｃｋ　（ｒｌ）　は
機械命令１ｏｃｋを使い１手続きＭｅｍｏｒｙ　Ｕｎｌ
ｏｃＫ　（ｎ）は機械命令ｕｎｌｏｃｋを使って容易に
実現することができる。

機械命令１ｏｃｋおよびｕｎｌｏｃｌ（の仕様より、こ
れらによってアトミックなメモリ・アクセスが行なわれ
ている間、同時に他のメモリ・アクセスも可能であり、
マルチプロセッサのプログラムを開発するうえで効出の
向上が図れる。

次に、プログラムの一貫性もしくは動作の正しさを保証
する動作について述べる。ここでは、アトミックなメモ
リ・アクセスに関する例外を検知し、それに対応して割
り込みを発生させ、対応する処理ルーチンを起動するメ
カニズムの一実施例を示す。

アトミックなメモリ・アクセス例外は第１図に示すメモ
リ・バス制御機構（５００）で検知することができる。

これは１例えばアトミックなメモリ・アクセスがアドレ
ス４０Ｇに対してなされているときに、このメモリ・ア
ドレスに対してメモリアクセス要求！Ｄが異なるメモリ
アクセス要求が出された場合に検知される。これは、ア
トミックなメモリ・アクセスによって保護されているメ
モリ領域に、許可を持たない（メモリアクセス要求１０
が異なる）プログラムが非アトミックなアクセスをする
ことを意味し２例えば異常例外として処理しても構わな
いし、またそのほうが望ましいことが多い。これは９通
常、並列プログラミングでは。

同時に動作するプログラムが同一のメモリ領域にアクセ
スする場合にはアトミックなメモリ・アクセスを行なう
のが普通であり、非アトミックなアクセスを行なうのは
プログラミング・エラーによる場合が多いからである。

メモリ・バス制御機構で検出されたメモリアクセス例外
は、他のメモリアクセス例外と同様に処理することが可
能でアク、このために特別の割り込み機構を設ける必要
はなく、メモリアクセス例外の要因を１つふやし、これ
をハード・ウェアでサポートするだけでよい。もちろん
、専用の割り込み機構を設けてもよい。

この例外による割り込み処理についても従来より知られ
ている方法や機構を利用して実現することが可能である
。

アトミックなメモリアクセス例外の割り込みが発生した
場合の処理例を第８図に示す。

この図では、アトミックなメモリアクセス例外の発生に
伴って、ハードウェアの機構により、メモリアクセス例
外に対する例外処理ルーチンが起動され、そこでアトミ
ック・メモリアクセス例外と認識され、これの解析が行
なわれ、この例外を発生したプログラムを特定し、この
プログラムへエラーの通知を行なった後、このプログラ
ムを中断する。ここで、アトミック・メモリアクセス例
外の解析では、ハードウェア機構の支援を受け９例外を
発生した際のメモリ・アクセス要求の種類とメモリアク
セス識別子およびそれに対応するアトミック・メモリア
クセス制御機構内のアドレス・アレイのエントリの情報
を読み込み１例外の発生状態を知る。

また１例外を発生したプログラムの特定では。

例外の発生状態からメモリアクセス識別子を知り。

これを元に各種のプログラム管理テーブルを参照しなが
ら例外を発生したプログラムを特定する。

さらに１例外を発生したプログラムは処理の継続は不可
能であるため１発生したエラーに対応するコードをセッ
トし、プログラムの実行を中断する処理を行なう。

〔発明の効果〕

以上のようにこの発明によれば、排他メモリアクセス記
憶アレイを設け、メモリアクセス・アドレスと識別子を
記憶させるので、論理正当性を保ちつつメモリアクセス
の助出を向上させることができる。

また、アトミックなメモリアクセスの開始と終了に別個
の命令を設けたので、この間に任意の他の命令を混乱な
く実行でき、しかもプログラミングが容易でプログラム
の信碩性が向上する。

さらに、アトミックなメモリアクセスを行なっているメ
モリ領域に対する違法なメモリアクセスを検知し、アト
ミックなメモリ領域を保護し１割り込み処理等によりシ
ステムの信卵性が向上する。

などの効果がある。

【図面の簡単な説明】

第１図はアトミック・メモリ・アクセス制御機はメモリ
・バス制御機構を示す図、第４図はメモリ・アクセスに
対する処理ルーチンを示す図、第５図はメモリ参照のタ
イミングを示す図、第６図は機械命令およびそれによる
ブロクラムの一部を示す図、第７図は高位プログラミン
グ言語で記述された手続きを示す図、第８図は例外処理
フローを示す図である。図中、　　（＋００）はメモリ
、　　（２００）−（２Ｑ５）はプロセッサ、　　（５
ｏｏ）　Ｆｉメモリ・バス制御機構、　　（４００）は
メモリ・バス、　　（５ｈａ）はアトミック・メモリ・
アクセス制御機構、　　（５９０）はメモリ・バス許可
論理、　　（Ａｌｌ）はメモリ、　　（５１２）　−（
３１４）は比較器、　　（５１４）は論理ＡＮＤ回路、
　　（５１５）−（５１６）は論理８０７回路を示す。 なお２図中、同一あるいは相当部分には同一符号を付し
て示しである。

Claims (3)

【特許請求の範囲】
1. （１）複数のプロセッサまたは入出力制御装置等のプロ
   セッサ相当回路とメモリとがメモリ・バスによつて接続
   されたシステムにおいて、 一連のデータのリードまたはライトのシーケンスが他の
   メモリ・アクセスで分割されない排他動作となつている
   メモリアクセスに対し、プロセッサによる上記排他メモ
   リアクセスの実行に対応した、すくなくともそのメモリ
   アクセス領域とメモリアクセス識別子とからなる、上記
   排他メモリアクセス記憶アレイを設けたことを特徴とす
   るメモリアクセス方式。
2. （２）複数のプロセッサまたは入出力制御装置等のプロ
   セッサ相当回路とメモリとがメモリ・バスによつて接続
   されたシステムにおいて、 一連のデータのリードまたはライトのシーケンスが他の
   メモリ・アクセスで分割されない排他動作となつている
   メモリアクセスに対し、上記排他メモリアクセスを開始
   することを示す機械命令と、上記排他メモリアクセスが
   終了することを示す機械命令を別個に設け、その２つの
   命令の間に任意の機械命令を使用できることを特徴とす
   るメモリアクセス方式。
3. （３）複数のプロセッサまたは入出力制御装置等のプロ
   セッサ相当回路とメモリとがメモリ・バスによつて接続
   されたシステムにおいて、 一連のデータのリードまたはライトのシーケンスが他の
   メモリ・アクセスで分割されない排他動作となつている
   メモリアクセスに対し、現に上記排他メモリアクセスが
   行なわれているメモリ領域に対し、あらたに識別子の一
   致しないメモリアクセス要求が出された場合に、これを
   検出し、それに対応する処理ルーチンを起動することを
   特徴とするメモリアクセス方式。