JPS62214466A - 記憶装置ロツク制御方式 - Google Patents
記憶装置ロツク制御方式Info
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- JPS62214466A JPS62214466A JP5870386A JP5870386A JPS62214466A JP S62214466 A JPS62214466 A JP S62214466A JP 5870386 A JP5870386 A JP 5870386A JP 5870386 A JP5870386 A JP 5870386A JP S62214466 A JPS62214466 A JP S62214466A
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、複数のアクセス元装置が共用する記憶装置の
記憶内容をプロテクトする記憶装置ロック制御方式にお
いて、記憶制御装置（ＭＣＵ）の内部に、処理装置など
の複数のアクセス元装置が同時にアクセス起動可能な数
に対応させてそれぞれ独立にロック・アドレス・レジス
タ（ＬＡＲ）を備えることにより、アクセス装置毎のロ
ック付アクセス処理を可能とし、また、所望のアクセス
元装置以外のロック制御により所望のアクセス装置のロ
ック・アドレスの異なるロック付アクセス処理がロック
・ナリファイ （以後ロック無効と称する）となること
を防止する記憶装置ロック制御方式である。
記憶内容をプロテクトする記憶装置ロック制御方式にお
いて、記憶制御装置（ＭＣＵ）の内部に、処理装置など
の複数のアクセス元装置が同時にアクセス起動可能な数
に対応させてそれぞれ独立にロック・アドレス・レジス
タ（ＬＡＲ）を備えることにより、アクセス装置毎のロ
ック付アクセス処理を可能とし、また、所望のアクセス
元装置以外のロック制御により所望のアクセス装置のロ
ック・アドレスの異なるロック付アクセス処理がロック
・ナリファイ （以後ロック無効と称する）となること
を防止する記憶装置ロック制御方式である。
本発明は、複数のアクセス元装置が共用する記憶装置の
記憶内容をプロテクトする記憶装置ロック制御方式に関
し、特に、複数のアクセス元装置それぞれに対応させて
ロック付アクセス処理を可能とする記憶装置ロック制御
方式に関するものである。
記憶内容をプロテクトする記憶装置ロック制御方式に関
し、特に、複数のアクセス元装置それぞれに対応させて
ロック付アクセス処理を可能とする記憶装置ロック制御
方式に関するものである。
従来より、複数のアクセス元装置が共用する主記憶装置
の記憶内容をプロテクトするために、中央処理装置（Ｃ
Ｐ Ｕ）及びチャネル処理装置（ＣＨＰ）などのアクセ
ス元装置から上記憶装Ｗ （ＭＳｔＪ）に対するロック
付アクセス処理が行われている。ロック付アクセスとは
、１つのアクセス元装置が上記の上記ｔａ装置の１つの
エリアを使用して処理を行なっている間、その処理の内
容によっては他のアクセス元装置によってそのエリアの
内容を書き替えられては困る場合があり、このときの前
記１つのアクセス元装置がアクセスを行なう際に、他の
アクセス元装置に対しそのエリアのアクセスを禁止する
コマンドを付して行なうアクセスである。この禁止状態
はロック付アクセスを行なった装置がこれを解除するコ
マンドを発するまで続き、この間他のロック付アクセス
は全て禁止される。尚、チャネル処理装置（ＣＨＰ）と
は、計算機システムの効率を上げるために主記憶装置と
周辺装置（デバイス）間のデータ転送をＣＰＵの起動に
よって、ＣＰＵとは独立に平行して処理するプロセッサ
のことである。
の記憶内容をプロテクトするために、中央処理装置（Ｃ
Ｐ Ｕ）及びチャネル処理装置（ＣＨＰ）などのアクセ
ス元装置から上記憶装Ｗ （ＭＳｔＪ）に対するロック
付アクセス処理が行われている。ロック付アクセスとは
、１つのアクセス元装置が上記の上記ｔａ装置の１つの
エリアを使用して処理を行なっている間、その処理の内
容によっては他のアクセス元装置によってそのエリアの
内容を書き替えられては困る場合があり、このときの前
記１つのアクセス元装置がアクセスを行なう際に、他の
アクセス元装置に対しそのエリアのアクセスを禁止する
コマンドを付して行なうアクセスである。この禁止状態
はロック付アクセスを行なった装置がこれを解除するコ
マンドを発するまで続き、この間他のロック付アクセス
は全て禁止される。尚、チャネル処理装置（ＣＨＰ）と
は、計算機システムの効率を上げるために主記憶装置と
周辺装置（デバイス）間のデータ転送をＣＰＵの起動に
よって、ＣＰＵとは独立に平行して処理するプロセッサ
のことである。
第４図は、従来の記憶装置ロック制御方式による主記憶
制御装置（ＭＣＵ）の−回路例を示すブロック図である
。第４図において、主記憶制御装置（Ｍ ＣＵ ）は内
部にロック指示付のアクセス・アドレスを保持するレジ
スタ（ＬＡＲ）１を１つしか持っていない。ポート２ａ
を介して、複数のｃｐｕ ＜例えば、ｃｐｕ−ｏ、ｃｐ
ｕ−１）またはチャネル制御装置（ＣＨＰ）からロック
付アクセスの指令がアクセス・アドレスと共に送られて
来ると、アクセス指令はパイプライン２へ、ロックの指
示はアクセス元装置に対応するいずれかのロック有効レ
ジスタ５〜７へ、アクセス・アドレスは前記レジスタ１
へ夫々セットされる。ロックｌレジスタ５，６．７への
セットは各セット回路８ａ、８ｃ、８ｅにより、またそ
のリセットはリセット回路８ｂ、８ｄ、８ｆにより当該
アクセス元＝２の■Ｄコードとセット／リセットのコマ
ンドを識別して行なわれる。アクセス処理はパイプライ
ン２の指示により実行される。
制御装置（ＭＣＵ）の−回路例を示すブロック図である
。第４図において、主記憶制御装置（Ｍ ＣＵ ）は内
部にロック指示付のアクセス・アドレスを保持するレジ
スタ（ＬＡＲ）１を１つしか持っていない。ポート２ａ
を介して、複数のｃｐｕ ＜例えば、ｃｐｕ−ｏ、ｃｐ
ｕ−１）またはチャネル制御装置（ＣＨＰ）からロック
付アクセスの指令がアクセス・アドレスと共に送られて
来ると、アクセス指令はパイプライン２へ、ロックの指
示はアクセス元装置に対応するいずれかのロック有効レ
ジスタ５〜７へ、アクセス・アドレスは前記レジスタ１
へ夫々セットされる。ロックｌレジスタ５，６．７への
セットは各セット回路８ａ、８ｃ、８ｅにより、またそ
のリセットはリセット回路８ｂ、８ｄ、８ｆにより当該
アクセス元＝２の■Ｄコードとセット／リセットのコマ
ンドを識別して行なわれる。アクセス処理はパイプライ
ン２の指示により実行される。
ここで、他のアクセス指令が送られて来ると、従来のロ
ック無効制御回路４は、次の２つのいずれかの処理を行
なっていた。
ック無効制御回路４は、次の２つのいずれかの処理を行
なっていた。
■ 該アクセス指令がロックのかかっているアドレスに
対するアクセスであれば、ロックアドレス・レジスタの
内容と比較器３で比較すると一敗するので、この一致信
号を受けてアクセスの無効化処理を行なう。
対するアクセスであれば、ロックアドレス・レジスタの
内容と比較器３で比較すると一敗するので、この一致信
号を受けてアクセスの無効化処理を行なう。
■ 該アクセス指令が他のアクセス元装置からのロック
付アクセス指令であれば、すでにロック有効レジスタ５
，６．７のいずれかのフラグがセントされているかを検
知して、セットされていればそのロック付アクセスを拒
否し無効化処理を行な〔発明が解決しようとする問題点
〕 しかしながら、このような従来より用いられている方式
では、アクセス元装置が２〜３台程度なら充分対応でき
るが、近年の傾向の如く、マルチ・プロセサ・システム
が採用されると、アクセス元装置は多数になり、処理能
力上問題が生ずる。
付アクセス指令であれば、すでにロック有効レジスタ５
，６．７のいずれかのフラグがセントされているかを検
知して、セットされていればそのロック付アクセスを拒
否し無効化処理を行な〔発明が解決しようとする問題点
〕 しかしながら、このような従来より用いられている方式
では、アクセス元装置が２〜３台程度なら充分対応でき
るが、近年の傾向の如く、マルチ・プロセサ・システム
が採用されると、アクセス元装置は多数になり、処理能
力上問題が生ずる。
即ち、ロック付アクセス・アドレスを保持するレジスタ
（ＬＡＲ）１を１つしか持っていないため、そのロック
・アドレスを前記レジスタ１に登録したアクセス元装置
（例えばＣＰＵ−０）からのロック解除がない限り、他
のアクセス元装置（例えばＣＰＵ−１）からのロック付
アクセスはたとえロックするアドレスが現にロックされ
ているアドレスと異なっていても受は付けられない。こ
のため他のアクセス元装置はムダに待たされる結果とな
ってシステムとしての処理能力が低下してしまう欠点が
あった。
（ＬＡＲ）１を１つしか持っていないため、そのロック
・アドレスを前記レジスタ１に登録したアクセス元装置
（例えばＣＰＵ−０）からのロック解除がない限り、他
のアクセス元装置（例えばＣＰＵ−１）からのロック付
アクセスはたとえロックするアドレスが現にロックされ
ているアドレスと異なっていても受は付けられない。こ
のため他のアクセス元装置はムダに待たされる結果とな
ってシステムとしての処理能力が低下してしまう欠点が
あった。
本発明は、このような問題点に鑑み、創案されたもので
、ロック・アドレスが異なればアクセス元装置毎にロッ
ク付アクセス処理を可能とし、システム性能の向上を図
った記憶装置ロック制御方式を提供することを目的とす
る。
、ロック・アドレスが異なればアクセス元装置毎にロッ
ク付アクセス処理を可能とし、システム性能の向上を図
った記憶装置ロック制御方式を提供することを目的とす
る。
〔問題点を解決するための手段〕
本発明において上記の問題点を解決するための手段は、
第１図の原理説明用のブロック図に示すように、複数の
処理装置１１から、記憶制御装置１３を介して、記憶装
置１４に対する口、り付アクセス処理を行う記憶装置ロ
ック制御方式において、記憶制御装置１３内部に、アク
セスを起動する上記処理装置１１からの同時にアクセス
起動可能な数に対応させてそれぞれ独立した複数のロッ
ク・アドレス・レジスタ１を備え、該処理装置１１から
のロック付アクセス処理を各処理装置１１毎に行うロッ
ク制御方式としたものである。
第１図の原理説明用のブロック図に示すように、複数の
処理装置１１から、記憶制御装置１３を介して、記憶装
置１４に対する口、り付アクセス処理を行う記憶装置ロ
ック制御方式において、記憶制御装置１３内部に、アク
セスを起動する上記処理装置１１からの同時にアクセス
起動可能な数に対応させてそれぞれ独立した複数のロッ
ク・アドレス・レジスタ１を備え、該処理装置１１から
のロック付アクセス処理を各処理装置１１毎に行うロッ
ク制御方式としたものである。
記憶制御装置１３内部に、アクセスを起動する中央処理
装置、チャネル処理装置などの処理装置１１が同時にア
クセス起動可能な数に対応し、それぞれ独立した複数の
ロック・アドレス・レジスタを備え、それに各処理装置
１１がそれぞれロック・アドレスを登録できるので、ロ
ック・アドレスが異なれば、ロック付アクセス処理を各
処理装置１１毎に受付は実行することが可能になる。
装置、チャネル処理装置などの処理装置１１が同時にア
クセス起動可能な数に対応し、それぞれ独立した複数の
ロック・アドレス・レジスタを備え、それに各処理装置
１１がそれぞれロック・アドレスを登録できるので、ロ
ック・アドレスが異なれば、ロック付アクセス処理を各
処理装置１１毎に受付は実行することが可能になる。
以下、本発明を、実施例及び図面を参照して、詳細に説
明する。
明する。
第２図及び第３図は本発明の１実施例を示すブロック図
であり、第２図は記ｔａ制御ゴ■装置（ＭＣＵ）のブロ
ック図、第３図はシステム全体のブロック図である。
であり、第２図は記ｔａ制御ゴ■装置（ＭＣＵ）のブロ
ック図、第３図はシステム全体のブロック図である。
本発明を実施するｃｐｕシステムの構成例を述べる。こ
のＣＰＵシステムは第３図に示すようなマルチ・プロセ
ッサ・システムであって、複数の中央処理装置１１ａ〜
ｌｉｄを備え、一方の２つの中央処理装置１１ａ及びｌ
ｌｂと第１のチャネル処理装置１２ａとは、第１の主記
憶制御装置１３ａを介して、２つの主記憶装置１４ａ及
び１４ｂに対するロック付アクセス処理を行い、他方の
２つの中央処理装置１１Ｃ及びｌｉｄと第２のチャネル
処理装置１２ｂとは、第２の主記憶制御装置１３ｂを介
して、２つの主記憶装置１４Ｃ及び１４ｄに対するロッ
ク付アクセス処理を行う。さらに２つの主記憶制御装置
１３ａ及び１３ｂは、互いに他方に接続され、第１の主
記憶制御装置１３ａは、第２の主記憶制御装置１３ｂを
介して、一方の２つの中央処理装置１１ａ、ｌｌｂと第
１のチャンネル処理装置１２ａの主記憶装置ｆｆ１１４
ｃ、１４ａに対するロック付アクセス処理を受付けて実
行する。同様に第２の主記憶制御装置１３ｂは、第１の
主記憶制御装置１３ａを介して、他方の２つの中央処理
装置１１ｃ、ｌｉｄと第２のチャンネル処理装置１２ｂ
の主記憶装置１４ａ、１４ｂに対するロック付アクセス
処理を受は付で実行する。尚、２つの主記憶制御装置１
３ａ及び１３ｂには、それぞれ表示装置やコンソール等
の処理のためのサービス・プロセッサ１５ａ及び１５ｂ
とその入出力ポート１６ａ及び１６ｂが接続されている
。上記中央処理装置ｌｌ ａ〜１１ｄ。
のＣＰＵシステムは第３図に示すようなマルチ・プロセ
ッサ・システムであって、複数の中央処理装置１１ａ〜
ｌｉｄを備え、一方の２つの中央処理装置１１ａ及びｌ
ｌｂと第１のチャネル処理装置１２ａとは、第１の主記
憶制御装置１３ａを介して、２つの主記憶装置１４ａ及
び１４ｂに対するロック付アクセス処理を行い、他方の
２つの中央処理装置１１Ｃ及びｌｉｄと第２のチャネル
処理装置１２ｂとは、第２の主記憶制御装置１３ｂを介
して、２つの主記憶装置１４Ｃ及び１４ｄに対するロッ
ク付アクセス処理を行う。さらに２つの主記憶制御装置
１３ａ及び１３ｂは、互いに他方に接続され、第１の主
記憶制御装置１３ａは、第２の主記憶制御装置１３ｂを
介して、一方の２つの中央処理装置１１ａ、ｌｌｂと第
１のチャンネル処理装置１２ａの主記憶装置ｆｆ１１４
ｃ、１４ａに対するロック付アクセス処理を受付けて実
行する。同様に第２の主記憶制御装置１３ｂは、第１の
主記憶制御装置１３ａを介して、他方の２つの中央処理
装置１１ｃ、ｌｉｄと第２のチャンネル処理装置１２ｂ
の主記憶装置１４ａ、１４ｂに対するロック付アクセス
処理を受は付で実行する。尚、２つの主記憶制御装置１
３ａ及び１３ｂには、それぞれ表示装置やコンソール等
の処理のためのサービス・プロセッサ１５ａ及び１５ｂ
とその入出力ポート１６ａ及び１６ｂが接続されている
。上記中央処理装置ｌｌ ａ〜１１ｄ。
チャネル処理装置１２ａ、１２ｂは本発明のアクセス元
装置である処理装置１１であり、主記憶制御装置１３ａ
、１３ｂが記憶制御装置１３である。零〇ＰＵシステム
では主記憶装置が４台で構成されているが、各アクセス
元装置からみた場合、論理的には一つのものであって、
いずれに対してもロック・アドレスを指定するだけでロ
ック付アクセス処理が可能である。
装置である処理装置１１であり、主記憶制御装置１３ａ
、１３ｂが記憶制御装置１３である。零〇ＰＵシステム
では主記憶装置が４台で構成されているが、各アクセス
元装置からみた場合、論理的には一つのものであって、
いずれに対してもロック・アドレスを指定するだけでロ
ック付アクセス処理が可能である。
つぎに、主記憶制御装置における本発明の実施例を述べ
る。上記のようなアクセス元装置、中央処理装置１１ａ
〜１ｉｄ（場合によりＣＰＵ−０〜３と記す）及びチ
ャンネル処理装置１２ａ、１２ｂ（場合によりＣＨＰ−
０，１と記す）に対応して、２つの主記憶制御装置１３
ａ及び１３ｂは、第２図に示すように、８個のロック・
アドレス・レジスタ（ＬＡＲ−θ〜？）ｌａ−１ｈと、
このロック・アドレス・レジスタ１ａ〜１ｈに対し、ア
クセス元装置からのロック付アクセス指令に基づいてロ
ック・アドレスとロック有効フラグとをセントまたはリ
セットするレジスタ・セット／リセット論理回路９ａお
よび上記セットまたはリセットすべきロック・アドレス
・レジスタ１８〜１ｈを指定するレジスタ指定回１９ｂ
と、ロック・アドレス・レジスタ１ａ−１ｈの各セット
内容と新たな゛アクセス指令のアクセス・アドレスとを
比較して一致信号を発する比較器３ａ〜３ｈと、ロック
・アドレス・レジスタ１ａ〜１ｈの各ロック有効フラグ
および前記比較器３ａ〜３ｈの一致信号を入力してロッ
ク中のアドレスに対するアクセスを無効化処理するロッ
ク無効制御回路４などから成る。なお、パイプライン２
はポー）２ａで受信するアクセス指令を複数保持し、こ
れを部分操作に分解して流れ作業的に実行することによ
り、複数のアクセス処理を同時平行処理するものである
。
る。上記のようなアクセス元装置、中央処理装置１１ａ
〜１ｉｄ（場合によりＣＰＵ−０〜３と記す）及びチ
ャンネル処理装置１２ａ、１２ｂ（場合によりＣＨＰ−
０，１と記す）に対応して、２つの主記憶制御装置１３
ａ及び１３ｂは、第２図に示すように、８個のロック・
アドレス・レジスタ（ＬＡＲ−θ〜？）ｌａ−１ｈと、
このロック・アドレス・レジスタ１ａ〜１ｈに対し、ア
クセス元装置からのロック付アクセス指令に基づいてロ
ック・アドレスとロック有効フラグとをセントまたはリ
セットするレジスタ・セット／リセット論理回路９ａお
よび上記セットまたはリセットすべきロック・アドレス
・レジスタ１８〜１ｈを指定するレジスタ指定回１９ｂ
と、ロック・アドレス・レジスタ１ａ−１ｈの各セット
内容と新たな゛アクセス指令のアクセス・アドレスとを
比較して一致信号を発する比較器３ａ〜３ｈと、ロック
・アドレス・レジスタ１ａ〜１ｈの各ロック有効フラグ
および前記比較器３ａ〜３ｈの一致信号を入力してロッ
ク中のアドレスに対するアクセスを無効化処理するロッ
ク無効制御回路４などから成る。なお、パイプライン２
はポー）２ａで受信するアクセス指令を複数保持し、こ
れを部分操作に分解して流れ作業的に実行することによ
り、複数のアクセス処理を同時平行処理するものである
。
これらのレジスタ（ＬＡＲ−０〜７） １ ａ 〜１
ｈは、第１表のようにアクセス元装置と対応している
。
ｈは、第１表のようにアクセス元装置と対応している
。
第１表（ＬＡＲ−装置対応表）
第−表において１つのＣＨＰに対して２コのロック・ア
ドレス・レジスタが用意されているのは、メモリのアク
セス処理速度に対してデバイス側の処理速度が遅いので
、デバイスとのデータ転送においては処理能力の向上を
図るために多重処理を行なう必要があり、そのときに平
行して実行されている２つの処理が独立にロック付アク
セス処理をできるようにするためである。
ドレス・レジスタが用意されているのは、メモリのアク
セス処理速度に対してデバイス側の処理速度が遅いので
、デバイスとのデータ転送においては処理能力の向上を
図るために多重処理を行なう必要があり、そのときに平
行して実行されている２つの処理が独立にロック付アク
セス処理をできるようにするためである。
次に上記構成の本実施例の作用を述べる。ボート２ａよ
り送られて来るロック付アクセス指令には、アクセス元
装置を識別するＩＤコード、ロック・アドレス、ロック
有効フラグをセットまたはリセットするためのコマンド
、リード（読み出し）／ライト（書き込み）指令が含ま
れている。この中で、ロック・アドレスとロック有効フ
ラグは、アクセス元装置（例えばＣＰＵ−０）にそれぞ
れ第１表で対応するロック・アドレス・レジスタ（ＬＡ
Ｒ−０〜７）１３〜１ｈのいずれか（この場合ＬＡＲ−
０）がレジスタ指定回路９ｂによりＩＤコードで識別さ
れて指定され、レジスタ・セント／リセット論理回路９
ａによってセットされる。以後、アクセス元装置（例え
ばＣＰＵ−０）よりロック有効フラグ解除指令コマンド
が送られ、上記と同様にしてリセットされるまでは、そ
のロック・アドレス・レジスタ（この場合はＬＡＲ−０
）は上記ロック有効フラグを保持する。尚、ロック有効
フラグは、ロックをかけたアクセス元装置自身からその
ロックアドレスに書込みアクセスを行なったときにも自
動的にリセットされる。これは従来例でも同じである。
り送られて来るロック付アクセス指令には、アクセス元
装置を識別するＩＤコード、ロック・アドレス、ロック
有効フラグをセットまたはリセットするためのコマンド
、リード（読み出し）／ライト（書き込み）指令が含ま
れている。この中で、ロック・アドレスとロック有効フ
ラグは、アクセス元装置（例えばＣＰＵ−０）にそれぞ
れ第１表で対応するロック・アドレス・レジスタ（ＬＡ
Ｒ−０〜７）１３〜１ｈのいずれか（この場合ＬＡＲ−
０）がレジスタ指定回路９ｂによりＩＤコードで識別さ
れて指定され、レジスタ・セント／リセット論理回路９
ａによってセットされる。以後、アクセス元装置（例え
ばＣＰＵ−０）よりロック有効フラグ解除指令コマンド
が送られ、上記と同様にしてリセットされるまでは、そ
のロック・アドレス・レジスタ（この場合はＬＡＲ−０
）は上記ロック有効フラグを保持する。尚、ロック有効
フラグは、ロックをかけたアクセス元装置自身からその
ロックアドレスに書込みアクセスを行なったときにも自
動的にリセットされる。これは従来例でも同じである。
ロック有効フラグ解除のときロック・アドレスはリセッ
トしてもしなくともかまわない。続いて他のアクセス指
令が来ると、比較器３ａ〜３ｈのいずれかを介して、後
続のアクセス・アドレスとロック・アドレス・レジスタ
１ａ〜１ｈのロック・アドレスとのアドレスチェックが
行われ、一致信号はロック無効制御回路４へ送出される
。ロック無効制御回路４は、この一致信号があると対応
するロック有効フラグを見て、有効であればそのアクセ
ス処理に対して無効化処理を行なう。上記のレジスタ指
定回路９ｂからのレジスタ指定信号は、ロック・アドレ
ス・レジスタ各別に８本設けてもよいしコード指定によ
っても良い。
トしてもしなくともかまわない。続いて他のアクセス指
令が来ると、比較器３ａ〜３ｈのいずれかを介して、後
続のアクセス・アドレスとロック・アドレス・レジスタ
１ａ〜１ｈのロック・アドレスとのアドレスチェックが
行われ、一致信号はロック無効制御回路４へ送出される
。ロック無効制御回路４は、この一致信号があると対応
するロック有効フラグを見て、有効であればそのアクセ
ス処理に対して無効化処理を行なう。上記のレジスタ指
定回路９ｂからのレジスタ指定信号は、ロック・アドレ
ス・レジスタ各別に８本設けてもよいしコード指定によ
っても良い。
上記によりレジスタ指定されたロック・アドレスのみが
、レジスタ・セント／リセット論理回路９ａによりアド
レス指令中のコマンドを判別して発せられるセット信号
またはリセット信号を受は付ける。又、他装置（例えば
ＣＨＰ−１−ＬＯＣＫ２）からのロック付アクセスが来
ると、レジスタ（ＬＡＲ−０〜７）１ａ〜１ｈ中の対応
するレジスタ（例えばＬＡＲ−７）にロック有効フラグ
がセットされていなければ、上記のようにセットされて
ロック付アクセス処理がなされる。但し、既に同じアド
レスについて他装置がロックをかけているときはこの限
りではない。
、レジスタ・セント／リセット論理回路９ａによりアド
レス指令中のコマンドを判別して発せられるセット信号
またはリセット信号を受は付ける。又、他装置（例えば
ＣＨＰ−１−ＬＯＣＫ２）からのロック付アクセスが来
ると、レジスタ（ＬＡＲ−０〜７）１ａ〜１ｈ中の対応
するレジスタ（例えばＬＡＲ−７）にロック有効フラグ
がセットされていなければ、上記のようにセットされて
ロック付アクセス処理がなされる。但し、既に同じアド
レスについて他装置がロックをかけているときはこの限
りではない。
尚、本発明は上記実施例に限るものではなく本発明の主
旨に従い、種々の構成ををり得るものである。たとえば
対象システムは第３図の構成に限るものではなく、複数
のプロセッサが一つの記憶装置を共用するものであれば
良いし、ロック・アドレス・レジスタの数等も限定する
ものではない。
旨に従い、種々の構成ををり得るものである。たとえば
対象システムは第３図の構成に限るものではなく、複数
のプロセッサが一つの記憶装置を共用するものであれば
良いし、ロック・アドレス・レジスタの数等も限定する
ものではない。
以上述べてきたように、本発明によれば、各アクセス元
装置に対応させてロック・アドレス・レジスタを備える
ことにより、各アクセス元装置が共用する記ｉ！！装置
のロック付アクセスを独立して行なうことを可能とし、
他装置のロック付アクセス中にかかわらず、ロック・ア
ドレスが異なれば、所望のアクセス元装置のロック付ア
クセスを可能。
装置に対応させてロック・アドレス・レジスタを備える
ことにより、各アクセス元装置が共用する記ｉ！！装置
のロック付アクセスを独立して行なうことを可能とし、
他装置のロック付アクセス中にかかわらず、ロック・ア
ドレスが異なれば、所望のアクセス元装置のロック付ア
クセスを可能。
とじて従来のように待たせることがないので、システム
性能向上を図った記憶装置ロック制御方式を提供するこ
とができる。
性能向上を図った記憶装置ロック制御方式を提供するこ
とができる。
第１図は本発明の原理説明用のブロック図、第２図は本
発明の１実施例の主記憶制御装置のブロック図、第３図
は本発明を実施対象のマルチ・プロセッサ・システムの
ブロック図、第４図は従来方式の主記憶制御装置のブロ
ック図である。 １はロック・アドレス・レジスタ、 ２はパイプライン、 ３は比較器、 ４はロック無効制御回路、 １１は処理装置（中央処理装置）、 １２はチャネル処理装置、 １３は記ｔα制御装置（主記憶制御袋Ｗ）、１４は記憶
装置（主記憶装置）、 １５はサービス・プロセッサ、 １６はサービス・プロセッサの入出力ボート。 Ａ≦、発日月の厚工里Ｍｅ、 ”Ｆ４用のアロツクロ第
１図 対象システムのブ０−７り囚 第３図
発明の１実施例の主記憶制御装置のブロック図、第３図
は本発明を実施対象のマルチ・プロセッサ・システムの
ブロック図、第４図は従来方式の主記憶制御装置のブロ
ック図である。 １はロック・アドレス・レジスタ、 ２はパイプライン、 ３は比較器、 ４はロック無効制御回路、 １１は処理装置（中央処理装置）、 １２はチャネル処理装置、 １３は記ｔα制御装置（主記憶制御袋Ｗ）、１４は記憶
装置（主記憶装置）、 １５はサービス・プロセッサ、 １６はサービス・プロセッサの入出力ボート。 Ａ≦、発日月の厚工里Ｍｅ、 ”Ｆ４用のアロツクロ第
１図 対象システムのブ０−７り囚 第３図
Claims (1)
- 複数の処理装置（１１）から、記憶制御装置（１３）を
介して、記憶装置（１４）に対するロック付アクセス処
理を行う記憶装置ロック制御方式において、記憶制御装
置（１３）内部に、アクセスを起動する上記処理装置（
１１）からの同時に起動可能な数に対応させてそれぞれ
独立した複数のロック・アドレス・レジスタ（１）を備
え、該処理装置（１１）からのロック付アクセス処理を
各処理装置（１１）毎に行うことを特徴とする記憶装置
ロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5870386A JPS62214466A (ja) | 1986-03-17 | 1986-03-17 | 記憶装置ロツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5870386A JPS62214466A (ja) | 1986-03-17 | 1986-03-17 | 記憶装置ロツク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62214466A true JPS62214466A (ja) | 1987-09-21 |
Family
ID=13091875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5870386A Pending JPS62214466A (ja) | 1986-03-17 | 1986-03-17 | 記憶装置ロツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62214466A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0256663A (ja) * | 1988-08-23 | 1990-02-26 | Hitachi Ltd | ロツクデータ設定装置 |
| JPH06342396A (ja) * | 1990-07-02 | 1994-12-13 | Internatl Business Mach Corp <Ibm> | 共有データのアクセスを直列化する方法及び装置 |
| US5463741A (en) * | 1990-09-13 | 1995-10-31 | International Business Machines Corporation | Duplicated logic and interconnection system for arbitration among multiple information processors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526032A (en) * | 1975-07-04 | 1977-01-18 | Hitachi Ltd | Main storage control unit |
| JPS55108069A (en) * | 1979-02-13 | 1980-08-19 | Nippon Telegr & Teleph Corp <Ntt> | Multiprocessor processing system |
-
1986
- 1986-03-17 JP JP5870386A patent/JPS62214466A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526032A (en) * | 1975-07-04 | 1977-01-18 | Hitachi Ltd | Main storage control unit |
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