JPH0414369B2 - - Google Patents
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- JPH0414369B2 JPH0414369B2 JP60025621A JP2562185A JPH0414369B2 JP H0414369 B2 JPH0414369 B2 JP H0414369B2 JP 60025621 A JP60025621 A JP 60025621A JP 2562185 A JP2562185 A JP 2562185A JP H0414369 B2 JPH0414369 B2 JP H0414369B2
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- chp
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置（CPU）、複数のチヤ
ネル装置（CH）を制御するチヤネル処理装置
（CHP）、主記憶装置（MSU）、及び主記憶アク
セス制御、並びに上記中央処理装置（CPU）と
チヤネル処理装置（CHP）間のインタフエース
制御を行う記憶制御装置（MCU）から構成され
たデータ処理装置において、中央処理装置
（CPU）、又はチヤネル処理装置（CHP）からの
主記憶装置（MSU）の特定領域に対するロツク
制御方式に関する。
ネル装置（CH）を制御するチヤネル処理装置
（CHP）、主記憶装置（MSU）、及び主記憶アク
セス制御、並びに上記中央処理装置（CPU）と
チヤネル処理装置（CHP）間のインタフエース
制御を行う記憶制御装置（MCU）から構成され
たデータ処理装置において、中央処理装置
（CPU）、又はチヤネル処理装置（CHP）からの
主記憶装置（MSU）の特定領域に対するロツク
制御方式に関する。
最近の大型のデータ処理装置においては、入出
力（Ｉ／０）命令実行時のオーバヘツドを少なく
する為に、各チヤネル装置（CH）対応のサブチ
ヤネル領域が主記憶装置（MSU）上に持ち込ま
れるようになつてきた結果、中央処理装置
（CPU）も、該サブチヤネルを直接参照、又は更
新することができるようになり、中央処理装置
（CPU）、とチヤネル処理装置（CHP）との間で
の順序性を保証する為に、所謂ロツクアクセスを
頻発せざるを得なくなくてきた為、効率良くロツ
クアクセスを行う必要が生じてきた。
力（Ｉ／０）命令実行時のオーバヘツドを少なく
する為に、各チヤネル装置（CH）対応のサブチ
ヤネル領域が主記憶装置（MSU）上に持ち込ま
れるようになつてきた結果、中央処理装置
（CPU）も、該サブチヤネルを直接参照、又は更
新することができるようになり、中央処理装置
（CPU）、とチヤネル処理装置（CHP）との間で
の順序性を保証する為に、所謂ロツクアクセスを
頻発せざるを得なくなくてきた為、効率良くロツ
クアクセスを行う必要が生じてきた。
又、最近のハードウエアの進歩に伴つて、高速
の入出力装置（Ｉ／０）が開発され、チヤネル処
理装置（CHP）に接続されるようになつてきた
結果、該チヤネル処理装置（CHP）のスループ
ツトを向上させる必要が生じ、複数のポートを持
つようになつてきた。
の入出力装置（Ｉ／０）が開発され、チヤネル処
理装置（CHP）に接続されるようになつてきた
結果、該チヤネル処理装置（CHP）のスループ
ツトを向上させる必要が生じ、複数のポートを持
つようになつてきた。
このようなシステムの場合、先行する主記憶ア
クセスが、あるポートに残つていると、そのアク
セスが主記憶装置（MSU）をアクセスする迄の
間、他のポートによる後続する主記憶アクセスに
よつて、ロツクアクスを起動することができない
問題がある。
クセスが、あるポートに残つていると、そのアク
セスが主記憶装置（MSU）をアクセスする迄の
間、他のポートによる後続する主記憶アクセスに
よつて、ロツクアクスを起動することができない
問題がある。
これは、先行する主記憶アクセスが書き込みア
クセスであると、後続する主記憶アクセスの優先
順位が高くて、ロツクアクセスを行つても、該残
つていた主記憶アクセスで該ロツクが解除されて
しまう危険がある為である。
クセスであると、後続する主記憶アクセスの優先
順位が高くて、ロツクアクセスを行つても、該残
つていた主記憶アクセスで該ロツクが解除されて
しまう危険がある為である。
従つて、チヤネル処理装置（CHP）のスルー
プツトを向上させる為に設けた複数個のポートが
生かされない問題があり、該ロツクを効率的に処
理する方法が要求されていた。
プツトを向上させる為に設けた複数個のポートが
生かされない問題があり、該ロツクを効率的に処
理する方法が要求されていた。
第３図は、一般的なデータ処理装置のシステム
構成の一例を示したもので。通応処理装置（以
下、CPU＃０、＃１と云う）３、又チヤネル処
理装置（以下、CHP＃０、＃１と云う）４から
の主記憶装置（以下、MSU＃０〜＃３と云う）
１に対するアクセス要求は、記憶制御部（以下、
MSUと云う）２において、各装置対応のポート
に受け付けられた後、優先選択されて処理され
る。尚、サービスプロセツサ（SVP）は本シス
テムに対する保守、運用を司る装置である。
構成の一例を示したもので。通応処理装置（以
下、CPU＃０、＃１と云う）３、又チヤネル処
理装置（以下、CHP＃０、＃１と云う）４から
の主記憶装置（以下、MSU＃０〜＃３と云う）
１に対するアクセス要求は、記憶制御部（以下、
MSUと云う）２において、各装置対応のポート
に受け付けられた後、優先選択されて処理され
る。尚、サービスプロセツサ（SVP）は本シス
テムに対する保守、運用を司る装置である。
第４図は、第３図のデータ処理装置における
MCU２内の主記憶アクセス制御部をブロツク図
で示したものである。
MCU２内の主記憶アクセス制御部をブロツク図
で示したものである。
先ず、CPU（＃０、＃１）３、又はCHP（＃１、
＃１）４のMSU（＃０〜＃３）１に対するアクセ
ス要求（REQ）は、それぞれ対応するポート２
１，２２に受け付けられ、優先順位回路（Ｐ）２
３でその１つが選択され、MSU（＃０〜＃３）１
に対するアクセスを起動する。
＃１）４のMSU（＃０〜＃３）１に対するアクセ
ス要求（REQ）は、それぞれ対応するポート２
１，２２に受け付けられ、優先順位回路（Ｐ）２
３でその１つが選択され、MSU（＃０〜＃３）１
に対するアクセスを起動する。
該起動したアクセスに関する制御情報（例え
ば、オペレーシヨンコード、ロツクフラグ、バリ
ツドビツト、要求元No.等）、アドレス、及び該ア
クセスが部分書き込みであれば、その書き込みデ
ータが、順次Ｎ段のシフトレジスタで構成される
パイプライン（PIPE １〜ｎ）２４０，２４１に
保持され、主記憶アクセスの制御に使用される。
ば、オペレーシヨンコード、ロツクフラグ、バリ
ツドビツト、要求元No.等）、アドレス、及び該ア
クセスが部分書き込みであれば、その書き込みデ
ータが、順次Ｎ段のシフトレジスタで構成される
パイプライン（PIPE １〜ｎ）２４０，２４１に
保持され、主記憶アクセスの制御に使用される。
MSU（＃０〜＃３）１を起動したアクセスが、
フエツチ動作の時は、MS ADDR250からMSU
（＃０〜＃３）１に対するアドレスが送出された
後、一定タイミング後、MSU（＃０〜＃３）から
FETCH DATA252を通してフエツチデータが読
み出され、DATA MERGE254を通り、ECC
FCH253でECCチエツク、及び訂正処理を受けた
後、各CPU（＃０、＃１）３、CHP（＃０、＃１）
４に送出される。
フエツチ動作の時は、MS ADDR250からMSU
（＃０〜＃３）１に対するアドレスが送出された
後、一定タイミング後、MSU（＃０〜＃３）から
FETCH DATA252を通してフエツチデータが読
み出され、DATA MERGE254を通り、ECC
FCH253でECCチエツク、及び訂正処理を受けた
後、各CPU（＃０、＃１）３、CHP（＃０、＃１）
４に送出される。
MSU（＃０〜＃３）１を起動したアクセスが、
ストア動作の時は、上記MS ADDR250から
MSU（＃０〜＃３）１に対するアドレスが送出さ
れた後、ECC ST253においてストアデータに
ECC符号が付加され、一定タイミング後、
STORE DATA251を通して、MSU（＃０〜
＃３）１に送出される。
ストア動作の時は、上記MS ADDR250から
MSU（＃０〜＃３）１に対するアドレスが送出さ
れた後、ECC ST253においてストアデータに
ECC符号が付加され、一定タイミング後、
STORE DATA251を通して、MSU（＃０〜
＃３）１に送出される。
上記ストア動作が部分書き込みの時には、パイ
プライン（PIPE １〜ｎ）２４０，２４１に保存
されている部分書き込みデータが、MSU（＃０〜
＃３）１から読み出されたデータと、DATA
MERGE254でマージされた後、ECC ST 253で
ECC符号が付加されて、STORE DATA251を通
してMSU（＃０〜＃３）１にストアされる。
プライン（PIPE １〜ｎ）２４０，２４１に保存
されている部分書き込みデータが、MSU（＃０〜
＃３）１から読み出されたデータと、DATA
MERGE254でマージされた後、ECC ST 253で
ECC符号が付加されて、STORE DATA251を通
してMSU（＃０〜＃３）１にストアされる。
MSU（＃０〜＃３）１に対する上記ストア動作
が行われると、レジスタBIR261を通して、各
CPU（＃０、＃１）３内のバツフアメモリ（BS）
に対する無効化処理要求が各CPU（＃０、＃１）
３に送出される。
が行われると、レジスタBIR261を通して、各
CPU（＃０、＃１）３内のバツフアメモリ（BS）
に対する無効化処理要求が各CPU（＃０、＃１）
３に送出される。
又、上記ECC FCH253で１ビツトエラー等が
検出された時には、当該アドレスが、レジスタ
FSAR260、GPBR262を通して、各CPU（＃０、
＃１）３に送出され、マシンチエツク割り込み処
理に入るように動作する。
検出された時には、当該アドレスが、レジスタ
FSAR260、GPBR262を通して、各CPU（＃０、
＃１）３に送出され、マシンチエツク割り込み処
理に入るように動作する。
上記起動した主記憶アクセスがロツクアクセス
である場合には、そのアドレスは、ロツク制御部
２７０において、下記の論理条件に基づいて、該
起動した装置に対応したロツクレジスタ
（ROCK REG）２７１にセツトされる。具体的
には、CPU（＃０、＃１）３、又はCHP（＃０、
＃１）４がロツクフラグをオンにした後、最初に
起動、又は同時に起動する主記憶読み出しアクセ
スによつて起動され、セツトされる。上記セツト
の為の論理条件を以下に示す。
である場合には、そのアドレスは、ロツク制御部
２７０において、下記の論理条件に基づいて、該
起動した装置に対応したロツクレジスタ
（ROCK REG）２７１にセツトされる。具体的
には、CPU（＃０、＃１）３、又はCHP（＃０、
＃１）４がロツクフラグをオンにした後、最初に
起動、又は同時に起動する主記憶読み出しアクセ
スによつて起動され、セツトされる。上記セツト
の為の論理条件を以下に示す。
セツトCHP（＃ｎ）
ロツク条件＝MSU GO・PIPE １
VAL・PIPE １ RQTR
CHP（＃ｎ）・PIPE １ LOCK
ここで
MSU GO：主記憶アクセス起動信号
PIPE １ VAL：パイプライン（PIPE １）240
のバリツドビツトが‘オン’ PIPE １ RETR CHP（＃ｎ）：CHP（＃ｎ）か
らのMSU1へのアクセス要求 PIPE １ LOCK：パイプライン（PIPE １）
240のロツクフラグが‘オン’ であることを意味する。（以下、同等符号は同じ
意味を持つものとする） このセツト条件は、CPU（＃ｎ）についても成
り立つことは云う迄もないことである。
のバリツドビツトが‘オン’ PIPE １ RETR CHP（＃ｎ）：CHP（＃ｎ）か
らのMSU1へのアクセス要求 PIPE １ LOCK：パイプライン（PIPE １）
240のロツクフラグが‘オン’ であることを意味する。（以下、同等符号は同じ
意味を持つものとする） このセツト条件は、CPU（＃ｎ）についても成
り立つことは云う迄もないことである。
以後、他装置（他のCHP、CPU）が可動する
アクセスのアドレスは比較回路(C)２７２でチエツ
クされ、一致すると、そのアクセスはキヤンセル
される。即ち、他装置からの同じ主記憶領域への
アクセスは禁止される。
アクセスのアドレスは比較回路(C)２７２でチエツ
クされ、一致すると、そのアクセスはキヤンセル
される。即ち、他装置からの同じ主記憶領域への
アクセスは禁止される。
該ロツクは、ロツクアクセスを起動した装置
が、その後書き込みアクセスを起動しないでロツ
クフラグを、‘オフ’にするか、又はロツクフラ
グ‘オン’にした状態で、主記憶書き込みアクセ
スを起動することによつて解除される。即ち、 リセツトCHP（＃ｎ） ロツク条件＝（PIPE １ VAL・PIPE １ RETR CHP（＃ｎ）・PIPE １ MSU ST） ＋（PIPE １ LOCKの立ち下り・ ） である。
が、その後書き込みアクセスを起動しないでロツ
クフラグを、‘オフ’にするか、又はロツクフラ
グ‘オン’にした状態で、主記憶書き込みアクセ
スを起動することによつて解除される。即ち、 リセツトCHP（＃ｎ） ロツク条件＝（PIPE １ VAL・PIPE １ RETR CHP（＃ｎ）・PIPE １ MSU ST） ＋（PIPE １ LOCKの立ち下り・ ） である。
このようにして、該ロツクをかけた装置が、該
ロツクを解除しない限り、MSU（＃０、＃３）１
の該領域へのアクセスは総て禁止される。
ロツクを解除しない限り、MSU（＃０、＃３）１
の該領域へのアクセスは総て禁止される。
然して、ロツクをかけた同じ装置からの該ロツ
クを解除する為のアクセス、或いは、該装置が
CHP（＃０、＃１）４の場合、該ロツクをかけた
チヤネル装置（CH）以外のチヤネル装置（CH）
からのフエツチアクセス等を機能させる為には、
該ロツク機構を無視する機構が必要である。
クを解除する為のアクセス、或いは、該装置が
CHP（＃０、＃１）４の場合、該ロツクをかけた
チヤネル装置（CH）以外のチヤネル装置（CH）
からのフエツチアクセス等を機能させる為には、
該ロツク機構を無視する機構が必要である。
これは、上記比較回路(C)２７２対応に、該比較
回路の出力信号と、 ロツク無視CHP（＃ｎ）条件＝ １ （＃） ロツク無視CPU（＃ｎ）条件＝ １ （＃） との論理積をとつて、アクセス禁止条件とするこ
とで達成できる。
回路の出力信号と、 ロツク無視CHP（＃ｎ）条件＝ １ （＃） ロツク無視CPU（＃ｎ）条件＝ １ （＃） との論理積をとつて、アクセス禁止条件とするこ
とで達成できる。
これが、ロツク無視回路２７３である。
MCU２における上記ロツクレジスタ（ROCK
REG）２７１は、上記の論理条件によつてセツ
ト、リセツトされ、該ロツク期間中は他の装置か
らの同じ主記憶領域への総てのアクセスを禁止す
るように構成されているので、 (1) ロツクを起動した装置は、該ロツク期間中、
該ロツクを解除する書き込み以外の主記憶書き
込みアクセスを起動することができない。
REG）２７１は、上記の論理条件によつてセツ
ト、リセツトされ、該ロツク期間中は他の装置か
らの同じ主記憶領域への総てのアクセスを禁止す
るように構成されているので、 (1) ロツクを起動した装置は、該ロツク期間中、
該ロツクを解除する書き込み以外の主記憶書き
込みアクセスを起動することができない。
即ち、該装置がCHP（＃０、＃１）４の場合
を考えると、各CHP４には複数のチヤネル装
置（以下、CHと云う）を持つていて、ロツク
アクセスをかけたCH以外のCHは該ロツクと
は無関係にデータ転送が必要であることがあ
る。
を考えると、各CHP４には複数のチヤネル装
置（以下、CHと云う）を持つていて、ロツク
アクセスをかけたCH以外のCHは該ロツクと
は無関係にデータ転送が必要であることがあ
る。
従つて、該データ転送等で、上記ロツクが解
除されると、他の装置からの当該領域へのアク
セスを禁止すると云う本来のロツク機構が無効
になつてしまうので、該ロツク期間中は、同じ
装置（CHP ＃１）の他のCHからの書き込み
アクセスを禁止する必要があり、該CHP４の
スループツトを向上させることができないと云
う問題があつた。
除されると、他の装置からの当該領域へのアク
セスを禁止すると云う本来のロツク機構が無効
になつてしまうので、該ロツク期間中は、同じ
装置（CHP ＃１）の他のCHからの書き込み
アクセスを禁止する必要があり、該CHP４の
スループツトを向上させることができないと云
う問題があつた。
(2) 又、CHP４のスループツトを向上させる為
に、MCU２内に複数のポートを持つているよ
うなシステムにおいては、先行する主記憶アク
セスが該ポートに残つていると、そのアクセス
がMSU（＃０〜＃３）１を起動する迄の間、ロ
ツクアクセスを起動することができない問題が
あることは、前述の通りである。
に、MCU２内に複数のポートを持つているよ
うなシステムにおいては、先行する主記憶アク
セスが該ポートに残つていると、そのアクセス
がMSU（＃０〜＃３）１を起動する迄の間、ロ
ツクアクセスを起動することができない問題が
あることは、前述の通りである。
本発明は上記従来の欠点に鑑み、例えば、ロツ
クアクセスを起動する装置がCHP（＃０、＃１）
４の場合、同じ装置からの主記憶アクセスであつ
ても、該ロツクとは無関係なデータ転送を可能に
するが、他装置からの同じ主記憶領域へのアクセ
スは禁止する方法を提供することを目的とするも
のである。
クアクセスを起動する装置がCHP（＃０、＃１）
４の場合、同じ装置からの主記憶アクセスであつ
ても、該ロツクとは無関係なデータ転送を可能に
するが、他装置からの同じ主記憶領域へのアクセ
スは禁止する方法を提供することを目的とするも
のである。
この目的は、中央処理装置（CPU）、又はチヤ
ネル処理装置（CHP）が主記憶装置（MSU）の
特定領域をロツク（LOCK）した後において、上
記特定の領域をロツク（LOCK）した同じ中央処
理装置（CPU）、又はチヤネル処理装置（CHP）
が発行するストア命令に、アンロツク
（UNLOCK）フラグをセツトする手段を（例え
ば、アンロツクフラグビツト、又は、命令コー
ド）を設け、上記ロツク（LOCK）期間中におい
て、該ストア命令の上記アンロツク
（UNLOCK）フラグをセツトする手段が、該ア
ンロツク（UNLOCK）フラグのセツトを指示を
しているときのみ、該特定領域のロツク
（LOCK）を解除し、上記ロツク（LOCK）アク
セスを起動した同一の装置の先行、又は後続する
該ストアアクセスのストア命令が、上記アンロツ
ク（UNLOCK）フラグのセツトを指示していな
いときは、上記ロツク（LOCK）中においても、
上記主記憶装置（MSU）への上記特定領域への
書き込みを含んで、継続して実行するように制御
する本発明の主記憶ロツク制御方式によつて達成
される。
ネル処理装置（CHP）が主記憶装置（MSU）の
特定領域をロツク（LOCK）した後において、上
記特定の領域をロツク（LOCK）した同じ中央処
理装置（CPU）、又はチヤネル処理装置（CHP）
が発行するストア命令に、アンロツク
（UNLOCK）フラグをセツトする手段を（例え
ば、アンロツクフラグビツト、又は、命令コー
ド）を設け、上記ロツク（LOCK）期間中におい
て、該ストア命令の上記アンロツク
（UNLOCK）フラグをセツトする手段が、該ア
ンロツク（UNLOCK）フラグのセツトを指示を
しているときのみ、該特定領域のロツク
（LOCK）を解除し、上記ロツク（LOCK）アク
セスを起動した同一の装置の先行、又は後続する
該ストアアクセスのストア命令が、上記アンロツ
ク（UNLOCK）フラグのセツトを指示していな
いときは、上記ロツク（LOCK）中においても、
上記主記憶装置（MSU）への上記特定領域への
書き込みを含んで、継続して実行するように制御
する本発明の主記憶ロツク制御方式によつて達成
される。
即ち、本発明によれば、CPU（＃０、＃１）
３、又はCHP（＃０、＃１）４の主記憶書き込み
アクセスがロツクを解除するアクセスであるかを
指定する為、新たに、インタフエース“アンロツ
ク（UNLOCK）”フラグを設け、MCU２はロツ
クアクセスを起動した装置が、前記ロツクを解除
する主記憶書き込みアクセスを起動しないで、上
記ロツクフラグを‘オフ’にするか、又はロツク
フラグが、‘オン’の状態で、上記“アンロツク
（UNLOCK）”を、‘オン’にして、主記憶書き
込みアクセスを起動することにより、該ロツクを
解除できるようにし、該“アンロツク
（UNLOCK）”フラグが‘オン’でない書き込み
アクセスは、該ロツク機構には無関係に、該ロツ
クされた特定領域への書き込みを含むアクセスが
できるようにしたものであるので、ロツクアクセ
スを起動した装置が、CHP（＃０、＃１）４の場
合、該ロツクとは無関係なCHによるデータ転送
では“アンロツク（UNLCOK）”を機能させな
いので、他装置に対してロツク機構を保持した
侭、自由にデータ転送が可能となり、主記憶アク
セスのスループツトを向上させることができると
共に、１台のCHPに対して、複数のポートを持
つようなシステムにおいても、プログラム上にお
いて、上記アンロツク（UNLOCK）フラグを
“オン”する命令を置くことで、ロツク解除命令
を指定でき、ロツク解除命令の位置を特定できる
ので、先行する書き込みアクセスに対するロツク
アクセスの追い越しの問題を意識する必要がなく
なるという効果がある。
３、又はCHP（＃０、＃１）４の主記憶書き込み
アクセスがロツクを解除するアクセスであるかを
指定する為、新たに、インタフエース“アンロツ
ク（UNLOCK）”フラグを設け、MCU２はロツ
クアクセスを起動した装置が、前記ロツクを解除
する主記憶書き込みアクセスを起動しないで、上
記ロツクフラグを‘オフ’にするか、又はロツク
フラグが、‘オン’の状態で、上記“アンロツク
（UNLOCK）”を、‘オン’にして、主記憶書き
込みアクセスを起動することにより、該ロツクを
解除できるようにし、該“アンロツク
（UNLOCK）”フラグが‘オン’でない書き込み
アクセスは、該ロツク機構には無関係に、該ロツ
クされた特定領域への書き込みを含むアクセスが
できるようにしたものであるので、ロツクアクセ
スを起動した装置が、CHP（＃０、＃１）４の場
合、該ロツクとは無関係なCHによるデータ転送
では“アンロツク（UNLCOK）”を機能させな
いので、他装置に対してロツク機構を保持した
侭、自由にデータ転送が可能となり、主記憶アク
セスのスループツトを向上させることができると
共に、１台のCHPに対して、複数のポートを持
つようなシステムにおいても、プログラム上にお
いて、上記アンロツク（UNLOCK）フラグを
“オン”する命令を置くことで、ロツク解除命令
を指定でき、ロツク解除命令の位置を特定できる
ので、先行する書き込みアクセスに対するロツク
アクセスの追い越しの問題を意識する必要がなく
なるという効果がある。
以下本発明の実施例を図面によつて詳述する。
第１図は、本発明の一実施例をブロツク図で示
したものであり、第２図は、本発明を実施してロ
ツク制御を行う場合の動作をタイムチヤートで示
したものである。第１図、第２図において、第３
図、第４図と同じ符号は同じ対象物を示し、ロツ
ク制御回路２７０に対して設けられた“アンロツ
ク（UNLOCK）”インタフエースが、本発明を
実施するのに必要な機能である。
したものであり、第２図は、本発明を実施してロ
ツク制御を行う場合の動作をタイムチヤートで示
したものである。第１図、第２図において、第３
図、第４図と同じ符号は同じ対象物を示し、ロツ
ク制御回路２７０に対して設けられた“アンロツ
ク（UNLOCK）”インタフエースが、本発明を
実施するのに必要な機能である。
CPU（＃０、＃１）３、又はCHP（＃０、＃１）
４からMSU（＃０〜＃３）１に対するアクセスの
基本動作は、従来方式と同じであるので、ここで
は、本発明を実施して、ロツクを解除する時の動
作を中心に、第１図を参照しながら、第２図によ
つて説明する。
４からMSU（＃０〜＃３）１に対するアクセスの
基本動作は、従来方式と同じであるので、ここで
は、本発明を実施して、ロツクを解除する時の動
作を中心に、第１図を参照しながら、第２図によ
つて説明する。
前述のように、本発明においては、CPU
（＃０、＃１）３、又はCHP（＃０、＃１）４が
ロツクアクセスをしてロツクレジスタ（LOCK
REG）にロツクアドレスを設定した後は、他装
置からの同じ主記憶領域へのアクセスは禁止した
侭、該ロツクアクセスをした装置からの該ロツク
に関係したアクセスの場合のみに解除できるよう
に、該装置からの主記憶アクセス要求情報に、新
たに“アンロツク（UNLOCK）”フラグを設け、
ロツク制御部２７０に入力している所に特徴があ
る。
（＃０、＃１）３、又はCHP（＃０、＃１）４が
ロツクアクセスをしてロツクレジスタ（LOCK
REG）にロツクアドレスを設定した後は、他装
置からの同じ主記憶領域へのアクセスは禁止した
侭、該ロツクアクセスをした装置からの該ロツク
に関係したアクセスの場合のみに解除できるよう
に、該装置からの主記憶アクセス要求情報に、新
たに“アンロツク（UNLOCK）”フラグを設け、
ロツク制御部２７０に入力している所に特徴があ
る。
第２図の点は、通常のロツクアクセスを示し
たものであり、例えば、CHP（＃ｎ）４からの
MSU（＃０〜＃３）１に対する、ロツクフラグを
‘オン’にしたフエツチアクセス等によつて起動
される。
たものであり、例えば、CHP（＃ｎ）４からの
MSU（＃０〜＃３）１に対する、ロツクフラグを
‘オン’にしたフエツチアクセス等によつて起動
される。
該フエツチアクセスが、優先順位回路（Ｐ）２
３によつて選択され、MSU（＃０〜＃３）１に対
するアクセスを起動すると、パイプライン
（PIPE １）２４０に制御情報、アドレス等がセ
ツトされ、該アドレスは、該アクセス起動元｛即
ち、CHP（＃ｎ）４｝に対応したロツクレジスタ
（LOCK REG）２７１に登録され、そのバリツ
ドビツト（Ｖ）が‘オン’にセツトされる。この
時のセツト条件は従来方式と同じである。
３によつて選択され、MSU（＃０〜＃３）１に対
するアクセスを起動すると、パイプライン
（PIPE １）２４０に制御情報、アドレス等がセ
ツトされ、該アドレスは、該アクセス起動元｛即
ち、CHP（＃ｎ）４｝に対応したロツクレジスタ
（LOCK REG）２７１に登録され、そのバリツ
ドビツト（Ｖ）が‘オン’にセツトされる。この
時のセツト条件は従来方式と同じである。
第２図の点は、上記CHP（＃ｎ）４がMSU
（＃０〜＃３）に対する書き込みを行わないで、
ロツクを解除する場合、即ちCHP（＃ｎ）４がロ
ツクフラグを‘オフ’にすることにより該ロツク
が解除される場合を示しており、この動作も従来
と同じである。
（＃０〜＃３）に対する書き込みを行わないで、
ロツクを解除する場合、即ちCHP（＃ｎ）４がロ
ツクフラグを‘オフ’にすることにより該ロツク
が解除される場合を示しており、この動作も従来
と同じである。
この時、アドレスがロツクレジスタ（LOCK
REG）２７１に登録後であることを保障する必
要がある為、該登録動作の終了を知らせる
“COMP”信号送出（第１図では、図示せず）後
に行われる。
REG）２７１に登録後であることを保障する必
要がある為、該登録動作の終了を知らせる
“COMP”信号送出（第１図では、図示せず）後
に行われる。
第２図の点が、上記ロツクアクセスに関係し
たMSU（＃０〜＃３）１に対する書き込みアクセ
スによつて、ロツクを解除する場合を示し、本発
明の実施例である。
たMSU（＃０〜＃３）１に対する書き込みアクセ
スによつて、ロツクを解除する場合を示し、本発
明の実施例である。
即ち、CHP（＃ｎ）４からの、“アンロツク
（UNLOCK）”フラグを‘オン’にした主記憶書
き込みアクセスが、優先順位回路（Ｐ）２３によ
つて選択され、MSU（＃０〜＃３）１に対するア
クセスを起動（即ち、MUS GO‘オン’）する
と、パイプライン（PIPE １）２４０に、制御情
報、アドレス、“アンロツク（UNLOCK）”フラ
グ等がセツトされ、ロツク制御部２７０におい
て、下記の論理条件に基づいてロツクの解除が行
われる。即ち、 リセツトCHP（＃ｎ）ロツク条件＝ （PIPE １ VAL・PIPE １ RQTR CHP（＃ｎ）・PIPE １ MSU ST・PIPE １ UNLOCK） ＋（PIPE １ LOCKの立ち下がり ・ ） である。
（UNLOCK）”フラグを‘オン’にした主記憶書
き込みアクセスが、優先順位回路（Ｐ）２３によ
つて選択され、MSU（＃０〜＃３）１に対するア
クセスを起動（即ち、MUS GO‘オン’）する
と、パイプライン（PIPE １）２４０に、制御情
報、アドレス、“アンロツク（UNLOCK）”フラ
グ等がセツトされ、ロツク制御部２７０におい
て、下記の論理条件に基づいてロツクの解除が行
われる。即ち、 リセツトCHP（＃ｎ）ロツク条件＝ （PIPE １ VAL・PIPE １ RQTR CHP（＃ｎ）・PIPE １ MSU ST・PIPE １ UNLOCK） ＋（PIPE １ LOCKの立ち下がり ・ ） である。
以上のような、“アンロツク（UNLOCK）”ア
クセス手段を設けることにより、該アンロツク
（UNLOCK）フラグが“オン”のストア命令で、
主記憶装置（MSU）内の特定領域に対する該ロ
ツクを解除し、該アンロツク（ULOCK）フラグ
が“オン”でないストア命令では、ロツク期間中
においても、該ロツク領域へのストアを含めた書
き込みアクセスができるので、ロツク期間中であ
つても、例えば、該ロツクをかけたCHP（＃ｎ）
４の中で、該ロツクに関係しないCHからの先
行、又は後続するアクセスは、該アンロツク
（UNLOCK）フラグを“オン”にしない限り、
該ロツク機構は解除されないので、他の中央処理
装置（CHP）、チヤネル処理装置（CHP）から
の、該特定領域に対する主記憶アクセスをロツク
した侭で、主記憶書き込みアクセスを含むアクセ
スを継続して実行することができる。
クセス手段を設けることにより、該アンロツク
（UNLOCK）フラグが“オン”のストア命令で、
主記憶装置（MSU）内の特定領域に対する該ロ
ツクを解除し、該アンロツク（ULOCK）フラグ
が“オン”でないストア命令では、ロツク期間中
においても、該ロツク領域へのストアを含めた書
き込みアクセスができるので、ロツク期間中であ
つても、例えば、該ロツクをかけたCHP（＃ｎ）
４の中で、該ロツクに関係しないCHからの先
行、又は後続するアクセスは、該アンロツク
（UNLOCK）フラグを“オン”にしない限り、
該ロツク機構は解除されないので、他の中央処理
装置（CHP）、チヤネル処理装置（CHP）から
の、該特定領域に対する主記憶アクセスをロツク
した侭で、主記憶書き込みアクセスを含むアクセ
スを継続して実行することができる。
尚、本実施例においては、ある装置からの主記
憶書き込みアクセスが、他装置からの主記憶アク
セスをロツクした侭で、該ロツクを解除するアク
セスであることを指定する手段として、前述のよ
うに“アンロツク（UNLOCK）”フラグを設け
た例で説明したが、一般に、処理装置（CPU３、
又はCHP４）がMSU（＃０〜＃３）１に対する
アクセスを起動する場合、該主記憶アクセスの内
容は、オペレーシヨンコード（CP CODE）によ
つて指定するので、本発明のロツク解除手段を、
該オペレーシヨンコード（OP CODE）によつて
指定することができることは明らかである。
憶書き込みアクセスが、他装置からの主記憶アク
セスをロツクした侭で、該ロツクを解除するアク
セスであることを指定する手段として、前述のよ
うに“アンロツク（UNLOCK）”フラグを設け
た例で説明したが、一般に、処理装置（CPU３、
又はCHP４）がMSU（＃０〜＃３）１に対する
アクセスを起動する場合、該主記憶アクセスの内
容は、オペレーシヨンコード（CP CODE）によ
つて指定するので、本発明のロツク解除手段を、
該オペレーシヨンコード（OP CODE）によつて
指定することができることは明らかである。
以上、詳細に説明したように、本発明の主記憶
ロツク制御方式は、CPU（＃０、＃１）３、又は
CHP（＃０、＃１）４の主記憶書き込みアクセス
がロツクを解除するアクセスであるかを指定する
為、新たに、インタフエース“アンロツク
（UNLOCK）”フラグを設け、MCU２はロツク
アクセスを起動した装置が、前記ロツクを解除す
る主記憶書き込みアクセスを起動しないで、上記
ロツクフラグを‘オフ’にすくか、又はロツクフ
ラクが‘オン’の状態で、上記“アンロツク
（UNLOCK）”を、‘オン’にして、主記憶書き
込みアクセスを起動することにより、該ロツクを
解除できるようにし、該“アンロツク
（UNLOCK）”が‘オン’でない書き込みアクセ
スは、該ロツク機構には無関係に、該ロツクされ
た指定領域への書き込みを含むアクセスができる
ようにしたものであるので、ロツクアクセスを起
動した装置が、CHP（＃０、＃１）４の場合、該
ロツクとは無関係なCHによるデータ転送では、
“アンロツク（UNLOCK）”を機能させないの
で、他装置に対するロツク機構を保持した侭、自
由にデータ転送が可能となり、主記憶アクセスの
スループツトを向上させることができると共に、
１台のCHPに対して、複数のポートを持つよう
なシステムにおいても、先行する書き込みアクセ
スに対するロツクアクセスの追い越しの問題を意
識する必要がなくなると云う効果がある。
ロツク制御方式は、CPU（＃０、＃１）３、又は
CHP（＃０、＃１）４の主記憶書き込みアクセス
がロツクを解除するアクセスであるかを指定する
為、新たに、インタフエース“アンロツク
（UNLOCK）”フラグを設け、MCU２はロツク
アクセスを起動した装置が、前記ロツクを解除す
る主記憶書き込みアクセスを起動しないで、上記
ロツクフラグを‘オフ’にすくか、又はロツクフ
ラクが‘オン’の状態で、上記“アンロツク
（UNLOCK）”を、‘オン’にして、主記憶書き
込みアクセスを起動することにより、該ロツクを
解除できるようにし、該“アンロツク
（UNLOCK）”が‘オン’でない書き込みアクセ
スは、該ロツク機構には無関係に、該ロツクされ
た指定領域への書き込みを含むアクセスができる
ようにしたものであるので、ロツクアクセスを起
動した装置が、CHP（＃０、＃１）４の場合、該
ロツクとは無関係なCHによるデータ転送では、
“アンロツク（UNLOCK）”を機能させないの
で、他装置に対するロツク機構を保持した侭、自
由にデータ転送が可能となり、主記憶アクセスの
スループツトを向上させることができると共に、
１台のCHPに対して、複数のポートを持つよう
なシステムにおいても、先行する書き込みアクセ
スに対するロツクアクセスの追い越しの問題を意
識する必要がなくなると云う効果がある。
第１図は本発明の一実施例をブロツク図で示し
た図、第２図は本発明を実施してロツク制御を行
う場合の動作をタイムチヤートで示した図、第３
図は一般のデータ処理装置のシステム構成を示し
た図、第４図は従来技術における主記憶アクセス
制御部をブロツク図で示した図、である。 図面において、１は主記憶装置（MSU＃０〜
＃３）、２は記憶制御部（MCU）、３は中央処理
装置（CPU ＃０、＃１）、４はチヤネル処理装
置（CHP ＃０、＃１）、２１，２２は主記憶ア
クセス要求ポート、２３は優先順位回路（Ｐ）、
２４０はパイプライン（PIPE １）、２４１はパ
イプライン（PIPE2〜ｎ）、２７０はロツク制御
部、２７１はロツクレジスタ（LCOK REG）、
２７２は比較器(C)、２７３はロツク無視回路、
〜はロツク制御の動作ポイント、をそれぞれ示
す。
た図、第２図は本発明を実施してロツク制御を行
う場合の動作をタイムチヤートで示した図、第３
図は一般のデータ処理装置のシステム構成を示し
た図、第４図は従来技術における主記憶アクセス
制御部をブロツク図で示した図、である。 図面において、１は主記憶装置（MSU＃０〜
＃３）、２は記憶制御部（MCU）、３は中央処理
装置（CPU ＃０、＃１）、４はチヤネル処理装
置（CHP ＃０、＃１）、２１，２２は主記憶ア
クセス要求ポート、２３は優先順位回路（Ｐ）、
２４０はパイプライン（PIPE １）、２４１はパ
イプライン（PIPE2〜ｎ）、２７０はロツク制御
部、２７１はロツクレジスタ（LCOK REG）、
２７２は比較器(C)、２７３はロツク無視回路、
〜はロツク制御の動作ポイント、をそれぞれ示
す。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも、中央処理装置（CPU）、複数の
チヤネル装置（CH）を制御するチヤネル処理装
置（CHP）、主記憶装置（MSU）、及び主記憶ア
クセス制御、並びに上記中央処理装置（CPU）
とチヤネル処理装置（CHP）間のインタフエー
ス制御を行う記憶制御装置（MCU）から構成さ
れるデータ処理装置において、 中央処理装置（CPU）、又はチヤネル処理装置
（CHP）が主記憶装置（MSU）の特定領域をロ
ツク（LOCK）した後において、上記特定の領域
をロツク（LOCK）した同じ中央処理装置
（CPU）、又はチヤネル処理装置（CHP）が発行
するストア命令に、アンロツク（UNLOCK）フ
ラグをセツトする手段を設け、 上記ロツク（LOCK）期間中において、該スト
ア命令の上記アンロツク（UNLOCK）フラグを
セツトする手段が、該アンロツク（UNLOCK）
フラグのセツトを指示をしているときのみ、該特
定領域のロツク（LOCK）を解除し、 上記ロツク（LOCK）アクセスを起動した同一
の装置の先行、又は後続する該ストアアクセスの
ストア命令が、上記アンロツク（UNLOCK）フ
ラグのセツトを指示していないときは、上記ロツ
ク（LOCK）中においても、上記主記憶装置
（MSU）への上記特定領域への書き込みを含ん
で、継続して実行するように制御することを特徴
とする主記憶ロツク制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2562185A JPS61216050A (ja) | 1985-02-13 | 1985-02-13 | 主記憶ロツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2562185A JPS61216050A (ja) | 1985-02-13 | 1985-02-13 | 主記憶ロツク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216050A JPS61216050A (ja) | 1986-09-25 |
| JPH0414369B2 true JPH0414369B2 (ja) | 1992-03-12 |
Family
ID=12170949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2562185A Granted JPS61216050A (ja) | 1985-02-13 | 1985-02-13 | 主記憶ロツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216050A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60132263A (ja) * | 1983-12-21 | 1985-07-15 | Hitachi Ltd | 記憶制御方式 |
-
1985
- 1985-02-13 JP JP2562185A patent/JPS61216050A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60132263A (ja) * | 1983-12-21 | 1985-07-15 | Hitachi Ltd | 記憶制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61216050A (ja) | 1986-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |