JPS60132263A - 記憶制御方式 - Google Patents
記憶制御方式Info
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- JPS60132263A JPS60132263A JP23971583A JP23971583A JPS60132263A JP S60132263 A JPS60132263 A JP S60132263A JP 23971583 A JP23971583 A JP 23971583A JP 23971583 A JP23971583 A JP 23971583A JP S60132263 A JPS60132263 A JP S60132263A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は情報処理システムにおける記憶制御方式に関す
る。さらに詳細に１よ記憶装置、命令処理装置および入
出力処理装置を有する情報処理システムにおいて、記憶
装置の領域のロック制御に特徴を有する記憶制御方式に
関する。
る。さらに詳細に１よ記憶装置、命令処理装置および入
出力処理装置を有する情報処理システムにおいて、記憶
装置の領域のロック制御に特徴を有する記憶制御方式に
関する。
記憶袋Ｗ（主記憶装置）を複数の処理装置で共有する場
合、主記憶領域の排他的アクセス制御がとられる。従来
、主記憶領域の排他的アクセス制御は、命令処理装置間
でのみ行わ九でおり、命令処理装置と入出力処理装置と
の間、および、成る入出力処理装置と他の入出力処理装
置との間では行われていない。即ち、主記憶領域の排他
的アクセス制御は命令処理装置で実行されるプログラム
間でのみ行っており、入出力処理装置で実行されるチャ
ネルプログラムとの関係においては、主記憶領域の排他
的アクセス制御が不要となるようにコーディングされて
る。
合、主記憶領域の排他的アクセス制御がとられる。従来
、主記憶領域の排他的アクセス制御は、命令処理装置間
でのみ行わ九でおり、命令処理装置と入出力処理装置と
の間、および、成る入出力処理装置と他の入出力処理装
置との間では行われていない。即ち、主記憶領域の排他
的アクセス制御は命令処理装置で実行されるプログラム
間でのみ行っており、入出力処理装置で実行されるチャ
ネルプログラムとの関係においては、主記憶領域の排他
的アクセス制御が不要となるようにコーディングされて
る。
しかし、技術の進歩と共に、プログラムで行っていた処
理のハードウェア化、即ち、マイクロプログラミング技
術によるハードウェア化が行われるようになると、入出
力装置においても一連の主記憶アクセスを完了するまで
の間、他の処理装置との間で主記憶領域の排他的アクセ
ス制御を行う必要が生じてきた。このため、従来の手法
を入出力処理装置の排他的アクセス制御に採用しようと
すると次の様な支障が生じることになる。即ち、従来の
手法では、ある処理装置が主記憶上のあるセグメントに
ロックをかけると、このロックが解除されるまでの期間
、他の処理装置の主記憶のアクセスを抑止する。一方、
入出力処理装置でのチャネルプログラムの実行において
は、実行時間に対する制約があり、ある一定時間内にチ
ャネルプログラムを実行しないと、入出力装置の動作に
チャネルプロクラムの実行が追従できなくなって、入出
力装置のオーバランが発生し、正常な入出力動作ができ
なくなるという事態が発生する。従って、命令処理装置
が不用意にロックをかけたり、ロックの単位である主記
憶セグメントが充分に小さくない場合には、他の処理装
置によってロックされた主記憶セグメントへのアクセス
する割合が増加し、その結果、オーバランが発生すると
いう問題が生じる。
理のハードウェア化、即ち、マイクロプログラミング技
術によるハードウェア化が行われるようになると、入出
力装置においても一連の主記憶アクセスを完了するまで
の間、他の処理装置との間で主記憶領域の排他的アクセ
ス制御を行う必要が生じてきた。このため、従来の手法
を入出力処理装置の排他的アクセス制御に採用しようと
すると次の様な支障が生じることになる。即ち、従来の
手法では、ある処理装置が主記憶上のあるセグメントに
ロックをかけると、このロックが解除されるまでの期間
、他の処理装置の主記憶のアクセスを抑止する。一方、
入出力処理装置でのチャネルプログラムの実行において
は、実行時間に対する制約があり、ある一定時間内にチ
ャネルプログラムを実行しないと、入出力装置の動作に
チャネルプロクラムの実行が追従できなくなって、入出
力装置のオーバランが発生し、正常な入出力動作ができ
なくなるという事態が発生する。従って、命令処理装置
が不用意にロックをかけたり、ロックの単位である主記
憶セグメントが充分に小さくない場合には、他の処理装
置によってロックされた主記憶セグメントへのアクセス
する割合が増加し、その結果、オーバランが発生すると
いう問題が生じる。
本発明の目的は入出力処理装置に対するロックの影響を
減少する記憶制御方式を提供することにある。
減少する記憶制御方式を提供することにある。
本発明は、入出力装置から既に他の命令処理装置もしく
は入出力装置によってロックされているセグメントに対
して、ロックもしくはアンロックを伴なうアクセス要求
があると、通常のロック制御を行うが、ロック、アンロ
ックを伴なわないアクセス要求の場合、セグメントのロ
ック状態にかかわらずアクセス要求を実行する。
は入出力装置によってロックされているセグメントに対
して、ロックもしくはアンロックを伴なうアクセス要求
があると、通常のロック制御を行うが、ロック、アンロ
ックを伴なわないアクセス要求の場合、セグメントのロ
ック状態にかかわらずアクセス要求を実行する。
以下本発明の一実施例を図面を参照して説明する。
第１図は本発明が対象とする情報処理システムの構成を
示す。主記憶装置（ＭＳ）１を１台以上の命令処理装置
（ＩＰ）２および１台以上の入出力処理装置（ＩＯＰ）
３が共用する。主記憶制御装置（ＳＣ）４はＩＰ２およ
びｌ０Ｐ３からＭＳｌに対するアクセスを制御する。
示す。主記憶装置（ＭＳ）１を１台以上の命令処理装置
（ＩＰ）２および１台以上の入出力処理装置（ＩＯＰ）
３が共用する。主記憶制御装置（ＳＣ）４はＩＰ２およ
びｌ０Ｐ３からＭＳｌに対するアクセスを制御する。
第２図はＳＣ４内に設けられたロック制御回路を示す。
ＩＰ２およびｌ０Ｐ３からの主記憶アクセス要求は優先
順位決定回路１０に入力され、所定の優先順位に従って
唯一の要求が選択される。
順位決定回路１０に入力され、所定の優先順位に従って
唯一の要求が選択される。
選択された要求は、ロックの要求と共にロック要求レジ
スタ１１へ設定される。主記憶アドレスは、優先順位決
定回路１０で選択された処理装置からのアドレスがアド
レス選択回路１２によって選択され、アドレスレジスタ
１３へ設定される。主記憶アドレスがアドレスレジスタ
１３に設定されると、ロックアレイ１４からロック状況
ワードがロック状況レジスタ１５に読み出される。
スタ１１へ設定される。主記憶アドレスは、優先順位決
定回路１０で選択された処理装置からのアドレスがアド
レス選択回路１２によって選択され、アドレスレジスタ
１３へ設定される。主記憶アドレスがアドレスレジスタ
１３に設定されると、ロックアレイ１４からロック状況
ワードがロック状況レジスタ１５に読み出される。
主記憶領域は複数のセグメントに分割され、これらセグ
メントに対応して、それぞれロック状況ワードが割り当
てられる。各々のロック状況ワードは、対応する主記憶
セグメントがロックされているか否か、およびロックさ
れているときには、どの処理装置からロックされている
かを示す情報を含んでいる。
メントに対応して、それぞれロック状況ワードが割り当
てられる。各々のロック状況ワードは、対応する主記憶
セグメントがロックされているか否か、およびロックさ
れているときには、どの処理装置からロックされている
かを示す情報を含んでいる。
ロック要求レジスタ１１に要求が設定されると、この要
求の内容とロック状況レジスタ１５の内容との関係がロ
ック判定回路１６で調べられる。選択された要求が他の
処理装置によってすでにロックされている主記憶セグメ
ントに対するものであれば、その要求の実行は抑止され
ねばならず、ロック判定回路１６からは実行抑止信号（
ＲＪＣＴ）が出力され、主記憶に対するアクセスは抑止
されるか、もしくはロック解除するまで待たされる。
求の内容とロック状況レジスタ１５の内容との関係がロ
ック判定回路１６で調べられる。選択された要求が他の
処理装置によってすでにロックされている主記憶セグメ
ントに対するものであれば、その要求の実行は抑止され
ねばならず、ロック判定回路１６からは実行抑止信号（
ＲＪＣＴ）が出力され、主記憶に対するアクセスは抑止
されるか、もしくはロック解除するまで待たされる。
また、選択された要求が未だロックされていない主記憶
セグメントに対するものか、自処理装置がロックしてい
る主記憶セグメントに対するものであれば、その要求は
受付けられ、ロック判定回路１６からは受付信号（ＡＣ
ＰＴ）が出力され、主記憶に対するアクセスが実行され
る。受付けられた要求にロックまたはアンロック要求が
伴っていれば、新たなロック状況ワードをロックアレイ
１４に書込むために、ロック状況データ（ＤＡＴＡ）と
ロックアレイ書込み信号（Ｗ ＲＴ ）が出力され、ロ
ックアレイ１４に対するロック状況ワードの書込みが行
われる。
セグメントに対するものか、自処理装置がロックしてい
る主記憶セグメントに対するものであれば、その要求は
受付けられ、ロック判定回路１６からは受付信号（ＡＣ
ＰＴ）が出力され、主記憶に対するアクセスが実行され
る。受付けられた要求にロックまたはアンロック要求が
伴っていれば、新たなロック状況ワードをロックアレイ
１４に書込むために、ロック状況データ（ＤＡＴＡ）と
ロックアレイ書込み信号（Ｗ ＲＴ ）が出力され、ロ
ックアレイ１４に対するロック状況ワードの書込みが行
われる。
第３図は第２図のロック判定回路１６を詳細に示すもの
で、論理和（ＯＲ）ゲート２０〜２８と論理積（ＡＮＤ
）ゲート３０〜３９がら成る組合せ論理回路である。
で、論理和（ＯＲ）ゲート２０〜２８と論理積（ＡＮＤ
）ゲート３０〜３９がら成る組合せ論理回路である。
ロック要求レジスタ１１は、各処理装置毎に主記憶アク
セス要零ビットＲ６，，ｌとロック要求の有無を示すビ
ットＬ。−□を用意し、さらに１０Ｐ用としてアンロッ
ク要求を示すビットＵ２〜ｇを用意している。ロック要
求レジスタ１１は、要求を保留していないときにはすべ
て′０″′の値がセットされ、要求を保留しているとき
にはＲ８−３のいずれかＪピッ１−のみが′１″にセッ
トされる。
セス要零ビットＲ６，，ｌとロック要求の有無を示すビ
ットＬ。−□を用意し、さらに１０Ｐ用としてアンロッ
ク要求を示すビットＵ２〜ｇを用意している。ロック要
求レジスタ１１は、要求を保留していないときにはすべ
て′０″′の値がセットされ、要求を保留しているとき
にはＲ８−３のいずれかＪピッ１−のみが′１″にセッ
トされる。
Ｌｏ〜３．Ｕ２〜３についても、それぞれセットされる
のは１ビツト以下で、Ｒｏ〜３と同一添字を持つビット
のみがＲ６，，３に同時にセットされ得る。Ｒｏ〜３は
各処理装置からの主記憶アクセス要求を示し、Ｌ ｏｔ
ｗ ３は各処理装置からの主記憶アクセスの要求の伴う
ロック要求を示す。
のは１ビツト以下で、Ｒｏ〜３と同一添字を持つビット
のみがＲ６，，３に同時にセットされ得る。Ｒｏ〜３は
各処理装置からの主記憶アクセス要求を示し、Ｌ ｏｔ
ｗ ３は各処理装置からの主記憶アクセスの要求の伴う
ロック要求を示す。
Ｕ２〜３はＩＯＰからの主記憶アクセス要求に伴うアン
ロック要求を示す。
ロック要求を示す。
ロック状況レジスタ１５にはり。、、１のロック状況ビ
ットが用意され、アドレスレジスタ１３で指定された主
記憶セグメントがどの処理装置によってロックされてい
るかを示す。
ットが用意され、アドレスレジスタ１３で指定された主
記憶セグメントがどの処理装置によってロックされてい
るかを示す。
先ず、Ｉ Ｐｒｏから主記憶アクセスが行われた場合を
説明する。ロック要求レジスタ１１のＲ。
説明する。ロック要求レジスタ１１のＲ。
ビットが” ｔ ”に設定され、この出力はＯＲゲート
２６．２７、ＡＮＤゲート３２へ接続される。もし、ｘ
ｐｘｏを除く他の処理装置が既に選択された主記憶セグ
メントにロックをかけていれば、０Ｒゲート２２には′
″１″が出力され、ＡＮＤゲート３２、ＯＲゲート２８
を開き、ＡＮＤゲート２８の出力は実行抑止信号（ＲＪ
ＣＴ）となって、ＡＮＤゲート３６．３７を閉じること
になり、主記憶アクセスの実行とロックアレイへの書込
みは抑止される。ＩＰ＃Ｏを除くいずれの処理装置もロ
ックをかけていなければ、ＯＲゲート２２は開かず、従
って、ＯＲゲート２８は閉じられたままとなり、ＡＮＤ
ゲート３６．３７からは、それぞれ受付信号（ＡＣＰＴ
）とロックアレイ書込み信号が出力され、主記憶アクセ
スとロックアレイ１４へのロック状況ワードの書込みが
行われる。このとき書込まれるロック状況ワードのし。
２６．２７、ＡＮＤゲート３２へ接続される。もし、ｘ
ｐｘｏを除く他の処理装置が既に選択された主記憶セグ
メントにロックをかけていれば、０Ｒゲート２２には′
″１″が出力され、ＡＮＤゲート３２、ＯＲゲート２８
を開き、ＡＮＤゲート２８の出力は実行抑止信号（ＲＪ
ＣＴ）となって、ＡＮＤゲート３６．３７を閉じること
になり、主記憶アクセスの実行とロックアレイへの書込
みは抑止される。ＩＰ＃Ｏを除くいずれの処理装置もロ
ックをかけていなければ、ＯＲゲート２２は開かず、従
って、ＯＲゲート２８は閉じられたままとなり、ＡＮＤ
ゲート３６．３７からは、それぞれ受付信号（ＡＣＰＴ
）とロックアレイ書込み信号が出力され、主記憶アクセ
スとロックアレイ１４へのロック状況ワードの書込みが
行われる。このとき書込まれるロック状況ワードのし。
には、ＩＰ＃０がインタロックを要求していれば、即ち
、ロック要求レジスタ１１のり。ビットがＩＩ １ Ｈ
であれば、” １ ”が書込まれ、この主記憶セグメン
トはＩ Ｐ＃０によってロックされたことを示す。ロッ
ク要求レジスタ１１のり。がＩＩ ＯＩＦであれば、ロ
ック状況ワードのし。には′０″が書込まれ、この主記
憶セグメントのロックが解除（アンロック）されたこと
を示す。
、ロック要求レジスタ１１のり。ビットがＩＩ １ Ｈ
であれば、” １ ”が書込まれ、この主記憶セグメン
トはＩ Ｐ＃０によってロックされたことを示す。ロッ
ク要求レジスタ１１のり。がＩＩ ＯＩＦであれば、ロ
ック状況ワードのし。には′０″が書込まれ、この主記
憶セグメントのロックが解除（アンロック）されたこと
を示す。
１Ｐ＃２から主記憶アクセス要求が行われた場合には、
ＩＰ＃Ｏの場合と同様に行われる。
ＩＰ＃Ｏの場合と同様に行われる。
次いで、ＩＯＰ＃Ｏから主記憶アクセスが行われた場合
を説明する。ロック要求レジスタ１１のＲ２ビットがＩ
Ｉ １ ＩＩに設定され、この出力はＯＲゲート２７．
ＡＮＤゲート３４に接続される。選択された主記憶セグ
メントが他の処理装置によってロックされていなければ
、同様に実行受付信号（ＡＣＰＴ）が出力される。ＩＯ
Ｐ＃Ｏがロックもアンロックも要求していない場合には
ＯＲゲート２０は閉じられたままであるので、他の処理
装置によってロックがかけられていても、ＡＮＤゲート
３０，３４、ＯＲゲート２８は閉じられたままであり、
ＡＮＤゲート３６からは、実行受付信号（ＡＣＰＴ）が
出力され、この主記憶アクセスは実行される。このとき
、ロックアレイ１４に対するロック状況ワードの書込み
は次のようになる。
を説明する。ロック要求レジスタ１１のＲ２ビットがＩ
Ｉ １ ＩＩに設定され、この出力はＯＲゲート２７．
ＡＮＤゲート３４に接続される。選択された主記憶セグ
メントが他の処理装置によってロックされていなければ
、同様に実行受付信号（ＡＣＰＴ）が出力される。ＩＯ
Ｐ＃Ｏがロックもアンロックも要求していない場合には
ＯＲゲート２０は閉じられたままであるので、他の処理
装置によってロックがかけられていても、ＡＮＤゲート
３０，３４、ＯＲゲート２８は閉じられたままであり、
ＡＮＤゲート３６からは、実行受付信号（ＡＣＰＴ）が
出力され、この主記憶アクセスは実行される。このとき
、ロックアレイ１４に対するロック状況ワードの書込み
は次のようになる。
つまり、ＩＯＰ＃Ｏからの主記憶アクセス要求に、ロッ
クとアンロックのいずれの要求も伴っていない場合には
、ＯＲゲート２０は開かず、したがってＡＮＤゲート３
７からはロックアレイ書込み信号（ＷＲＴ）は出力され
ないので、ロック状況ワードの書込みは行わ肛ない。ロ
ックまたはアンロックの要求が伴っていると、ＯＲゲー
ト２０が開いてＡＮＤゲート３７からはロックアレイ書
込み信号（ＷＲＴ）が出力されてロックアレイ１４に対
する書込みが行われる。このときロックアレイ１４に書
込まれるロック状況ワードのし２ビツトは、ロック要求
が行われていれば１″′、アンロックの要求が行われて
いればＩＩ Ｏ′ｇになる。
クとアンロックのいずれの要求も伴っていない場合には
、ＯＲゲート２０は開かず、したがってＡＮＤゲート３
７からはロックアレイ書込み信号（ＷＲＴ）は出力され
ないので、ロック状況ワードの書込みは行わ肛ない。ロ
ックまたはアンロックの要求が伴っていると、ＯＲゲー
ト２０が開いてＡＮＤゲート３７からはロックアレイ書
込み信号（ＷＲＴ）が出力されてロックアレイ１４に対
する書込みが行われる。このときロックアレイ１４に書
込まれるロック状況ワードのし２ビツトは、ロック要求
が行われていれば１″′、アンロックの要求が行われて
いればＩＩ Ｏ′ｇになる。
選択された主記憶セグメントが既に他の処理装置によっ
てロックされているときに、ＩＯＰからロックまたはア
ンロックの要求を伴う主記憶アクセス要求がなされると
、ＯＲゲート２０と、２４、ＡＮＤゲート３０と３４、
ＯＲゲート２８が開いて実行抑止信号２８が出力され、
主記憶アクセスおよびロックアレイへの書込みは抑止さ
れる。
てロックされているときに、ＩＯＰからロックまたはア
ンロックの要求を伴う主記憶アクセス要求がなされると
、ＯＲゲート２０と、２４、ＡＮＤゲート３０と３４、
ＯＲゲート２８が開いて実行抑止信号２８が出力され、
主記憶アクセスおよびロックアレイへの書込みは抑止さ
れる。
Ｉ０Ｐ＃２から主記憶アクセス要求が行われた場合は、
ＩＯＰ＃Ｏの場合と同様に行われる。
ＩＯＰ＃Ｏの場合と同様に行われる。
本発明によれば、ロックされた主記憶セグメントに対し
てアクセス要求がなされた場合、その要求が命令処理装
置からのものか、入出力処理装置からのものかによって
主記憶アクセスの扱いを変えることができ、入出力処理
装置は主記憶アクセス要求に伴うロックおよびアンロッ
クの要求を制御することによってロックされている主記
憶セグメントであってもアクセスすることができるので
、セグメントの単位を小さくしなくても他の処理装置に
よってロックされた主記憶をアクセスするために無用の
期間を要する必要がなくなる。
てアクセス要求がなされた場合、その要求が命令処理装
置からのものか、入出力処理装置からのものかによって
主記憶アクセスの扱いを変えることができ、入出力処理
装置は主記憶アクセス要求に伴うロックおよびアンロッ
クの要求を制御することによってロックされている主記
憶セグメントであってもアクセスすることができるので
、セグメントの単位を小さくしなくても他の処理装置に
よってロックされた主記憶をアクセスするために無用の
期間を要する必要がなくなる。
第１図は本発明が対象とする情報処理システムの構成を
示す図、第２図は本発明の一実施例を示すブロック図、
第３図は第２図のロック判定回路の詳細を示す図である
。 ■・・・主記憶装置（ＭＳ）、２・・・命令処理装置（
Ｉ Ｐ）、 ３・・・入出力処理装置（ＩＯＰ）、４・
・・主記憶制御装置（ＳＣ）、１０・・・優先順位決定
回路、１１・・・ロック要求レジスタ、１３・・・アド
レスレジスタ、１４・・・ロックアレイ、１５・・ロッ
ク状況レジスタ、１６・・・ロック判定回路。 第１図 第２図 第３図
示す図、第２図は本発明の一実施例を示すブロック図、
第３図は第２図のロック判定回路の詳細を示す図である
。 ■・・・主記憶装置（ＭＳ）、２・・・命令処理装置（
Ｉ Ｐ）、 ３・・・入出力処理装置（ＩＯＰ）、４・
・・主記憶制御装置（ＳＣ）、１０・・・優先順位決定
回路、１１・・・ロック要求レジスタ、１３・・・アド
レスレジスタ、１４・・・ロックアレイ、１５・・ロッ
ク状況レジスタ、１６・・・ロック判定回路。 第１図 第２図 第３図
Claims (1)
- （１）記憶装置、命令処理装置および入出力処理装置を
具備する情報処理システムにおいて、上記記憶装置は複
数のアドレス可能なセグメントに分割され、上記命令処
理装置および入出力処理装置からのロック、アンロック
要求を伴なう記憶アクセス要求に応じて上記セグメント
を単位としてロック、アンロックされ、上記命令処理装
置から既に他の命令処理装置もしくは入出力処理装置に
よってロックされているセグメントに対してアクセス要
求があると、該アクセス要求の実行を抑止するかロック
が解除されるまで待たせ、上記入出力処理装置から既に
命令処理装置もしくは他の入出力処理装置によってロッ
クされているセグメントに対してロックもしくはアンロ
ック要求を伴なうアクセス要求があると、該アクセス要
求の実行を抑止するかロックが解除されるまで待たせ、
上記入出力処理装置からロック、アンロックを伴なわな
いアクセス要求があると、セグメントのロック状態にか
かわらず該アクセス要求を実行することを特徴する記憶
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23971583A JPS60132263A (ja) | 1983-12-21 | 1983-12-21 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23971583A JPS60132263A (ja) | 1983-12-21 | 1983-12-21 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60132263A true JPS60132263A (ja) | 1985-07-15 |
| JPH0445868B2 JPH0445868B2 (ja) | 1992-07-28 |
Family
ID=17048843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23971583A Granted JPS60132263A (ja) | 1983-12-21 | 1983-12-21 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216050A (ja) * | 1985-02-13 | 1986-09-25 | Fujitsu Ltd | 主記憶ロツク制御方式 |
-
1983
- 1983-12-21 JP JP23971583A patent/JPS60132263A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216050A (ja) * | 1985-02-13 | 1986-09-25 | Fujitsu Ltd | 主記憶ロツク制御方式 |
| JPH0414369B2 (ja) * | 1985-02-13 | 1992-03-12 | Fujitsu Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0445868B2 (ja) | 1992-07-28 |
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