JPS63168750A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデータ処理を行うデータ処理装置に係り、特
にこのデータ処理装置に備えられるバッファ記憶装置の
構成および使用方法に関するものである。

〔従来の技術〕

第６図は従来のデータ処理装置のブロック図である。図
において、１は処理に必要なデータを記憶する主記憶装
置、２は主記憶装置１とデータバス３との間のデータ転
送を制御する主記憶制御装置、４はデータバス３に接続
された各装置などからのリクエストによりデータバス３
へのデータ出力およびそのデータの取込みを制御するバ
ス制御装置である。５は主記憶装置１からのフェッチデ
ータをブロック単位で一時的に記憶保持し、以降の主記
憶装置１へのアクセスを高速化する。いわゆるストアス
ルー型のバッファ記憶装置、７はベクトルやマトリクス
などの演算を高速で配列処理するアレープロセッサ、８
はデータバス３に接続されている装置からの命令を実行
したり、システムの制御を行う命令実行部、９は命令実
行部８での命令実行中に予め次に実行すべき命令を先行
フェッチし、デコードする命令処理部、１０は命令処理
部９が先行フェフチした命令を一時的に記ｔα保持し、
２回目以降の命令フェッチを高速化する命令バッファ装
置、１３〜１６は周辺装置と主記憶装置１との間のデー
タ転送を行うチャネル装置である。

次に、この従来のデータ処理装置の動作を説明する。第
２図に、主記憶装置１の（データ）ブロックとバッファ
記憶装置のストアスル一部とそのストアイソ部との関係
を示す。この第２図も参照して説明する。１ａは主記憶
装置１に記憶された内容がｍＸｎ個に分割されたブロッ
クを示し、バッファ記憶装置５はこのブロックｌａの内
容をＯから３までのストアスル一部５ａのコンパートメ
ントのいずれかに−・時的に記憶保持し、２回目からの
同一ブロック１ａ内へのフェッチリクエストがデータバ
ス３上に発生した際にはアレープロセッサ７は主記憶装
置１の代わりにバッファ記憶装置５からデータを高速で
読み出す。フェッチリクエストの結果、４つのコンパー
トメント０〜３のいずれにも必要なブロックが存在しな
い場合は、最も使用頻度の低いコンパートメントに主記
憶装置１からそのブロックをロードする。

第７図に、上記コンパートメントのデータの有無をチェ
ックするためのチェック回路のブロック図を示す。１７
はアドレスアレーであり、データバス３に与えられたリ
クエストアドレスと比較するためのアドレスを保持し、
コンパートメントのデータの有無をチェックするために
用いられる。

１８はデータアレーであり、ブロック単位に主記憶装置
１の内容の写しを保持する。１９ａ〜１９ｄは比較器で
あり、データバス３に与えられたリクエストアドレスと
、アドレスアレー１７の内容とを比較し、一致の有無を
チェックする。

２０ａ〜２０ｄは、アドレスの一致があったコンパート
メントに対応するデータアレー１８の内容を出力するた
めのＡＮＤゲートである。２１は、ＡＮＤゲート２０ａ
〜２０ｄの出力の論理和をとり出力するＯＲゲートであ
る。

このような構成を有するチェック回路において、前記フ
ェッチリクエストの場合について説明する。

フェッチリクエストに次いで、リクエストアドレスがデ
ータバス３に送出されると、そのアドレスの上位ビット
によってアドレスアレー１７の内容を読み出す。その読
み出したアドレスと、リクエストアドレスの下位ビット
とを比較器１９ａ〜１９ｄにより４個のコンパートメン
ト分、同時に比較する。この時、アドレスアレー１７の
有効ピッ）ＶＯ−Ｖ３も同時に読み出す。比較器１９ａ
〜１９ｄにおいて、アドレス一致となりかつ有効ビット
ｖＯ〜Ｖ３がセットされていれば、ＡＮＤゲート２０ａ
〜２０ｄに一致信号をそれぞれ供給し、データアレー１
８の内容をＯＲゲート２１から出力する。

アドレスアレー１７のアドレスθ〜３には、ブロックロ
ード時にリクエストアドレスの下位ビットを書き込み、
同時に当該コンパートメントの有効ビットをセットする
。これにより、以降、主記憶装置１の同一ブロックにリ
クエストが出ると、データアレー１８からデータが読み
出される。また、ブロックロードするバッファ記憶装置
５のコンパートメントには、アドレスアレー１７内のＬ
　ＲＵ　（ｌｅａｓｔ　ｒｅｃｅｎｔｌｙ　ｕｓｅｄ　
）の状態により、使用頻度の最も低いコンバートメン］
・が選ばれる。

一方、ストアリクエストが発生し、ストア先がバッファ
記憶装置５のいずれかのコンパートメントに存在した場
合には、バッファ記憶装置５の当該ブロックの内容を変
更した後に、主記憶装Ｗ１の当該ブロックの内容を変更
する。このような動作を行う方式をストアスル一方式と
いう。

なお、第２図に示す６ａは、チャネル装置１３〜１６が
アクセスしない主記憶装置１のデータを記憶するバッフ
ァ記憶装置５のストアイン部を示す。

以上の説明はアレープロセッサ７や命令実行部８が主記
憶装置１をアクセスした場合であるが、チャネル装置１
３〜１６が主記憶装置１をアクセスする場合はバッファ
記憶装置５の内容を使用せず、直接、主記憶装置１との
間でデータ転送を行う。ただし、チャネル装置１３〜１
６が主記憶装置１の内容を変更した場合はバッファ記憶
装置５の当該ブロックを無効にし、以降、同一ブロック
へフェッチリクエストが発生した場合は主記憶装置１か
ら改めて新しいデータをバッファ記憶装置５にフェッチ
させる。

ところで、このような従来のデータ処理装置では、アレ
ープロセッサ７や命令実行部８の主記憶装置１へのアク
セスは局所的なアドレスに行われるが、チャネル装置１
３〜１６の主記憶装置１へのアクセスは連続したアドレ
スに行われ、従ってチャネル装置１３〜１６と主記憶装
置１とのデータ転送を高速化している。

〔発明が解決しようとする問題点〕

ところが、この従来のデータ処理装置において、主記憶
装置１内のハードウェア専用域（以下バンブ領域と称す
）や低アドレス領域などは命令実行部８で頻繁に使用さ
れ、データを記憶するアドレスの一敗の有無をチェック
するが、チャネル装置１３〜１６が使用しないことが明
確なアドレス領域についても、チャネル装置１３〜１６
から主記憶装置１へのデータ記憶のたびに、そのデータ
を記憶する主記憶装置１のアドレスの一致の有無をチェ
ックし、このたびにバッファ記憶装置５へのアクセスが
妨害される。また、アレープロセッサ７が主記憶装置１
内の連続にデータ転送（ブロックロード）を行った後は
、バッファ記憶袋Ｗ５の内容が全て転送データとなって
しまい、以降の通常の命令実行用データがバッファ記憶
装置５内に存在しなくなり、これにより再び命令実行用
データをバッファ記憶装置５内に記憶させる必要がある
ので、命令の実行が遅くなるという問題点があった・ この発明は、上記のような問題点を解消するためになさ
れたもので、チャネル装置のデータ転送によるバッファ
記憶装置へのアクセス妨害を減らすとともに、アレープ
ロセッサのデータ転送によるバッファ記憶装置内のデー
タ破壊を減らすことを目的とする。

〔問題点を解決するための手段〕

この発明に係るデータ処理装置は、バッファ記憶装置と
して主記憶装置１の出力データを一時的に記憶し、主記
憶装置１へのアクセスを高速化するストアスルー型の第
１バッファ記憶装置５と、チャネル装置１３〜Ｉ６がア
クセスしない主記憶装置１内のデータを記憶するストア
イン型の第２伴う無効化チェックをせず、主記憶装置１
へのアクセスリクエストに第１バッファ記憶装置５と第
２バッファ記憶装置６との動作を指定するタグを設け、
このタグの値により、フェッチリクエスト時にブロック
ロードする第１．第２バッファ記憶装置５，６の選択お
よびブロックロードの許可／禁止を制御すると共に、チ
ャネル装置１３〜１６以外からのストアリクエスト時に
ストアリクエストが第２バッファ記憶装置６に与えられ
た際、タグの値が第２バッファ記憶装置６を示していな
い場合にはこの第２バッファ記憶装置６に記憶されたブ
ロックを主記憶装置ｌに書き戻し、第２バッファ記憶装
置６内のそのブロックを無効化するようにしたものであ
る。

〔作用〕

この発明におけるデータ処理装置は、第２バッファ記憶
装置への無効化チェックを行わないことにより第１．第
２バッファ記憶装置へのアクセス妨害が減り、また、タ
グによるブロックロードの禁止を行うことによりアレー
プロセッサの無意味なブロックロードが停止され第１．
第２バッファ記憶装置内のデータ破壊を防ぎ、命令処理
部が必要とするタイミングで第２バッファ記憶装置の必
要なブロックのみを主記憶装置へ書き戻す。

〔発明の実施例〕

以下、この発明の一実施例を図に基づいて説明する。第
１図はこの実施例を示すブロック図である。第１図にお
いて、第６図に示す構成要素に対応するものには同一の
参照符を付し、説明を省略する。第１図において、５は
主記憶装置１の出力データを一時的に記憶保持し、主記
憶装置１へのアクセスを高速化するストアスルー型の第
１バッファ記憶装置である。６は、バンプ領域や低アド
レス領域などのようにチャネル装置１３〜１６がアクセ
スしない主記憶装置１内のデータを記憶保持し、また、
チャネル装置１３〜１６のストアリクエストによっても
無効化チェックを受けないようにし、さらに、存在する
ブロックにストアリクエストが発生しても主記憶装置１
へのデータ記憶を行わないようにしたストアイン型の第
２バッファ記憶装置である。１１は、チャネル装置１３
〜１６による第１バッファ記憶装置５の無効化チェック
中、データバス３を分割し命令実行部８およびアレープ
ロセッサ７による第２バソフブ記憶装置６へのアクセス
を可能にするためのバス切替装置であり、このバス切替
装置１１はバス制御装置４の出力により制御される。１
２は、チャネル装置１３〜１６のデータ転送中、第１．
第２バッファ記憶装置５．６を用いて命令実行を同時に
行わせるためデータバス３を分割するバス切替装置であ
り、このバス切替装置１２はバス制御装置４の出力によ
り制御される。

次に、この実施例における第１．第２バッファ記憶装置
５，６の動作を説明する。第１．第２バッファ記憶装Ｗ
５，６へのデータ書込みはアクセスリクエスト時に固有
信号として各装置からバス制御装置４へ送られるタグに
よって制御する。すなわち、このタグは第１バッファ記
憶装置５と第２バッファ記憶装置６との動作を指定する
もので、このタグの値により、フェッチリクエスト時に
ブロックロードをする第１．第２バッファ記憶装置５．
６の選択およびブロックロードの許可／禁止を制御する
と共に、チャネル装置１３〜１６以外のストアリクエス
ト時にストアリクエストが第２バッファ記憶装置６に与
えられた際、タグの値が第２バッファ記憶装置６を示し
ていない場合にはこの第２バッファ記憶装置６に記憶さ
れているブロックを主記憶装置１に書き戻し、第２バッ
ファ記憶装置６内のブロックを無効化する。

以下、上述したような動作を詳しく説明する。

第３図は第１バッファ記憶装置５へのブロックロードの
例を説明するためのタイミングチャートである。図示し
ないクロック信号発生回路などから出力されたクロック
信号Ｃ１でリクエスト信号Ｒとタグ信号ＴＯとがデータ
バス３に与えられると、バス制御装置４はデータバス３
に接続された各装置からのリクエストの優先順位を決定
し、受けつけたリクエストの送出元の装置にバス出力イ
ネーブル信号Ｑを送出し、さらに主記憶制御装置２ヘバ
ス人カイネーブル信号Ｓを送出する。これにより、リク
エスト元の装置はデータバス３上へアドレス信号Ａを出
力し、主記憶制御装置２は、そのアドレス信号Ａを取り
込み、主記憶装置１からのデータ読み出しを開始する。

主記憶制御装置２による主記憶装置１からのデータ読み
出しはクロック信号ＣＭで完了し、主記憶制御装置２は
クロック信号ＣＭからクロック信号ＣＰにかけてその読
み出した１ブロック分のデータ信号ＤＯ〜Ｄ３をデータ
バス３へ出力する。また、データ信徒って第１バッファ
記憶装置５ヘバンフアライト信号ＷＳを出力する。第１
バッファ記憶装置５は、バッフ１ライト信号ＷＳにより
データバス３からデータを取込み、使用頻度の最も少な
いコンパートメントに書き込む。なお、第３図に示すＰ
は主記憶制御装置２へ与えられるバス出力イネーブル信
号であり、主記憶装置１のデータ読み出しを可能とする
。

第４図は第２バッファ記憶装置６へのブロックロードの
例を説明するためのタイミングチャートであり、第３図
で説明した同様なシーケンスにより第２バッファ記憶装
置６へのブロックロードが行われる。この場合、タグ信
号の値はＴ１であり、バッファライト信号ＷＩは第２バ
ッファ記憶装置６に対して送出される。

一方、アレープロセッサ７やチャネル装置１３〜１６か
らのフェッチリクエストは、第１バッファ記憶装置５や
第２バッファ記憶装置６へのブロックロードを必要とし
ない。このような場合のフェッチリクエストの例を、第
５図に示すタイミングチャートを参照して説明する。

第５図は第１．第２バッファ記憶装置５，６へのブロッ
クロードを伴わないフェッチを示すタイミングチャート
である。この場合、タグ信号はＴ２であり、クロック信
号ＣＭとクロック信号ＣＮとで主記憶装置１から読み出
されたデータＤＯ，Ｄｉはリクエスト元の装置（例えば
アレープロセッサ７）へのみ送られ、第１．第２バッフ
ァ記憶装置５，６へのバッファライト信号は送出されな
い。なお、第５図に示すＥはアレープロセッサ７の出力
動作を可能にさせるハス出力イネーブル信号であり、Ｇ
はアレープロセッサ７の入力動作を可能にさせるバス入
力イネーブル信号である。

以上の説明はフェッチリクエストにより、第１゜第２バ
ッファ記憶装置５，６に必要なデータがないため、ブロ
ックロードが行われる場合であるが、もし、いずれかの
バッファ記憶装置に必要なデータが存在する場合は、主
記憶装置１へのアクセスは行わず、第１バッファ記憶装
置５または第２バッファ記憶装亙６から必要なデータを
読み出す。

この時、第１バフフア記憶装置５にデータが存在する場
合は、バス切替装置１２によりデータバス３を２つに分
離し、チャネル装置１３〜１６からのリクエストで主記
憶装置１へのアクセスも行うこともでき、従ってデータ
バス３を同時に使用することができる。また、第２バッ
ファ記憶装置６にデータが存在する場合は、バス切替装
置１１によりデータバス３を２つに分離し、チャネル装
置１３〜１６と命令処理部９とからの主記憶装置１への
各アクセスと、チャネル装置１３〜１６の主記憶装置１
へのデータ記憶による第１バッファ記憶装置５の無効化
処理とによるデータバス３の使用を可能にする。

第２バッファ記憶装置６は、チャネル装置１３〜１６に
よるアクセスが行われないデータが格納されており、命
令実行部８からのデータの記憶によって内部データを変
更するが、主記憶装置１の内容を変更しなく、また、チ
ャネル装置１３〜１６からのストアリクエストによる無
効化チェックも行わない。従って、第１バッファ記憶装
置５や命令バッファ装置１０の無効化処理中も、命令実
行部８は第２バッファ記憶装置６を用いて処理を、ｍ続
することができる。

逆に、チャネル装置１３〜１６から主記憶装置１へのア
クセス時、それが、もしフェッチリクエストである時は
、バス切替装置１２によりデータバス３を２つに分離し
て命令実行部８と命令処理部９とによる命令の実行を可
能にする。また、ストアリクエストである場合は、バス
切替装置１１によってデータバス３を２つに分離し、命
令実行部８が第２バッファ記憶装置６を用いた処理を実
行できるように制御する。

アレープロセッサ７や命令実行部８のリクエスト送出時
のタグの決定は、主記憶装置１のバンブ領域や低アドレ
ス領域のようにアドレスにより行われる場合と、処理形
態に応じて一時的に行われる場合とがある。後者の場合
、第２バッファ記憶装置６に存在するデータに対して、
この第２バッファ記憶装置６へのブロックロード指定を
行う第４図に示すタグ信号ＴＩ以外のタグ信号（第２バ
ッファ記憶装置６を示していないタグ）でストアリクエ
ストを出すたびに、第２バッファ記憶装置６内の対応す
るブロックを主記憶装置１へ転送し、当該ブロックを無
効化することにより、以降のチャネル装置１３〜１６や
命令処理部９から主記憶装置１へのアクセスを可能にす
る。これにより、第２バッファ記憶装置６のデータを主
記憶装置１に転送するための特別な処理を行うことなく
、通常の命令処理によって必要なデータの転送処理を行
うことができる。

上記実施例によれば、第２バッファ記憶装置６への無効
化チェックをしないようにしたので、第１、第２バッフ
ァ記憶装置５，６へのアクセスに対する妨害を減らすこ
とができ、またタグにより第１．第２バッファ記憶装置
５．６への無意味なブロックロードを減らしてバッファ
記憶装置５゜６の有効利用を図れ、さらに異なるタグに
よる第２バッファ記憶装置６へのデータ書込みで、当該
ブロックを主記憶装置１へ書き戻すことにより、効果的
なタイミングで容易にデータの書き戻しができる。

〔発明の効果〕

以上のように本発明によれば、バッファ記憶装置として
ストアスルー型の第１バッファ記憶装置とストアイン型
の第２バッファ記↑ａ装置とを設け、第２バッファ記憶
装置へはチャネル装置のデータ転送に伴う無効化チェッ
クをせず、主記憶装置へを設け、このタグの値によりフ
ェッチリクエスト時にブロックロードをする第１．第２
バッファ記憶装置の選択およびブロックロードの許可／
禁止を制御すると共に、チャネル装置以外からのストア
リクエスト時にストアリクエストが第２バッファ記憶装
置に与えられた際、タグの値が第２バッファ記憶装置を
示していない場合にはこの第２バッファ記憶装置に記憶
されたブロックを主記憶装置に書き戻し、第２バッファ
記憶装置内のそのブロックを無効化するように構成した
ことにより、チャネル装置のデータ転送によるバッファ
記憶装置へのアクセス妨害を凍らすことができるととも
に、アレープロセッサのデータ転送によるバッファ記憶
装置内のデータ破壊を減らすことができるという効果が
得られる。

【図面の簡単な説明】

第１図はこの発明に係る一実施例を示すブロック図、第
２図は主記憶装置のデータブロックとバッファ記憶装置
のストアスル一部とそのストアイン部との関係を示す概
念図、第３図は第１バッファ記憶装置へのブロックロー
ドを説明するためのタイミングチャート、第４図は第２
バッファ記憶装置へのブロックロードを説明するための
タイミングチャート、第５図は第１．第２バッファ記憶
装置へのブロックロードを伴わないフェッチを説明する
ためのタイミングチャート、第６図は従来のデータ処理
装置のブロック図、第７図は従来例におけるバッファ記
憶装置のコンパートメントのデータ有無をチェックする
ためのチェック回路のブロック図であるう １は主記憶装置、３はデータバス、４はバス制御装置、
５は第１バッファ記憶装置、６は第２バッファ記憶装置
、７はアレープロセッサ、８は命令実行部、９は命令処
理部、１３〜１６はチャネル装置である。

Claims (1)

【特許請求の範囲】
1. データバスに、アレープロセッサと命令実行部と命令処
   理部とバッファ記憶装置と複数のチャネル装置と主記憶
   装置等を接続し、バス制御装置の制御によって互いにデ
   ータを転送し、データ処理を行うデータ処理装置におい
   て、上記バッファ記憶装置としては、上記主記憶装置の
   出力データを一時的に記憶し、主記憶装置へのアクセス
   を高速化するストアスルー型の第１バッファ記憶装置と
   、上記チャネル装置がアクセスしない主記憶装置内のデ
   ータを記憶するストアイン型の第２バッファ記憶装置と
   を設け、第２バッファ記憶装置へはチャネル装置のデー
   タ転送に伴う無効化チェックをせず、主記憶装置へのア
   クセスリクエストに上記第１バッファ記憶装置と上記第
   ２バッファ記憶装置との動作をそれぞれ指定するタグを
   設け、このタグの値により、フェッチリクエスト時にブ
   ロックロードをする第１、第２バッファ記憶装置の選択
   およびブロックロードの許可／禁止を制御すると共に、
   上記チャネル装置以外からのストアリクエスト時にスト
   アリクエストが第２バッファ記憶装置に与えられた際、
   タグの値が第２バッファ記憶装置を示していない場合に
   はこの第２バッファ記憶装置に記憶されたブロックを主
   記憶装置に書き戻し、第２バッファ記憶装置内のそのブ
   ロックを無効化するようにしたことを特徴とするデータ
   処理装置。