JPS63286959A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 複数のデータ処理装置が記憶装置を共有するシステムに
おいては、異なるデータ処理装置から記憶装置の同一の
領域へのアクセスが競合してデータが破壊されてしまう
ことを防止しなければならない。そのため、あるデータ
処理装置が記憶装置内のデータの更新等のため書き込み
を行なうときには、該当する領域のロックバイトにアク
セス中であることを表示するフラグを立て、該フラグが
立っている間は、他のデータ処理装置が当該領域へのア
クセスすることを抑止する方式を採っている。そして、
このような制御は、例えば、コンベア及スワップ命令に
よって行なわれるが、更に、ロックバイトへの異なるデ
ータ処理装置からの殆ど同時に発生したアクセスの競合
による不都合の発生を防止するため、従来、記憶制御装
置内に各データ処理装置に対応して、ロックアドレスレ
ジスタ（ＬＡＲ）を設け、フラグを立てる際に該ロック
アドレスレジスタにロックバイトのアドレス情報を格納
しておいて、他のデータ処理装置からのメモリアクセス
に際してその内容を参照することにより、競合による不
都合が発生することを防止する構成を採っていた。その
ため、記憶制御装置のハードウェア量が増大すると共に
、ロックされたアドレスに対するメモリリクエストが解
除されるまで記憶制御装置で待たされるので該メモリリ
クエストを発出したデータ処理装置の効率が低下すると
いう問題点があった。本発明はこのような従来の問題点
を解決するため、従来のようなロックアドレスレジスタ
を必要とせずに、コンベア及スワップ命令の円滑な実行
を可能とするメモリアクセス方式について開示している
。

［産業上の利用分野］ 本発明は複数のデータ処理装置が記憶装置を共有するご
とく構成されたシステムにおける、異なるデータ処理装
置からの同一メモリ領域への殆ど同時に発生したアクセ
スの競合による不都合を防止する手段に関するものであ
る。

［従来の技術］ 複数のデータ処理装置が記憶装置を共有するシステムで
は、同−領域への異なるデータ処理装置からの同時アク
セスによるデータの破壊を防止する必要がある。このた
めの制御として、該当する領域をフラグで表示してロッ
クする方式が採られるが、このためのロックバイトの更
新には例えばコンベア及スワップ命令が使われる。

しかし従来コンベア及スワップ命令はメモリからデータ
処理装置への読み出し、データ処理装置でのデータの比
較、更に比較結果、によってメモリへの書き込みの３ス
テツプにより実行されていたためにフェッチからストア
までの間、他のデータ処理装置がコンベア及スワップ命
令の対象アドレスにアクセスすることを抑止する機構が
必要であった。

第４図はこのような機構について説明する図である。以
下、同図に基づいて動作を説明する。

各データ処理装置５３はコンベア及スワップ命令の対象
アドレスへのフェッチリクエストを記憶制御装置５２は
に送出する場合、これをロック付リクエストとする。該
記憶制御装置５２はロック付リクエストを受は付けると
、その対象アドレスを、該記憶制御装置５２内にリクエ
スト送出元ごとに存在するロックアドレスレジスタ５４
（ＬＡＲ）に保存する。ここで記憶制御装置５２は各デ
ータ処理装置５３から発行きれる全てのメモリリクエス
トに対し、その対象アドレスと記憶制御装置内の全ての
ロックアドレスレジスタ５４の内容とを比較することに
よりロックされたアドレスへのメモリアクセスを禁止す
る機能を持っている。コンベア及スワップ命令が終了す
ると、これを実行していたデータ処理装置５３はロック
の解除を記憶制御装置５２に指示し、これによって記憶
制御、装置５２はロックアドレスレジスタ５４を無効化
する。

［発明が解決しようとする問題点］ 上述したような従来の命令の実現方式では、記憶装置か
らデータ処理装置へのデータの読み出し、データ処理装
置での比較、比較結果によっては記憶装置への書き込み
というステップにより実行が行なわれるためにデータの
読み出しから、命令の終了までの間に他データ処理装置
の同一アドレスに対するアクセスを禁止するための特別
な機構が必要であった。例えば、前述のロックアドレス
レジスタを用いた制御を行なう場合、ロックアドレスレ
ジスタ及びメモリアクセスの対象アドレスとロックアド
レスレジスタの内容を比較する回路が必要となり、ハー
ドウェア量が増大する。また、１つのデータ処理装置か
ら同時にロック可能なアドレスの数は口ツクアドレスレ
ジスタの数に物理的に依存し、この数を増やすことはハ
ードウェア量の一層の増大を招くという欠点があった。

更に、ロックされたアドレスに対するメモリリクエスト
はロックが解除されるまで記憶制御装置で待たされるか
ら、このリクエストを送出したデータ処理装置の処理効
率が低下するという欠点があった。

本発明はこのような従来の問題点に鑑み、少ないハード
ウェア量で実現することが可能であって、異なるデータ
処理装置からの同一の領域へのアクセスの競合による不
都合の発生を確実に防止することが可能で、かつ、デー
タ処理装置の処理効率を低下せしめることの少ないメモ
リアクセス方式を提供することを目的としている。

［問題点を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は、複
数のメモリバンクを有する記憶装置と、複数のデータ処
理装置戸、各データ処理装置からの異なるメモリバンク
への並行的なアクセスを制御するメモリ制御装置を有す
るデータ処理装置において、記憶装置に、メモリから読
み出したデータとデータ処理装置より与えられたデータ
とを比較してその結果を出力する比較手段と、該比較手
段の出力結果に応じてメモリへの書き込みを実行する手
段と、上記メモリからのデータの読み出し、メモリから
読み出したデータとデータ処理装置より与えられたデー
タとの比較、及びその結果に基づいたメモリへのデータ
の書き込み動作を、メモリバンクのプライオリティを捕
捉したままの一連の動作として実行するごとく制御する
手段とを設けたメモリアクセス方式である。

［作　用］ 第１図は本発明の詳細な説明するブロック図であって、
１は記憶装置、２はメモリ、３は読み出し制御回路、４
は書き込み制御回路、５は比較器を表している。

同図において、記憶装置１は通常記憶制御装置からの指
示に従って、メモリ２から読み出し制御回路３によって
データを読み出すが、コンベア及スワップ命令の場合に
は、メモリ２から読み出したデータ（ロックバイト）と
、比較データを比較器５によって比較することによって
、当該領域へのアクセスが可能か否かを判定する。

例えば読み出したロックバイトがオーツ１０″（これは
該当する領域がロックされていないことを示す）であっ
て、比較データもオール“Ｏｎであれば、それらの比較
結果は、“一致”であり、書き込み制御信号が“１”と
なって、与えられた書き込みデータが書き込み制御回路
４によってメモリ２に書き込まれる。一方、比較器５の
出力が“不一致゛°であれば、該当する領域はすでにロ
ックされているのであるから、比較器５は、これをコン
ディションコードによって、記憶制御装置に知らせる。

これらの一連の動作は、メモリバンクのプライオリティ
を捕捉したまま行なわれるので、この間に他のデータ処
理装置からのアクセスが介入することはない。

［実施例］ 第２図は本発明の一実施例のブロック図であって、６は
記憶装置、７−１〜７−ｎはメモリバンク、８−１〜８
−ｎは読み出し制御回路、９−１〜９−ｎは書き込み制
御回路、１０−１〜１０−ｎは比較器、１１は記憶制御
装置、１２−１〜１２−３はデータ処理装置を表してい
る。

第３図は本実施例の動作タイミングを示すタイムチャー
トである。

第２図に示すように記憶装置６は７−１〜７−ｎまでの
ｎ個のバンクに分割されそれぞれのバンクに対し、比較
器１０−１〜１０−ｎを持つ。

データ処理装置からコンベア及スワップ命令が発行され
ると、記憶制御装置１１はメモリバンりのプライオリテ
ィを取り、メモリ内容の読み出しを記憶装置６に開始さ
せる。記憶装置６では比歓器で読み出しデータと比較デ
ータを比較し、その結果によってコンディションコード
、及び書き込み制御信号を生成する。ここで比軸結果か
ら書き込みの必要がないことが判明した場合には、この
時点の記憶装置６の動作は終了し、記憶制御装置１１は
メモリバンクを解放する。それ以外の場合は、メモリバ
ンクのプライオリティを取ったまま書き込み動作に移る
。

以上のような一連の動作によれば、コンベア及スワップ
命令の実行途中でメモリバンクが解放されることがなく
なるために同一アドレスに対して複数のデータ処理装置
からコンベア及スワップ命令が発行されても、バンクの
プライオリティによってアクセスが制御されるため、ア
ドレスロックに対する特別な機構は必要でなくなる。ま
た、複数のコンベア及スワップ命令の同時進行も、新た
なハードウェア追加をすることなしに実現できる。

更に比１咬Ｐ、能を記憶装置に備えたことによりコンベ
ア及スワップ命令の実行時間が短縮され、この結果、他
のリクエストがメモリバンクの解放待ちをする時間も短
縮され高速な処理が可能となる。

［発明の効果］ 以上説明したように、本発明によれば、コンベア及スワ
ップ命令の実行にともなう特別なロック機構が必要なく
なり、ハードウェア量が減少する。また、複数のコンベ
ア及スワップ命令の同時進行が新たなハードウェアを追
加することなく行なえる。更にコンベア及スワップ命令
の実行時間の短縮により処理が高速化する共に、メモリ
バンクの解放を待つ時間も短縮される利点がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の一実施例のブロック図、第３図はタイムチャー
ト、第４図はコンベア及スワップ命令の対象アドレスに
他のデータ処理装置がアクセスすることを抑止する機構
を説明する図である。 １．６・・・・・・記憶装置、２・・・・・・メモリ、
３．８−１〜８−ｎ・・・・・・読み出し制御回路、４
．９−１〜９−ｎ・・・・・・書き込み制御回路、５．
１０−１〜１０−ｎ・・・・・・比較器、７−１〜７−
ｎ・・・・・・メモリバンク、１１・・・・・・記憶制
御回路、１２−１〜１２−３・・・・・・データ処理装
置パ／′ しノ 本発明の詳細な説明するブロック図 卒　／　目 メモリノ０り・プライオリティ タイムチャート 埠　３　面

Claims (1)

1. 【特許請求の範囲】 複数のメモリバンクを有する記憶装置と、複数のデータ
   処理装置と、各データ処理装置からの異なるメモリバン
   クへの並行的なアクセスを制御するメモリ制御装置を有
   するデータ処理装置において、 記憶装置に、メモリから読み出したデータとデータ処理
   装置より与えられたデータとを比較してその結果を出力
   する比較手段と、該比較手段の出力結果に応じてメモリ
   への書き込みを実行する手段と、上記メモリからのデー
   タの読み出し、メモリから読み出したデータとデータ処
   理装置より与えられたデータとの比較、及びその結果に
   基づいたメモリへのデータの書き込み動作を、メモリバ
   ンクのプライオリティを捕捉したままの一連の動作とし
   て実行するごとく制御する手段とを設けたことを特徴と
   するメモリアクセス方式。