JPS5921062B2 - メモリ競合制御方式 - Google Patents
メモリ競合制御方式Info
- Publication number
- JPS5921062B2 JPS5921062B2 JP711478A JP711478A JPS5921062B2 JP S5921062 B2 JPS5921062 B2 JP S5921062B2 JP 711478 A JP711478 A JP 711478A JP 711478 A JP711478 A JP 711478A JP S5921062 B2 JPS5921062 B2 JP S5921062B2
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- JP
- Japan
- Prior art keywords
- address
- memory device
- memory
- contents
- flag area
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Description
【発明の詳細な説明】
本発明は、複数の制御装置からアクセスされるメモリ装
置におけるアクセス競合の防止制御方式に関するもので
ある。
置におけるアクセス競合の防止制御方式に関するもので
ある。
一般に、メモリ装置を複数の制御装置で共用するマルチ
プロセッサ構成の情報処理システムにおいては、複数の
制御装置がメモリ装置の共通エリアを同時にアクセスす
るのを禁止するためテストアンドセット命令（以下、Ｔ
Ｓ命令という）が用意されている。
プロセッサ構成の情報処理システムにおいては、複数の
制御装置がメモリ装置の共通エリアを同時にアクセスす
るのを禁止するためテストアンドセット命令（以下、Ｔ
Ｓ命令という）が用意されている。
このＴＳ命令は１つの命令でメモリ装置に用意されたフ
ラグを読み出し、該フラグが゛ｏ”（これはメモリ装置
の共通エリアが使用可能であることを意味する）ならば
、これを゛１’’（これはメモリ装置の共通エリアが使
用中であることを意味する）にセットする動作を行うも
ので、或る制御装置により該ＴＳ命令が実行されると、
その間、メモリ装置はインタロックされて他の制御装置
からのアクセスは禁止される。ところで、このＴＳ命令
の実行には、制御装置がＴＳ命令を解読し、その結果、
メモリ装置に対し特定の制御線を通して上記テスト・ア
ンド・セットを指示するための機能が必要であり、制御
装置が該ＴＳ命令に対応する機能を持たない場合には、
マルチプロセツサ・システムを構成するのは困難であつ
た。本発明は上記の問題点を解決するため、メモリ装置
内の特定番地群をフラグエリアと定義し、制御装置から
そのフラグエリア内の番地に読出し命令が発せられると
、その番地の内容を制御装置に送り返すと共にその番地
の内容を固定値に設定するようにして、ＴＳ命令を持た
ない制御装置でもマルチプロセツサ・システムを構成す
ることができる方式を提供するものである。以下、本発
明の一実施例につき図面を参照して詳細に説明する。
ラグを読み出し、該フラグが゛ｏ”（これはメモリ装置
の共通エリアが使用可能であることを意味する）ならば
、これを゛１’’（これはメモリ装置の共通エリアが使
用中であることを意味する）にセットする動作を行うも
ので、或る制御装置により該ＴＳ命令が実行されると、
その間、メモリ装置はインタロックされて他の制御装置
からのアクセスは禁止される。ところで、このＴＳ命令
の実行には、制御装置がＴＳ命令を解読し、その結果、
メモリ装置に対し特定の制御線を通して上記テスト・ア
ンド・セットを指示するための機能が必要であり、制御
装置が該ＴＳ命令に対応する機能を持たない場合には、
マルチプロセツサ・システムを構成するのは困難であつ
た。本発明は上記の問題点を解決するため、メモリ装置
内の特定番地群をフラグエリアと定義し、制御装置から
そのフラグエリア内の番地に読出し命令が発せられると
、その番地の内容を制御装置に送り返すと共にその番地
の内容を固定値に設定するようにして、ＴＳ命令を持た
ない制御装置でもマルチプロセツサ・システムを構成す
ることができる方式を提供するものである。以下、本発
明の一実施例につき図面を参照して詳細に説明する。
第１図は本発明の一実施例を示すプロツク図である。
図において、１０は制御装置、１１はメモリ装置、１２
はメモリ装置１１に対して読出し／書込みを指示する制
御線、１３はメモリ装置１１のアドレス情報がのるアド
レス線、１４は書込みデータ線、１５は読出しデータ線
である。１６はメモリ装置１１内のフラグエリアを示す
アドレス情報が予め設定されているアドレスレジスタ、
１７はアドレス線１３とアドレスレジスタ１６の情報を
比較する比較回路、１８はテストアンドセツト制御回路
、１９はメモリ装置１１内のフラグエリアに格納する固
定データ（フラグ情報）が予め設定されている固定デー
タレジスタである。
はメモリ装置１１に対して読出し／書込みを指示する制
御線、１３はメモリ装置１１のアドレス情報がのるアド
レス線、１４は書込みデータ線、１５は読出しデータ線
である。１６はメモリ装置１１内のフラグエリアを示す
アドレス情報が予め設定されているアドレスレジスタ、
１７はアドレス線１３とアドレスレジスタ１６の情報を
比較する比較回路、１８はテストアンドセツト制御回路
、１９はメモリ装置１１内のフラグエリアに格納する固
定データ（フラグ情報）が予め設定されている固定デー
タレジスタである。
２０，２２は禁止ゲート、２１はアンドゲート、２３，
２４はオアゲートである。
２４はオアゲートである。
第２図にメモリ装置１１の構成例を示す。
すなわち、第２図はメモリ装置１１のＯ〜（Ｎ−１）番
地をフラグエリア、その他の領域を複数の制御装置で共
通に使用する共通エリアとした例である。フラグエリア
のＮ個の番地に対応して共通エリアはＯ〜（Ｎ−１）の
プロツクに分割され、例えばフラグエリア０番地の内容
（フラグ情報）がプロツク０の共通エリアの未使用、使
用中を示すことになる。第１図の動作は次の通りである
。
地をフラグエリア、その他の領域を複数の制御装置で共
通に使用する共通エリアとした例である。フラグエリア
のＮ個の番地に対応して共通エリアはＯ〜（Ｎ−１）の
プロツクに分割され、例えばフラグエリア０番地の内容
（フラグ情報）がプロツク０の共通エリアの未使用、使
用中を示すことになる。第１図の動作は次の通りである
。
今、制御装置１０でメモリ装置１１のプロツク０の使用
要求が生じたとする。この時、制御装置１０は制御線１
２を通して読出し指令を、またアドレス線１３にはＯ番
地を示すアドレス情報を送出する。比較回路１７はアド
レス線１３のアドレス情報とメモリ装置内のフラグエリ
アを示す情報が設定されているアドレスレジスタ１６の
内容とを比較し、その結果をテストアンドセツト制御回
路１８に送る。テストアンドセツト制御回路１８は比較
回路１７によりアドレス線１３のアドレス情報がメモリ
装置１１内のフラグエリアを示す場合、ゲート２０を閉
じてあらためて読出し指令を出し、その後書込み指令を
出す。この読出し指令により、アドレス線１３のアドレ
ス情報で指定されるメモリ装置１１内のＯ番地の内容が
読み出され、データ線１５を通して制御装置１０に送ら
れる。制御装置１０は該０番地の内容により、メモリ装
置１１内のＯプロツクが他の制御装置で既に使用中か否
かを確認する。この読出し動作に続く書込み動作では、
テストアンドセツト制御回路１８はゲート２１を開き、
ゲート２２を閉じる。これにより、アドレス線１３のア
ドレス情報で指定されるメモリ装置１１内のＯ番地に固
定データレジスタ１９の固定データがゲート２１，２４
を通して書き込まれる。つまり、メモリ装置１１内のＯ
プロツクが使用中であることを示す。一方、アドレス線
１３のアドレス情報がメモリ装置１１内のフラグエリア
以外を示す場合には、比較回路１７からテストアンドセ
ツト制御回路１８に対してアドレス一致信号が与えられ
ず、この場合は通常の読取りあるいは書込み命令が実行
される。
要求が生じたとする。この時、制御装置１０は制御線１
２を通して読出し指令を、またアドレス線１３にはＯ番
地を示すアドレス情報を送出する。比較回路１７はアド
レス線１３のアドレス情報とメモリ装置内のフラグエリ
アを示す情報が設定されているアドレスレジスタ１６の
内容とを比較し、その結果をテストアンドセツト制御回
路１８に送る。テストアンドセツト制御回路１８は比較
回路１７によりアドレス線１３のアドレス情報がメモリ
装置１１内のフラグエリアを示す場合、ゲート２０を閉
じてあらためて読出し指令を出し、その後書込み指令を
出す。この読出し指令により、アドレス線１３のアドレ
ス情報で指定されるメモリ装置１１内のＯ番地の内容が
読み出され、データ線１５を通して制御装置１０に送ら
れる。制御装置１０は該０番地の内容により、メモリ装
置１１内のＯプロツクが他の制御装置で既に使用中か否
かを確認する。この読出し動作に続く書込み動作では、
テストアンドセツト制御回路１８はゲート２１を開き、
ゲート２２を閉じる。これにより、アドレス線１３のア
ドレス情報で指定されるメモリ装置１１内のＯ番地に固
定データレジスタ１９の固定データがゲート２１，２４
を通して書き込まれる。つまり、メモリ装置１１内のＯ
プロツクが使用中であることを示す。一方、アドレス線
１３のアドレス情報がメモリ装置１１内のフラグエリア
以外を示す場合には、比較回路１７からテストアンドセ
ツト制御回路１８に対してアドレス一致信号が与えられ
ず、この場合は通常の読取りあるいは書込み命令が実行
される。
以上説明したように、本発明によれば、テストアンドセ
ツト命令を持たない制御装置においても、単に通常の読
出し命令を発行することで容易にメモリ競合の防止機能
が実現でき、複数の制御装置によるメモリ装置の共用が
可能となる。
ツト命令を持たない制御装置においても、単に通常の読
出し命令を発行することで容易にメモリ競合の防止機能
が実現でき、複数の制御装置によるメモリ装置の共用が
可能となる。
第１図は本発明の一実施例を示すプロツク図、第２図は
本発明で用いるメモリ装置の構成例を示す図である。 １０・・・制御装置、１１・・・メモリ装置、１２・・
・制御線、１３・・・アドレス線、１４・・・書込みデ
ータ線、１５・・・読出しデータ線、１６・・・アドレ
スレジスタ、１７・・・比較回路、１８・・・テストア
ンドセツト制御回路、１９・・・固定データレジスタ。
本発明で用いるメモリ装置の構成例を示す図である。 １０・・・制御装置、１１・・・メモリ装置、１２・・
・制御線、１３・・・アドレス線、１４・・・書込みデ
ータ線、１５・・・読出しデータ線、１６・・・アドレ
スレジスタ、１７・・・比較回路、１８・・・テストア
ンドセツト制御回路、１９・・・固定データレジスタ。
Claims (1)
- １ 複数の制御装置がメモリ装置を共通に使用する情報
処理システムにおいて、前記メモリ装置内の特定番地群
をフラグエリアとし、それぞれ共通エリアの各ブロック
対応にその未使用、使用中を示すフラグを格納すると共
に、前記メモリ装置内の前記フラグエリアを示すアドレ
スが予め設定されている第１のレジスタと、固定データ
が予め設定されている第２のレジスタと、前記制御装置
からのメモリアクセス・アドレスと前記第１のレジスタ
の内容を比較する比較回路と、前記比較回路によりメモ
リアクセス・アドレスが前記メモリ装置内のフラグエリ
アを示すことが検出されると、前記メモリアクセス・ア
ドレスで指定される前記メモリ装置内のフラグエリアの
該当番地の内容を読み出して前記制御装置に送り、引き
続いて該フラグエリアの該当番地に前記第２のレジスタ
の内容を書き込む制御回路を設け、ある制御装置から前
記メモリ装置内のフラグエリアの番地に読出し命令を発
することにより、該当番地の内容を該制御装置に送ると
共にその番地の内容を固定値にセットし、メモリ装置内
の共通エリア内の該当ブロックを使用中とすることを特
徴とするメモリ競合制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP711478A JPS5921062B2 (ja) | 1978-01-25 | 1978-01-25 | メモリ競合制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP711478A JPS5921062B2 (ja) | 1978-01-25 | 1978-01-25 | メモリ競合制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54100628A JPS54100628A (en) | 1979-08-08 |
| JPS5921062B2 true JPS5921062B2 (ja) | 1984-05-17 |
Family
ID=11657052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP711478A Expired JPS5921062B2 (ja) | 1978-01-25 | 1978-01-25 | メモリ競合制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921062B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60118961A (ja) * | 1983-11-30 | 1985-06-26 | Fujitsu Ltd | メモリの共通領域アクセス制御方式 |
-
1978
- 1978-01-25 JP JP711478A patent/JPS5921062B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54100628A (en) | 1979-08-08 |
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