JPH08249289A - メモリ制御装置およびその制御方法 - Google Patents
メモリ制御装置およびその制御方法Info
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- JPH08249289A JPH08249289A JP7050893A JP5089395A JPH08249289A JP H08249289 A JPH08249289 A JP H08249289A JP 7050893 A JP7050893 A JP 7050893A JP 5089395 A JP5089395 A JP 5089395A JP H08249289 A JPH08249289 A JP H08249289A
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- memory
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Abstract
(57)【要約】
【目的】 複数のプロセッサのいずれかから共有メモリ
にアクセスがあった場合は、どのプロセッサからアクセ
スがあったかを容易に特定できるメモリ制御装置および
その制御方法を提供する。 【構成】 複数のプロセッサ（ＭＰＵ１、ＭＰＵ２）か
らの共有メモリ（２０）に対するアクセスを調停部（１
１）で調停し、この調停されたプロセッサのアクセスが
共有メモリ（２０）の特定のアドレスに対するアクセス
である場合は、調停部（１１）で調停選択されたプロセ
ッサを識別する情報をメモリ制御部（１３）によりステ
ータスレジスタ（１２）に書込保持する。
にアクセスがあった場合は、どのプロセッサからアクセ
スがあったかを容易に特定できるメモリ制御装置および
その制御方法を提供する。 【構成】 複数のプロセッサ（ＭＰＵ１、ＭＰＵ２）か
らの共有メモリ（２０）に対するアクセスを調停部（１
１）で調停し、この調停されたプロセッサのアクセスが
共有メモリ（２０）の特定のアドレスに対するアクセス
である場合は、調停部（１１）で調停選択されたプロセ
ッサを識別する情報をメモリ制御部（１３）によりステ
ータスレジスタ（１２）に書込保持する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は複数のプロセッサから
の共有メモリに対するアクセスを制御するメモリ制御装
置およびその制御方法に関し、特に、上記共有メモリの
特定のブレイクポイントを示すブレイクポイントアドレ
スに対してアクセスが発生した場合はアクセス権を獲得
したプロセッサを識別する情報を記憶保持し、ブレイク
ポイントアドレスに対してアクセスしたプロセッサを特
定できるようにしたメモリ制御装置およびその制御方法
に関する。
の共有メモリに対するアクセスを制御するメモリ制御装
置およびその制御方法に関し、特に、上記共有メモリの
特定のブレイクポイントを示すブレイクポイントアドレ
スに対してアクセスが発生した場合はアクセス権を獲得
したプロセッサを識別する情報を記憶保持し、ブレイク
ポイントアドレスに対してアクセスしたプロセッサを特
定できるようにしたメモリ制御装置およびその制御方法
に関する。
【０００２】
【従来の技術】一般に、プログラマブルコントローラ等
においては、複数のプロセッサから１つの共有メモリに
対してアクセスできるように構成されているが、このよ
うな構成において、この共有メモリの特定の番地でブレ
イクをかけることができるようにすることがシステム構
成の上で有効である。
においては、複数のプロセッサから１つの共有メモリに
対してアクセスできるように構成されているが、このよ
うな構成において、この共有メモリの特定の番地でブレ
イクをかけることができるようにすることがシステム構
成の上で有効である。
【０００３】そこで、従来は、この共有メモリの特定の
番地をブレイクポイントアドレスとしてレジスタ等に格
納しておき、プロセッサからのアクセス時には、プロセ
ッサからのアクセス要求があるアドレスとこのブレイク
ポイントアドレスとを比較して一致した場合は共有メモ
リのブレイクポイントとして認識するいわゆるブレイク
ポイント機能を有するプログラマブルコントローラが知
られている。
番地をブレイクポイントアドレスとしてレジスタ等に格
納しておき、プロセッサからのアクセス時には、プロセ
ッサからのアクセス要求があるアドレスとこのブレイク
ポイントアドレスとを比較して一致した場合は共有メモ
リのブレイクポイントとして認識するいわゆるブレイク
ポイント機能を有するプログラマブルコントローラが知
られている。
【０００４】
【発明が解決しようとする課題】しかし、上述したよう
なブレイクポイント機能を有するプログラマブルコント
ローラにおいては、共有メモリのブレイクポイントにア
クセスがあってもどのプロセッサがこのブレイクポイン
トにアクセスしたのかを特定できず、特に、共有メモリ
に記憶されたデータのデバッグ時においてはこれが障害
になっていた。
なブレイクポイント機能を有するプログラマブルコント
ローラにおいては、共有メモリのブレイクポイントにア
クセスがあってもどのプロセッサがこのブレイクポイン
トにアクセスしたのかを特定できず、特に、共有メモリ
に記憶されたデータのデバッグ時においてはこれが障害
になっていた。
【０００５】そこで、この発明は、複数のプロセッサの
いずれかから共有メモリにアクセスがあった場合は、ど
のプロセッサからアクセスがあったかを容易に特定でき
るメモリ制御装置およびその制御方法を提供することを
目的とする。
いずれかから共有メモリにアクセスがあった場合は、ど
のプロセッサからアクセスがあったかを容易に特定でき
るメモリ制御装置およびその制御方法を提供することを
目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、複数のプロセッサからの共有メモリに
対するアクセスを制御するメモリ制御装置において、上
記複数のプロセッサから上記共有メモリに対するアクセ
スを調停する調停手段と、上記複数のプロセッサのそれ
ぞれを識別する情報を記憶可能な記憶手段と、上記調停
手段により調停されたプロセッサのアクセスが上記共有
メモリの特定のアドレスに対するアクセスである場合は
上記調停手段により調停選択されたプロセッサを識別す
る情報を上記記憶手段に書き込むメモリ制御手段と、を
具備することを特徴とする。
め、この発明は、複数のプロセッサからの共有メモリに
対するアクセスを制御するメモリ制御装置において、上
記複数のプロセッサから上記共有メモリに対するアクセ
スを調停する調停手段と、上記複数のプロセッサのそれ
ぞれを識別する情報を記憶可能な記憶手段と、上記調停
手段により調停されたプロセッサのアクセスが上記共有
メモリの特定のアドレスに対するアクセスである場合は
上記調停手段により調停選択されたプロセッサを識別す
る情報を上記記憶手段に書き込むメモリ制御手段と、を
具備することを特徴とする。
【０００７】また、この発明は、複数のプロセッサから
の共有メモリに対するアクセスを制御するメモリ制御方
法において、上記複数のプロセッサから上記共有メモリ
に対するアクセス要求が競合した場合は上記複数のプロ
セッサから１つのプロセッサを選択し、上記選択したプ
ロセッサのアクセスが上記共有メモリの特定のアドレス
に対するアクセスである場合は、上記選択したプロセッ
サを識別する情報を記憶保持することを特徴とする。
の共有メモリに対するアクセスを制御するメモリ制御方
法において、上記複数のプロセッサから上記共有メモリ
に対するアクセス要求が競合した場合は上記複数のプロ
セッサから１つのプロセッサを選択し、上記選択したプ
ロセッサのアクセスが上記共有メモリの特定のアドレス
に対するアクセスである場合は、上記選択したプロセッ
サを識別する情報を記憶保持することを特徴とする。
【０００８】
【作用】この発明のメモリ制御装置では、複数のプロセ
ッサからの共有メモリに対するアクセスを調停手段で調
停し、この調停されたプロセッサのアクセスが共有メモ
リの特定のアドレスに対するアクセスである場合は、調
停手段で調停選択されたプロセッサを識別する情報をメ
モリ制御手段により記憶手段に書込保持する。
ッサからの共有メモリに対するアクセスを調停手段で調
停し、この調停されたプロセッサのアクセスが共有メモ
リの特定のアドレスに対するアクセスである場合は、調
停手段で調停選択されたプロセッサを識別する情報をメ
モリ制御手段により記憶手段に書込保持する。
【０００９】ここで、上記メモリ制御手段は、上記複数
のプロセッサから出力される複数のアドレスの中から上
記調停手段により調停選択されたプロセッサからのアド
レスを選択する選択手段と、上記共有メモリの特定のア
ドレスを格納するレジスタと、上記選択手段により選択
されたアドレスと上記レジスタに格納されたアドレスと
を比較する比較手段と、を具備し、上記調停手段は、上
記複数のプロセッサから調停選択したプロセッサを識別
する識別情報を出力し、上記記憶手段は、上記比較回路
から一致出力が発生したタイミングで上記調停手段から
出力された識別情報を格納するように構成することがで
きる。
のプロセッサから出力される複数のアドレスの中から上
記調停手段により調停選択されたプロセッサからのアド
レスを選択する選択手段と、上記共有メモリの特定のア
ドレスを格納するレジスタと、上記選択手段により選択
されたアドレスと上記レジスタに格納されたアドレスと
を比較する比較手段と、を具備し、上記調停手段は、上
記複数のプロセッサから調停選択したプロセッサを識別
する識別情報を出力し、上記記憶手段は、上記比較回路
から一致出力が発生したタイミングで上記調停手段から
出力された識別情報を格納するように構成することがで
きる。
【００１０】また、上記特定のアドレスは、上記共有メ
モリの特定のブレイクポイントを示すブレイクポイント
アドレスに設定することができる。
モリの特定のブレイクポイントを示すブレイクポイント
アドレスに設定することができる。
【００１１】また、この発明のメモリ制御方法では、複
数のプロセッサから共有メモリに対するアクセスが競合
した場合は、上記の複数のプロセッサから１つのプロセ
ッサを選択し、この選択したプロセッサのアクセスが共
有メモリの特定のアドレスに対するアクセスである場合
は、この選択したプロセッサを識別する情報を記憶保持
する。
数のプロセッサから共有メモリに対するアクセスが競合
した場合は、上記の複数のプロセッサから１つのプロセ
ッサを選択し、この選択したプロセッサのアクセスが共
有メモリの特定のアドレスに対するアクセスである場合
は、この選択したプロセッサを識別する情報を記憶保持
する。
【００１２】ここで、上記特定のアドレスは上記共有メ
モリの特定のブレイクポイントを示すブレイクポイント
アドレスに設定することができる。
モリの特定のブレイクポイントを示すブレイクポイント
アドレスに設定することができる。
【００１３】また、上記メモリ制御装置またはその制御
方法をプログラマブルコントローラに適用することがで
きる。
方法をプログラマブルコントローラに適用することがで
きる。
【００１４】
【実施例】以下、この発明に係わるメモリ制御装置およ
びその制御方法の実施例を図面に基づいて詳細に説明す
る。
びその制御方法の実施例を図面に基づいて詳細に説明す
る。
【００１５】図１は、この発明に係わるメモリ制御装置
およびその制御方法を適用して構成したメモリ制御装置
の一実施例の概略構成を示すブロック図である。この図
１に示すメモリ制御装置１０は、２つのプロセッサＭＰ
Ｕ１およびＭＰＵ２から共有メモリ２０をアクセスする
ことを可能にするもので、このメモリ制御装置１０は、
調停部１１、ステータスレジスタ１２、メモリ制御部１
３を具備して構成される。
およびその制御方法を適用して構成したメモリ制御装置
の一実施例の概略構成を示すブロック図である。この図
１に示すメモリ制御装置１０は、２つのプロセッサＭＰ
Ｕ１およびＭＰＵ２から共有メモリ２０をアクセスする
ことを可能にするもので、このメモリ制御装置１０は、
調停部１１、ステータスレジスタ１２、メモリ制御部１
３を具備して構成される。
【００１６】ここで、調停部１１は、共有メモリ２０に
対する２つのプロセッサＭＰＵ１およびＭＰＵ２からの
アクセスを調停するもので、このプロセッサＭＰＵ１お
よびＭＰＵ２からのアクセス要求を受付け、この２つの
プロセッサＭＰＵ１およびＭＰＵ２からのアクセス要求
が競合した場合は、この２つのプロセッサＭＰＵ１およ
びＭＰＵ２の内の一方に共有メモリ２０に対するアクセ
ス権を与える処理を行う。
対する２つのプロセッサＭＰＵ１およびＭＰＵ２からの
アクセスを調停するもので、このプロセッサＭＰＵ１お
よびＭＰＵ２からのアクセス要求を受付け、この２つの
プロセッサＭＰＵ１およびＭＰＵ２からのアクセス要求
が競合した場合は、この２つのプロセッサＭＰＵ１およ
びＭＰＵ２の内の一方に共有メモリ２０に対するアクセ
ス権を与える処理を行う。
【００１７】ステータスレジスタ１２は、調停部１１で
アクセス権の与えられたプロセッサによりアクセスされ
た共有メモリ２０のアドレスが予め設定された特定のブ
レイクポイントを示すブレイクポイントアドレスである
場合は、調停部１１でアクセス権の与えられたプロセッ
サを識別するステータス情報を記憶保持するものであ
る。このステータスレジスタ１２は、調停部１１からア
クセス権の与えられたプロセッサを識別するステータス
情報を入力し、これをメモリ制御部１３からの読み込み
制御信号により読み込み保持する。
アクセス権の与えられたプロセッサによりアクセスされ
た共有メモリ２０のアドレスが予め設定された特定のブ
レイクポイントを示すブレイクポイントアドレスである
場合は、調停部１１でアクセス権の与えられたプロセッ
サを識別するステータス情報を記憶保持するものであ
る。このステータスレジスタ１２は、調停部１１からア
クセス権の与えられたプロセッサを識別するステータス
情報を入力し、これをメモリ制御部１３からの読み込み
制御信号により読み込み保持する。
【００１８】メモリ制御部１３は、調停部１１によりア
クセス権の与えられたプロセッサによる共有メモリ２０
のアクセスを制御するとともに、調停部１１によりアク
セス権の与えられたプロセッサによる共有メモリ２０の
アクセスアドレスが、予め設定された特定のブレイクポ
イントを示すブレイクポイントアドレスである場合は、
これを判別し、ステータスレジスタ１２に対して調停部
１１からのアクセス権の与えられたプロセッサを識別す
るステータス情報を読み込む読み込み制御信号を出力す
る。
クセス権の与えられたプロセッサによる共有メモリ２０
のアクセスを制御するとともに、調停部１１によりアク
セス権の与えられたプロセッサによる共有メモリ２０の
アクセスアドレスが、予め設定された特定のブレイクポ
イントを示すブレイクポイントアドレスである場合は、
これを判別し、ステータスレジスタ１２に対して調停部
１１からのアクセス権の与えられたプロセッサを識別す
るステータス情報を読み込む読み込み制御信号を出力す
る。
【００１９】図２は、図１に示したメモリ制御部１３の
要部の構成をブロック図で示したものである。このメモ
リ制御部１３は、２つのプロセッサＭＰＵ１およびＭＰ
Ｕ２から出力されるアドレスおよび調停部１１から出力
される２つのプロセッサＭＰＵ１およびＭＰＵ２のいづ
れに対してアクセス権を与えたかを示す信号を入力し、
調停部１１によりアクセス権の与えられたプロセッサに
よる共有メモリ２０のアクセスアドレスが、予め設定さ
れた特定のブレイクポイントを示すブレイクポイントア
ドレスである場合は、ステータスレジスタ１２に対して
調停部１１からのアクセス権の与えられたプロセッサを
識別するステータス情報を読み込む読み込み制御信号を
出力する。
要部の構成をブロック図で示したものである。このメモ
リ制御部１３は、２つのプロセッサＭＰＵ１およびＭＰ
Ｕ２から出力されるアドレスおよび調停部１１から出力
される２つのプロセッサＭＰＵ１およびＭＰＵ２のいづ
れに対してアクセス権を与えたかを示す信号を入力し、
調停部１１によりアクセス権の与えられたプロセッサに
よる共有メモリ２０のアクセスアドレスが、予め設定さ
れた特定のブレイクポイントを示すブレイクポイントア
ドレスである場合は、ステータスレジスタ１２に対して
調停部１１からのアクセス権の与えられたプロセッサを
識別するステータス情報を読み込む読み込み制御信号を
出力する。
【００２０】図２において、このメモリ制御部１３は、
マルチプレクサ１３１、レジスタ１３２、比較部１３３
を具備して構成される。
マルチプレクサ１３１、レジスタ１３２、比較部１３３
を具備して構成される。
【００２１】ここで、マルチプレクサ１３１は、２つの
プロセッサＭＰＵ１およびＭＰＵ２からそれぞれ出力さ
れるアドレスを入力するとともに、調停部１１からいづ
れのプロセッサに対してアクセス権を与えたかを示す信
号を制御信号として入力し、２つのプロセッサＭＰＵ１
およびＭＰＵ２からそれぞれ出力されるアドレスのうち
で調停部１１でアクセス権を与えたプロセッサに対応す
るアドレスを選択して比較部１３３の一方の入力に加え
る。
プロセッサＭＰＵ１およびＭＰＵ２からそれぞれ出力さ
れるアドレスを入力するとともに、調停部１１からいづ
れのプロセッサに対してアクセス権を与えたかを示す信
号を制御信号として入力し、２つのプロセッサＭＰＵ１
およびＭＰＵ２からそれぞれ出力されるアドレスのうち
で調停部１１でアクセス権を与えたプロセッサに対応す
るアドレスを選択して比較部１３３の一方の入力に加え
る。
【００２２】また、レジスタ１３２は、共有メモリ２０
の特定のブレイクポイントを示すブレイクポイントアド
レスが予め格納されるもので、このレジスタ１３２に格
納された共有メモリ２０の特定のブレイクポイントを示
すブレイクポイントアドレスは、比較部１３３の他方の
入力に加えられる。
の特定のブレイクポイントを示すブレイクポイントアド
レスが予め格納されるもので、このレジスタ１３２に格
納された共有メモリ２０の特定のブレイクポイントを示
すブレイクポイントアドレスは、比較部１３３の他方の
入力に加えられる。
【００２３】比較部１３３は、マルチプレクサ１３１か
ら出力されたアクセス権を与えられたプロセッサからの
アドレスとレジスタ１３２に格納された共有メモリ２０
の特定のブレイクポイントを示すブレイクポイントアド
レスとを比較する。そして、この比較において両者が一
致すると、共有メモリ２０のブレイクポイントに対する
アクセスであると判定して、ステータスレジスタ１２に
対して読み込み制御信号を出力する。
ら出力されたアクセス権を与えられたプロセッサからの
アドレスとレジスタ１３２に格納された共有メモリ２０
の特定のブレイクポイントを示すブレイクポイントアド
レスとを比較する。そして、この比較において両者が一
致すると、共有メモリ２０のブレイクポイントに対する
アクセスであると判定して、ステータスレジスタ１２に
対して読み込み制御信号を出力する。
【００２４】ステータスレジスタ１２は、このメモリ制
御部１３からの読み込み制御信号に応答して、調停部１
１からのアクセス権の与えられたプロセッサを識別する
ステータス情報を読み込み、これを記憶保持する。
御部１３からの読み込み制御信号に応答して、調停部１
１からのアクセス権の与えられたプロセッサを識別する
ステータス情報を読み込み、これを記憶保持する。
【００２５】このような構成によると、このステータス
レジスタ１２の記憶内容を調べれば、どのプロセッサか
ら共有メモリ２０に対してアクセスがあったかを容易に
特定することができる。
レジスタ１２の記憶内容を調べれば、どのプロセッサか
ら共有メモリ２０に対してアクセスがあったかを容易に
特定することができる。
【００２６】なお、上記実施例においては、２つのプロ
セッサＭＰＵ１およびＭＰＵ２が共有メモリ２０に対し
てアクセス可能なように構成したが、この共有メモリ２
０に対してアクセス可能なプロセッサが３つ以上の場合
も同様に構成できるのは勿論である。
セッサＭＰＵ１およびＭＰＵ２が共有メモリ２０に対し
てアクセス可能なように構成したが、この共有メモリ２
０に対してアクセス可能なプロセッサが３つ以上の場合
も同様に構成できるのは勿論である。
【００２７】
【発明の効果】以上説明したようにこの発明によれば、
複数のプロセッサからの共有メモリに対するアクセスを
調停手段で調停し、この調停されたプロセッサのアクセ
スが共有メモリの特定のアドレスに対するアクセスであ
る場合は、調停手段で調停選択されたプロセッサを識別
する情報をメモリ制御手段により記憶手段に書込保持す
るように構成したので、ブレクポイント等に対してアク
セスしたプロセッサを特定することができるとともに、
プロセッサの処理の低減を図ることができ、例えば、デ
バッグ等に際してはどのプロセッサがこの共有メモリの
データの変更、参照等を行ったかを特定でき、デバッグ
効率を向上させることができるという効果を奏する。
複数のプロセッサからの共有メモリに対するアクセスを
調停手段で調停し、この調停されたプロセッサのアクセ
スが共有メモリの特定のアドレスに対するアクセスであ
る場合は、調停手段で調停選択されたプロセッサを識別
する情報をメモリ制御手段により記憶手段に書込保持す
るように構成したので、ブレクポイント等に対してアク
セスしたプロセッサを特定することができるとともに、
プロセッサの処理の低減を図ることができ、例えば、デ
バッグ等に際してはどのプロセッサがこの共有メモリの
データの変更、参照等を行ったかを特定でき、デバッグ
効率を向上させることができるという効果を奏する。
【００２８】また、この機能を利用することにより特定
のマスタプロセッサからのアクセスに対してのみ反応す
るシステムを構築することもできる。
のマスタプロセッサからのアクセスに対してのみ反応す
るシステムを構築することもできる。
【図１】この発明に係わるメモリ制御装置およびその制
御方法を適用して構成したメモリ制御装置の一実施例の
概略構成を示すブロック図。
御方法を適用して構成したメモリ制御装置の一実施例の
概略構成を示すブロック図。
【図２】図１に示したメモリ制御部の要部の構成を示す
ブロック図。
ブロック図。
１０ メモリ制御装置 １１ 調停部 １２ ステータスレジスタ １３ メモリ制御部 ２０ 共有メモリ １３１ マルチプレクサ １３２ レジスタ １３３ 比較部
Claims (6)
- 【請求項１】 複数のプロセッサからの共有メモリに対
するアクセスを制御するメモリ制御装置において、 上記複数のプロセッサから上記共有メモリに対するアク
セスを調停する調停手段と、 上記複数のプロセッサのそれぞれを識別する情報を記憶
可能な記憶手段と、 上記調停手段により調停されたプロセッサのアクセスが
上記共有メモリの特定のアドレスに対するアクセスであ
る場合は上記調停手段により調停選択されたプロセッサ
を識別する情報を上記記憶手段に書き込むメモリ制御手
段と、 を具備することを特徴とするメモリ制御装置。 - 【請求項２】 上記メモリ制御手段は、 上記複数のプロセッサから出力される複数のアドレスの
中から上記調停手段により調停選択されたプロセッサか
らのアドレスを選択する選択手段と、 上記共有メモリの特定のアドレスを格納するレジスタ
と、 上記選択手段により選択されたアドレスと上記レジスタ
に格納されたアドレスとを比較する比較手段と、 を具備し、 上記調停手段は、 上記複数のプロセッサから調停選択したプロセッサを識
別する識別情報を出力し、 上記記憶手段は、 上記比較回路から一致出力が発生したタイミングで上記
調停手段から出力された識別情報を格納する、 ことを特徴とする請求項１記載のメモリ制御装置。 - 【請求項３】 上記特定のアドレスは、 上記共有メモリの特定のブレイクポイントを示すブレイ
クポイントアドレスであることを特徴とする請求項１記
載のメモリ制御装置。 - 【請求項４】 複数のプロセッサからの共有メモリに対
するアクセスを制御するメモリ制御方法において、 上記複数のプロセッサから上記共有メモリに対するアク
セス要求が競合した場合は上記複数のプロセッサから１
つのプロセッサを選択し、上記選択したプロセッサのア
クセスが上記共有メモリの特定のアドレスに対するアク
セスである場合は、上記選択したプロセッサを識別する
情報を記憶保持することを特徴とするメモリ制御方法。 - 【請求項５】 上記特定のアドレスは、 上記共有メモリの特定のブレイクポイントを示すブレイ
クポイントアドレスであることを特徴とする請求項４記
載のメモリ制御方法。 - 【請求項６】 上記メモリ制御装置またはその制御方法
をプログラマブルコントローラに適用したことを特徴と
する請求項１乃至３記載のメモリ制御装置または請求項
４乃至５記載のメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05089395A JP3767921B2 (ja) | 1995-03-10 | 1995-03-10 | メモリ制御装置、その制御方法およびプログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05089395A JP3767921B2 (ja) | 1995-03-10 | 1995-03-10 | メモリ制御装置、その制御方法およびプログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08249289A true JPH08249289A (ja) | 1996-09-27 |
| JP3767921B2 JP3767921B2 (ja) | 2006-04-19 |
Family
ID=12871421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05089395A Expired - Fee Related JP3767921B2 (ja) | 1995-03-10 | 1995-03-10 | メモリ制御装置、その制御方法およびプログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3767921B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10307607A (ja) * | 1997-05-08 | 1998-11-17 | Hitachi Ltd | 主プロセッサ及びプログラマブルコントローラ |
| US6678838B1 (en) * | 1999-08-23 | 2004-01-13 | Advanced Micro Devices, Inc. | Method to track master contribution information in a write buffer |
| JP2006164001A (ja) * | 2004-12-09 | 2006-06-22 | Fujitsu Ltd | Ｉｃｅサーバ |
-
1995
- 1995-03-10 JP JP05089395A patent/JP3767921B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10307607A (ja) * | 1997-05-08 | 1998-11-17 | Hitachi Ltd | 主プロセッサ及びプログラマブルコントローラ |
| US6678838B1 (en) * | 1999-08-23 | 2004-01-13 | Advanced Micro Devices, Inc. | Method to track master contribution information in a write buffer |
| JP2006164001A (ja) * | 2004-12-09 | 2006-06-22 | Fujitsu Ltd | Ｉｃｅサーバ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3767921B2 (ja) | 2006-04-19 |
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