KR960007835B1 - 다중 프로세서의 공통 메모리 억세스 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 다중 프로세서의 공통 메모리 억세스 장치 블럭 구성도.
제2도는 본 발명에 따른 다중 프로세서의 공통 메모리 억세스에 대한 동작 흐름도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1프로세서 2 : 제2프로세서
3 : 공통 메모리 4 : 제1디코더
5 : 제2디코더 6 : 신호기
7 : 래치부 8 : 제1드라이버
9 : 제2드라이버 10 : 제 3디코더
본 발명은 복수개의 프로세서를 구비하는 시스템에 관한 것으로, 특히 복수개 프로세서 각각으로부터 공통 메모리를 억세스할때 각각의 프로세서에 공통 메모리 억세스의 사용 허가신호를 적절하게 부여하여 전송되는 데이타의 상호간 충돌을 배제하고 메모리 데이타의 억세스를 고속으로 수행하도록 하는 다중 프로세서의 공통 메모리 억세스 장치에 관한 것이다.
일반적으로 교환기 시스템은 테이타 처리에 있어서 신속성을 향상시키기 위하여 복수개의 프로세서를 구비하게 되는데, 이를 다중 프로세서라 칭한다.
다중 프로세서란 두개 이상의 이종 프로세서, 예를들어 68계열 프로세서와 80계열 프로세서가 하나의 공통 메모리와 입출력 장치를 공유하여 억세스하도록 구성된 시스템이다.
종래의 다중 프로세서에 적용되는 공통 메모리 억세스 제어회로는 호스트 프로세서와 슬레이브 프로세서간에 램(RAM)으로 구성된 공통 메모리의 억세스를 제어할 경우, 호스트 프로세서와 슬레이브 프로세서중 어느 한 프로세서에 대한 공통 메모리를 억세스할 수 있는 시간을 한정하지 않고 먼저 사용을 요구한 프로세서에게 우선 사용권을 부여하므로 복수개 프로세서의 공통 메모리 억세스가 효과적으로 이루어지지 못하는 문제점이 있었다.
또한, 프로세서간의 버스점유를 위한 인터갭 시간이 발생되므로 고속의 데이타 전송이 수행되지 못하며 인터갭 시간을 잘못 설정한 경우 억세스를 위한 테이타가 상호 충돌하여 전송되는 데이타가 유실되는 문제점이 있었다.
본 발명은 전술한 바와 같은 문제점을 감안하여 안출한 것으로, 그 목적은 68계열 프로세서와 80계열 프로세서를 구비하여 이루어지는 교환기 시스템에서 각각의 프로세서가 공통 메모리를 억세스할때 적절한 사용 우선권을 부여하는 신호기를 구비하여 각각의 프로세서가 억세스하는 데이타의 충돌을 방지하고, 신호기의 사용 우선권 중재로 각각의 프로세서가 공통 메모리를 억세스하기 위한 인터갭 시간을 단축시켜 고속의 데이타 전송을 수행하도록 한 것이다.
전술한 목적을 달성하기 위한 본 발명은, MC68xxx계열의 제1프로세서와 인텔의 80xxx계열의 제2프로세서 및 공통 메모리수단을 구비하는 다중 프로세서 시스템에 있어서, 상기 제1프로세서로부터 인가되는 판독신호(/WRITE)와 데이타 선택신호(DS0) 및 어드레스 번지 지정신호를 디코딩하여 상기 공통 메모리 수단의 A 사이드를 활성화시키기 위한 칩 인에이블신호(CEA)를 출력하는 제1디코더와, 상기 제2프로세서로부터 인가되는 어드레스 번지 지정신호와 이에 포함된 소정의 신호를 디코딩하여 상기 공통 메모리수단의 B 사이드를 활성화시키기 위한 칩 인에이블신호(CEB)를 출력하는 제2디코더와, 상기 제1프로세서로부터 인가되는 어드레스 번지 지정신호 또는 제2프로세서로부터 인가되는 칩 선택신호(/CSB) 및 어드레스 번지 지정신호를 디코딩하여 상기 공통 메모리수단의 A 사이드 또는 B 사이드의 칩 선택신호를 출력하는 제3디코더와, 상기 제1프로세서 또는 제2프로세서로부터 상기 공통 메모리수단 억세스를 위한 사용요구 신호(WRA,RDA 또는 WRB,RDB)가 인가될시 상기 제 3디코더로부터 인가되는 칩 선택신호(CSA 또는 CSB)에 따라 상기 공통 메모리수단의 억세스를 요구한 상기 제1프로세서 또는 제2프로세서측에 상기 공통 메모리수단의 정보현황 및 억세스를 위한 사용허가 신호(OBFA,IBEA 또는 OBFB,IBEB)를 인가하며, 억세스가 허가된 상기 제1프로세서 또는 제2프로세서의 공통 메모리수단 억세스가 완료되면 해당 프로세서를 스탠바이 상태로 진입시킨 후 상대편 프로세서측에 공통 메모리수단의 억세스를 가능하게 액티브신호를 출력하는 신호기와, 상기 제1프로세서로부터 인가되는 16비트의 어드레스 번지 지정신호(AD0-AD15)를 래치하여 상기 공통 메모리수단의 해당 어드레스 번지를 지정하는 래치수단과, 상기 제2프로세서로부터 인가되는 어드레스 지정신호를 상기 공통 메모리수단측에 인가하는 제1드라이버수단과, 상기 제1프로세서와 상기 공통 메모리수단 사이에 송수신되는 데이타의 드라이브를 실행하는 제2드라이버수단을 구비하는 것을 특징으로 하는 다중 프로세서의 공통 메모리 억세스 장치를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 설명하면 다음과 같다.
제1도는 본 발명에 따른 다중 프로세서의 공통 메모리 억세스 장치 블럭 구성도이고, 제2도는 제1도에 도시된 신호기의 상세 회로도이며, 제3도는 본 발명에 따른 다중 프로세서의 공통 메모리 억세스에 대한 동작 흐름도이다.
제1도에서 알 수 있는 바와 같이 본 발명은, 제1프로세서(1), 제2프로세서(2), 공통 메모리(3), 제1디코더(4), 제2디코더(5), 신호기(6), 래치부(7), 제1드라이버(8) 및 제2드라이버(9) 및 제 3디코더(10)로 이루어지는데, 제1프로세서(1)는 MC68x xx계열의 프로세서로 16비트의 어드레스 라인(AD0-AD15)이 래치부(7)를 통해 공통 메모리(3)에 접속되고, 데이타 입출력 라인이 공통 메모리(3)에 직접적으로 연결되며, 신호기(6)측에 공통 메모리(6)를 억세스하기 위한 사용 요구신호(WRA)를 출력하며, 공통 메모리부(3)가 제1디코더(4)로부터 인가되는 칩 인에이블신호(CEA)에 의해 활성화되었을시 공통 메모리(3)의 해당 어드레스 번지의 데이타를 억세스한다.
제2프로세서(2)는 인텔의 80xxx계열의 프로세서로 16비트의 어드레스 라인이 제1드라이버(8)틀 통해 공통 메모리(3)에 접속되고, 데이타 입출력 라인이 제2드라이버(9)를 공통 메모리부(3)에 접속되며 신호기(6)측에 공통 메모리(3)를 억세스하기 위한 사용 요구신호(WRB)를 출력하며, 공통 메모리(3)가 제2디코더(5)로부터 인가되는 칩 인에이블신호(CEB)에 의해 활성화되었을시 공통 메모리부(3)의 해당 어드레스번지의 데이타를 제2드라이버(9)를 통해 억세스한다.
제1디코더(4)는 제1프로세서(1)로부터 인가되는 판독신호(/WRITE)와 데이타 선택신호(DS0) 및 어드레스 번지 지정신호(A13)를 디코딩하여 공통 메모리(3)의 A 사이드를 활성화시키기 위한 칩 인에이블신호(CEA)를 출력한다.
제2디코더(5)는 제2프로세서(2)로부터 인가되는 어드레스 번지 지정신호(AD7-AD15)와 이에 포함된 소정의 신호를 디코딩하여 공통 메모리(3)의 B 사이드를 활성화시키기 위한 칩 인에이블신호(CEB)를 출력한다.
공통 메모리부(3)는 제1디코더(4) 또는 제2디코더(5)로부터 인가되는 칩 인에이블신호(CEA 또는 CEB)에 의해 활성화된다.
제 3디코더(10)는 제1프로세서(1)로부터 인가되는 어드레스 번지 지정신호(Al-A3) 또는 제2프로세서(2)로부터 인가되는 칩 선택신호(/CSB) 및 어드레스 번지 지정신호(MA1,MA2)를 디코딩하여 공통 메모리부(3)의 A 사이드 또는 B 사이드의 칩 선택신호를 신호기(6)측에 인가한다.
신호기(6)는 제1프로세서(1) 또는 제2프로세서(2)로부터 공통 메모리(3) 억세스를 위한 사용요구 신호(WRA,RDA 또는 WRB,RDB)가 인가될시 제 3디코더(10)로부터 인가되는 칩 선택신호(CSA 또는 CSB)에 따라 공통 메모리(3)의 정보현황 및 억세스를 위한 사용허가 신호(OBFA,IBEA 또는 OBFB,IBEB)를 제1프로세서(1) 또는 제2프로세서(2)측에 인가한다.
래치부(7)는 제1프로세서(1)로부터 인가되는 16비트의 어드레스 번지 지정신호(AD0-AD15)를 래치하여 제1프로세서(1)가 억세스하는 공통 메모리(3)의 해당 어드레스 번지를 지정한다.
제1드라이버(8)는 제2프로세서(2)로부터 인가되는 어드레스 지정신호를 공통 메모리(3)측에 인가한다.
제2드라이버(9)는 제1프로세서(2)와 공통 메모리부(3) 사이에 송수신되는 데이타의 드라이브를 실행한다.
전술한 바와같은 기능을 구비하여 이루어지는 본 발명의 동작을 흐름도인 제2도를 참조하여 설명하면 다음과 같다.
먼저 제1프로세서(1)측에서 공통 메모리(3)를 억세스하거나 제2프로세서(2)측으로 소정의 명령어 또는 데이타를 전송하고자 할때, 액티브 상태에 있는 제1프로세서(1)는 공통 메모리(3)의 억세스 또는 데이타 및 명령어의 전송이 가능한지의 여부를 판독하기 위하여 신호기(6)로부터 제1데이타 라인늘 통해 인가되는 OBFA(OUTPUT BUFFER PULL A SIBE)의 신호를 판독하여 OBFA의 신호가 0로 검출되는지의 여부를 판단한다(스텝 101 내지 스텝 104).
상기 스텝에서 신호기(6)로부터 검출되는 OBFA의 신호가 1인 상태로 검출되면 공통 메모리(3)의 억세스가 불가능한 상태이므로 제1프로세서(1)는 공통 메모리(3) 억세스 및 데이타 전송을 스탠바이(STANDBY) 상태로 진입하고(스텝 113), 신호기(6)로부터 판독된 OBFA 신호가 0인 상태로 검출되면 제1프로세서(1)는 공통 메모리부(3)에 데이타 및 명령어를 저장하기 위하여 래치부(7)를 통하여 어드레스 번지를 지정하는 신호를 공통 메모리(3)측에 인가하며, 제1디코더(4)측에 판독신호(/WRITE)와 데이타 선택신호(DS0) 및 어드레스 번지 지정신호(A13)를 인가한다.
제1디코더(4)는 인가되는 판독신호(/WRITE)와 데이타 선택신호(DS0) 및 어드레스 번지 지정신호(A23)를 디코딩한 후 하여 칩 인에이블신호(CEA)를 출력하여(스텝 105) 공통 메모리부(3)의 A 사이드를 활성화시키므로 제1프로세서(1)는 데이타 버스(DATA)버스를 통하여 공통 메모리(3)측에 명령어 및 데이타를 기록하는 억세스를 진행한다(스텝 106).
이때, 신호기(6)는 제1프로세서(1)로부터 인가되는 WRA(WRITE A SIDE)신호와 제 3디코더(10)로부터 인가되는 CSA(CHIP SELECT A SIDE) 신호를 판독하여 제1프로세서(1)의 공통 메모리부(3) 억세스 완료로 검출되면 OBFA의 신호를 1로 출력하여 제1프로세서(1)의 제1데이타 라인(D1)측에 인가하여 제1프로세서(1)를 스탠바이 상태로 진입시키고, IBEB(INBUT BUFFER EMPTY B SIDE)를 0를 출력하여 제2프로세서(2)측에 공통 메모리(3)로부터 수신할 정보가 있음을 통보하여 준다(스텝 107).
이때, 제2프로세서(2)는 제1프로세서(1)로부터 전송된 데이타를 수신하기 위하여 신호기(6)로부터 인가되는 IBEB의 신호를 판독하여 0인 상태로 검출되는지의 여부를 판단한다(스텝 203).
상기 스텝 203에서 검출되는 IBEB 신호가 1인 상태로 검출되면 제2프로세서(2)는 명령어 및 데이타 판독에 때한 스탠바이 상태를 유지하고(스텝 213), 검출되는 IBEB 신호가 0인 상태로 검출되면 제2프로세서(2)는 제2디코더(5)측에 공통 메모리(3)의 판독을 위한 어드레스 번지 지정신호를 인가한다.
제2디코더(5)는 인가되는 어드레스 번지 지정신호를 디코딩한 후 칩 인에이블 B 사이드신호(CEB)를 공통 메모리(3)측에 인가하여 공통 메모리(3)를 활성화시키므로 제2프로세서(2)는 공통 메모리부(3)로부터 제1프로세서(1)가 기록한 명령어 및 데이타를 제2드라이버(9)를 통하여 판독하며 판독이 완료되면 신호기(6)는 IBEB 신호를 1로 하여 제2프로세서(2)를 스탠바이 상태로 진입시키고, OBFA 신호를 0으로 제1프로세서(1)측에 인가하여 제1프로세서(1)가 이후의 공통 메모리부(3) 억세스 동작을 실행할 수 있도록 하여 준다(스텝 207).
이와 마찬가지로 제2프로세서(2)로부터 제1프로세서(1)측에 데이타 및 명령어를 전송하는 경우 제2프로세서(2)는 신호기(6)로부터 인가되는 OBFB의 신호를 판독하여 OBFB의 신호가 0로 검출되는지의 여부를 판단한다(스텝 208, 스텝 209).
상기 스텝 209에서 검출되는 OBFB의 신호가 1인 상태로 검출되면 제2프로세서(2)는 스탠바이 상태로 진입하고, 검출되는 OBFB의 신호가 0으로 검출되면 제2프로세서(2)는 제2디코더(5)를 통하여 공통 메모리부(3)측에 칩 인에이블 B 사이드(CEB)신호를 인가하여 공통 메모리부(3)를 활성화시킨 후 제1드라이버(8)를 통하여 명령어 및 데이타를 기록하기 위한 어드레스 번지를 지정한 다음 제2드라이버(9)를 통하여 전송하고자 하는 명령어 및 데이타를 공통 메모리부(3)의 지정된 어드레스 번지에 기록한다(스텝 210, 스텝 211)
이후, 제2프로세서(2)의 공통 메모리부(3) 억세스가 완료되면 신호기(6)는 제3디코더(10)로부터 인가되는 칩 선택 B 사이브신호(CSB)신호에 따라 제2프로세서(2)측에 인가되는 OBFB의 신호를 1로 하여 제2프로세서(2)를 스탠바이 상태로 유지시키고, 제1프로세서(1)측에 인가되는 IBEA의 신호를 0으로 출력한다(스텝 212).
이때, 제1프로세서(1)는 신호기(6)로부터 인가되는 IBEA의 신호를 판독하여 0인 상태로 검출되면(스텝 108, 스텝 109) 제1프로세서(1)는 제1디코더(4)를 통하여 칩 인에이블 A 사이드신호(CEA)를 출력하여 공통 메모리부(3)를 활성화 상태로 형성한 후 래치부(7)를 통하여 판독하기 위한 어드레스 번지를 지정하고(AD0-AD15), 지정된 어드레스 번지에 기록되어 있는 제2프로세서(2)의 전송 데이타를 판독한다(스텝 110, 스텝 111).
이후, 제1프로세서(1)의 공통 메모리부(3)의 억세스가 완료되면 신호기(6)는 제3디코더(10)로부터 인가되는 칩 선택신호(CSA)에 따라 IBEA의 신호를 0으로 하여 제1프로세서(1)를 스탠바이 상태로 유지시키고, OBFB를 1로 하여 제2프로세서(2)로 하여금 다음 동작을 실행할 수 있도륵 하여준다(스텝 112).
이상에서 설명한 바와 같이 본 발명은 신호기를 통해 데이타 전송의 중재에 의해 프로세서간의 명령어 및 데이타의 충돌이 방지되어 정확한 송수신 프로토콜이 확보되며, 데이타의 송수신에 의한 상태변화가 거의 동시에 발생되어 각각의 프로세서측에 전달하므로 인터갭의 시간발생인 최소화되어 고속의 데이타 전송이 수행된다.
Claims (1)
- MC68xxx계열의 제1프로세서와 인텔의 80xxx계열의 제2프로세서 및 공통 메모리수단을 구비하는 다중 프로세서 시스템에 있어서, 상기 제1프로세서로부터 인가되는 판독신호(/WRITE)와 데이타 선택신호(DS0) 및 어드레스 번지 지정신호를 디코딩하여 상기 공통 메모리수단의 A 사이드를 활성화시키기 위한 칩 인에이블신호(CEA)를 출력하는 제1디코더와, 상기 제2프로세서로부터 인가되는 어드레스 번지 지정신호와 이에 포함된 소정의 신호를 디코딩하여 상기 공통 메모리수단의 B 사이드를 활성화시키기 위한 칩 인에이블신호(CEB)를 출력하는 제2디코더와, 상기 제1프로세서로부터 인가되는 어드레스 번지 지정신호 또는 제2프로세서로부터 인가되는 칩 선택신호(/CSB) 및 어드레스 번지 지정신호를 디코딩하여 상기 공통메모리수단의 A 사이드 또는 B 사이드의 칩 선택신호를 출력하는 제3디코더와, 상기 제1프로세서 또는 제2프로세서로부터 상기 공통 메모리수단 억세스를 위한 사용요구 신호(WRA,RDA 또는 WRB,RDB)가 인가될시 상기 제3디코더로부터 인가되는 칩 선택신호(CSA 또는 CSB)에 따라 상기 공통 메모리수단의 억세스를 요구한 상기 제1프로세서 또는 제2프로세서측에 상기 공통 메모리수단의 정보현황 및 억세스를 위한 사용허가 신호(OBFA,IBEA 또는 OBFB,IBEB)를 인가하며, 억세스가 허가된 상기 제1프로세서 또는 제2프로세서의 공통 메모리수단 억세스가 완료되면 해당 프로세서를 스탠바이 상태로 진입시킨 후 상대편 프로세서측에 공통 메모리수단의 억세스를 가능하게 액티브신호를 출력하는 신호기와, 상기 제1프로세서로부터 인가되는 16비트의 어드레스 번지 지정신호(AD0-AD15)를 래치하여 상기 공통 메모리수단의 해당 어드레스 번지를 지정하는 래치수단과, 상기 제2프로세서로부터 인가되는 어드레스 지정신호를 상기 공통 메모리수단측에 인가하는 제1드라이버수단과, 상기 제1프로세서와 상기 공통 메모리수단 사이에 송수신되는 데이타의 드라이브를 실행하는 제2드라이버수단을 구비하는 것을 특징으로 하는 다중 프로세서의 공통 메모리 억세스장치.
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950015098A KR950015098A (ko) | 1995-06-16 |
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Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960007835B1 (ko) |
-
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- 1993-11-25 KR KR1019930025244A patent/KR960007835B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR950015098A (ko) | 1995-06-16 |
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