KR900005287A - 데이타 제어 장치 및 그것을 사용하는 시스템 - Google Patents

데이타 제어 장치 및 그것을 사용하는 시스템 Download PDF

Info

Publication number
KR900005287A
KR900005287A KR1019890012722A KR890012722A KR900005287A KR 900005287 A KR900005287 A KR 900005287A KR 1019890012722 A KR1019890012722 A KR 1019890012722A KR 890012722 A KR890012722 A KR 890012722A KR 900005287 A KR900005287 A KR 900005287A
Authority
KR
South Korea
Prior art keywords
data
bus
peripheral
supplied
request
Prior art date
Application number
KR1019890012722A
Other languages
English (en)
Other versions
KR920010951B1 (ko
Inventor
다까요시 다니아이
하지메 사또
히데또시 시무라
다다시 사이또
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
시무라 도시유끼
후지쓰 마이크로컴퓨터 시스템스 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼가이샤, 시무라 도시유끼, 후지쓰 마이크로컴퓨터 시스템스 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR900005287A publication Critical patent/KR900005287A/ko
Application granted granted Critical
Publication of KR920010951B1 publication Critical patent/KR920010951B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

내용 없음

Description

데이타 제어 장치 및 그것을 사용하는 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 단일 중앙처리장치가 쓰여진 본 발명의 첫번째 바람직한 실시예에 따라 시스템의 기본구조를 설명한 블록도,
제3도는 제2도에 도시한 시스템에 대해 상세한 구조의 블록도,
제4A도는 제3도에 도시한 LMARE 발생기(local memory access request)의 회로도.

Claims (24)

  1. 마이크로 프로그램을 저장하기 위한 마이크로 프로그램 저장수단과 ; 외부 장치로 부터 공급된 명령을 축적하기 위한 명령 레지스터 수단과 ; 상기 마이크로 프로그램 저장 수단과 상기 명령 레지스터 수단에 결합되고 상기 명령 레지스터 수단에 축적된 상기 명령을 사용함으로써 상기 마이크로 프로그램 저장수단에 공급되는 어드레스 신호들을 발생시키기 위한 어드레스 발생수단, 상기 마이크로 프로그램 저장수단이 상기 어드레스 발생 수단으로 부터 공급된 상기 어드레스 신호에 관련된 상기 마이크로 프로그램의 하나에 대응하는 제어 신호들을 발생시키고, 외부장치에 또는 외부장치로 부터 공급되는 데이타를 처리하기 위한 데이타 처리 수단과 ; 상기 마이크로 프로그램 저장수단에 결합되고, 상기 마이크로 프로그램 저장 수단으로 부터 공급된 상기 제어 신호들을 사용함으로써 대응하는 버스들의 사용권을 얻기 위한 다수의 요구신호들을 각 발생시키기 위한 요구 발생 수단과 ; 상기 다수의 요구신호들이 상기 외부 장치로 주고 받는 데이타의 속성에 의거하고, 상기 주고받는 데이타가 상기 데이타 처리수단에 의해 처리되는 상기 데이타와 상기 명령 레지스터 수단에 축적되는 상기 명령을 포함하는 데이타 제어를 실행하고 버스 사용권을 획득하는 데이타 제어 장치.
  2. 청구범위 제1항에 있어서, 상기 다수의 요구신호들이 명령 요구신호와, 상기 명령 레지스터 수단에 상기 명령을 축적하기 위해 요구될 때 상기 명령 요구신호를 발생시키는 상기 요구발생 수단을 포함하는 데이타 제어장치.
  3. 청구범위 제1항에 있어서, 상기 다수의 요구신호들이 첫번째 데이타 요구신호와, 데이타 처리수단이 상기 외부장치에 포함되는 첫번째 장치와 상기 데이타를 주고받을때 상기 첫번째 데이타 요구신호를 발생시키는 상기 요구발생 수단을 포함하는 데이타 제어장치.
  4. 청구범위 제3항에 있어서, 상기 다수의 요구신호들이 두번째 데이타 요구신호와, 상기 데이타 처리수단이 상기 외부장치에 포함되는 두번째 장치와 상기 데이타를 주고 받을때 상기 두번째 데이타 요구신호를 발생시키는 상기 요구 발생수단을 포함하는 데이타 제어장치.
  5. 청구범위 제1항에 있어서, 상기 마이크로 프로그램 저장 수단으로 부터 공급된 상기 제어신호들을 수신하고 출력 신호들을 발생시키기 위한 플립플롭 수단과, 상기 플립플롭 수단으로 부터 공급된 상기 출력 신호들을 기초로 상기 다수의 요구신호들을 발생시키기 위한 논리 수단으로 이루어진 데이타 제어장치.
  6. 첫번째 버스와 두번째 버스와 ; 상기 첫번째 버스에 결합되고, 상기 첫번째 버스를 통하여 전송되는 데이타를 처리하고 로컬 요구 신호를 발생시키기 위한 데이타 처리 장치 수단과 ; 상기 두번째 버스에 결합되고, 상기 두번째 버스를 통하여 전송되는 데이타를 처리하고 전송되는 상기 데이타의 속성의 기초로 상기 첫번째와 두번째 버스의 사용권을 얻기 위한 첫번째와 두번째 요구신호들을 각각 발생시키기 위한 주변 장치 수단과 ; 상기 첫번째 버스에 제공되고, 상기 주변장치 수단으로 부터 공급된 상기 첫번째 요구신호들을 기초로 한 상기 주변장치 수단에 제공될 상기 첫번째 버스의 사용권 인지를 결정하기 위한 첫번째 버스 아버터 수단과 ; 상기 두번째 버스에 제공되고, 상기 주변 장치 수단으로 부터 공급된 상기 두번째 요구신호와 상기 처리장치 수단으로 부터 공급된 상기 로컬 요구신호를 기초로 한 상기 주변 장치 수단 또는 상기 데이타 처리장치 수단에 제공될 상기 두번째 버스의 사용권 인지를 결정하기 위한 두번째 버스 아버터 수단과 ; 상기 첫번째와 두번째 버스에 결합되고, 상기 첫번째와 두번째 버스에 각각 출력되는 데이타를 저장하기 위한 첫번째와 두번째 메모리 수단과 ; 상기 첫번째와 두번째 버스 사이에 제공되고, 상기 두번째 버스에 데이타와 맞서는 상기 첫번째 버스에 데이타를 방지하기 위한 버퍼수단으로 이루어진 데이타 제어 시스템.
  7. 청구범위 제6항에 있어서, 상기 주변장치 수단이 상기 두번째 메모리 수단에 저장된 데이타인 명령을 입력시키도록 요구할 때, 상기 주변장치 수단이 상기 두번째 버스 아버터 수단에 공급되는 상기 두번째 요구신호를 발생시키는 데이타 제어 시스템.
  8. 청구범위 제6항에 있어서, 상기 주변장치 수단이 상기 첫번째 메모리 수단과 데이타를 주고받도록 요구할때, 상기 주변장치 수단이 상기 첫번째 버스 아버터 수단에 공급되는 상기 첫번째 요구신호를 발생시키는 데이타 제어 시스템.
  9. 청구범위 제6항에 있어서, 상기 두번째 메모리 수단이 상기 주변장치 수단에 의해 실행되는 명령을 저장하는 데이타 제어 시스템.
  10. 청구범위 제6항에 있어서, 상기 첫번째 메모리 수단이 상기 데이타 처리 장치 수단 또는 상기 주변 장치 수단으로 주고받는 데이타를 저장하는 데이타 제어 시스템.
  11. 청구범위 제6항에 있어서, 상기 첫번째 버스 아버터 수단이 상기 첫번째 버스의 사용권을 상기 주변장치 수단에 제공할때 확인신호를 상기 주변장치 수단에 보내기 위한 수단을 포함하는 데이타 제어 시스템.
  12. 청구범위 제6항에 있어서, 상기 두번째 버스 아버터 수단이 상기 두번째 버스의 사용권을 상기 주변장치에 제공할때 상기 두번째 버스 아버터 수단이 확인 신호를 상기 주변장치 수단에 보내기 위한 수단을 포함하는 데이타 제어 시스템.
  13. 청구범위 제6항에 있어서, 상기 첫번째 버스 아버터 수단이 상기 첫번째 버스의 사용권을 상기 데이타 처리 수단에 보통 제공하는 데이타 제어 시스템.
  14. 주변장치 수단이 마이크로 프로그램을 저장하기 위한 마이크로 프로그램 저장 수단과 ; 상기 두번째 버스를 통하여 공급된 상기 명령을 축적하기 위항 명령 레지스터 수단과 ; 상기 명령 레지스터 수단과 상기 마이크로 프로그램 저장 수단에 결합되고, 상기 명령 레지스터 수단에 축적된 상기 명령을 사용함으로써 상기 마이크로 프로그램 저장 수단에 공급되는 어드레스 신호를 축적하기 위한 어드레스 발생수단, 상기 마이크로 프로그램 저장수단이 상기 어드레스 발생 수단으로 부터 공급된 상기 어드레스 신호에 관련된 상기 마이크로 프로그램의 하나에 대응하는 제어 신호들을 발생시키고, 상기 두번째 버스를 통하여 전송되는 데이타를 처리하기 위한 데이타 처리 수단과, 상기 마이크로 프로그램 저장 수단에 결합되고, 상기 마이크로 프로그램 저장 수단으로 부터 공급된 상기 제어 신호들을 사용함으로써 상기 첫번째와 두번째 요구 신호들을 각각 발생시키기 위한 요구 발생 수단과 ; 상기 다수의 요구신호들이 상기 두번째 버스를 통하여 전송되는 상기 데이타의 속성에 기초로 되고, 상기 전송된 데이타가 상기 명령 레지스터 수단에 축적되는 상기 데이타 처리 수단과 상기 명령에 의해 처리되는 상기 데이타를 포함하는 데이타 제어 시스템.
  15. 청구범위 제6항에 있어서, 상기 두번째 버스의 사용권이 상기 주변장치 수단에 제공될때, 상기 두번째 버스 아버터 수단이 상기 로컬 요구신호가 첫번째 인버터를 통하여 공급된 첫번째 단자, 상기 두번째 요구신호가 거기에 공급된 두번째 단자를 갖는 AND 게이트와, 상기 AND게이트의 출력신호로 공급되는 세트단자, 두번째 인버터를 통하여 상기 두번째 요구신호로 공급되는 리세트 단자와 발생되는 확인시호를 통하는 Q단자를 포함하는 데이타 제어 시스템.
  16. 청구범위 제6항에 있어서, 상기 버퍼수단이 양방향성 버퍼들과, 상기 데이타 처리 장치 수단 또는 상기 주변장치 수단중의 하나에 상기 첫번째와 두번째 버스의 사용권을 제공한 상기 첫번째와 두번째 버스 아버터 수단의 각각 인지에 관한 정보를 기초로한 상기 양방향성 버퍼들을 제어하기 위한 논리 수단을 포함하는 데이타 제어 시스템.
  17. 청구범위 제6항에 있어서, 상기 첫번째 버스 아버터 수단이 상기 데이타 처리 장치 수단에 제공되고, 상기 주변장치 수단으로 부터 얻어진 상기 첫번째 요구신호가 상기 데이타 처리 수단에 직접적으로 공급된 데이타 제어 시스템.
  18. 청구범위 제6항에 있어서, 상기 데이타 처리 장치수단이 상기 데이타 처리 장치 수단으로부터 얻은 어드레스 신호를 기초로 한 상기 로컬 요구신호를 발생시키기 위한 수단을 포함하는 데이타 제어 시스템.
  19. 청구범위 제6항에 있어서, 상기 데이타가 영상 데이타를 포함하는 데이타 제어 시스템.
  20. 청구범위 제6항에 있어서, 상기 데이타 처리 장치 수단이 중앙 처리장치(CPU)를 포함하는 데이타 제어 시스템.
  21. 다수의 첫번째 버스들과 ; 두번째 버스와 ; 상기 첫번째 버스들의 각각에 제공되고 거기에 연결되고, 상기 첫번째 버스들의 관련된 하나를 통하여 전송되는 데이타를 처리하고 로컬 요구신호를 발생시키기 위한 데이타 처리 장치 수단과 ; 상기 두번째 버스에 결합되고, 상기 두번째 버스를 통하여 전송되는 데이타를 처리하고 전송되는 상기 데이타의 속성을 기초로 한 상기 다수의 버스들의 사용권을 얻기위한 다수의 요구신호들을 각각 발생시키기 위한 주변장치 수단과 ; 상기 첫번째 버스들의 각각에 제공되고, 상기 주변장치 수단으로 부터 공급된 상기 요구신호들의 관련된 하나를 기초로한 상기 주변장치 수단에 제공될 상기 첫번째 버스의 사용권 인지를 설명하기 위한 첫번째 버스 아버터 수단과 ; 상기 두번째 버스에 제공되고, 상기 주변장치 수단으로 부터 공급된 상기 두번째 요구신호와 상기 처리 장치 수단으로부터 공급된 상기 로컬 요구신호들을 기초로한 상기 주변장치 수단 또는 상기 데이타 처리 장치 수단에 주어질 상기 두번째 버스들의 사용권 인지를 결정하기 위한 두번째 버스 아버터 수단과 ; 상기 첫번째 버스들의 각각에 결합되고, 상기 두번째 버스에 출력되는 데이타를 저장하기 위한 두번째 메모리 수단과 ; 상기 첫번째 버스들의 각각과 상기 두번째 버스사이에 제공되고, 상기 첫번째 버스들의 관련된 하나에 데이타로 맞서는 상기 두번째 버스의 데이타를 방지하기 위한 버퍼수단으로 이루어진 데이타 제어 시스템.
  22. 청구범위 제21항에 있어서, 상기 두번째 메모리 수단에 저장된 상기 데이타가 상기 주변 장치 수단에 의해 실행되는 명령을 포함하는 데이타 제어 시스템.
  23. 청구범위 제21항에 있어서, 상기 주변 장치수단이 상기 두번째 메모리 수단에 저장되는 명령을 입력하도록 요구할때, 상기 주변 장치수단이 상기 두번째 버스 아버터 수단에 공급되는 상기 요구신호들의 하나를 발생시키는 데이타 제어 시스템.
  24. 청구범위 제21항에 있어서, 상기 주변장치 수단이 상기 첫번째 메모리 수단의 하나와 데이타를 주고 받도록 요구할때, 상기 주변 장치 수단이 상기 첫번째 버스 아버터 수단의 관련된 하나에 공급되는 상기 요구 신호들의 해당하는 하나를 발생시키는 데이타 제어 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890012722A 1988-09-02 1989-09-02 데이타 제어장치 및 그것을 사용하는 시스템 KR920010951B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63-218428 1988-09-02
JP21842888 1988-09-02

Publications (2)

Publication Number Publication Date
KR900005287A true KR900005287A (ko) 1990-04-13
KR920010951B1 KR920010951B1 (ko) 1992-12-24

Family

ID=16719757

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890012722A KR920010951B1 (ko) 1988-09-02 1989-09-02 데이타 제어장치 및 그것을 사용하는 시스템

Country Status (3)

Country Link
US (1) US5463740A (ko)
EP (1) EP0357075A3 (ko)
KR (1) KR920010951B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5708784A (en) * 1991-11-27 1998-01-13 Emc Corporation Dual bus computer architecture utilizing distributed arbitrators and method of using same
JP3524110B2 (ja) * 1992-11-06 2004-05-10 株式会社ルネサステクノロジ マイクロコンピュータシステム
US5828856A (en) * 1994-01-28 1998-10-27 Apple Computer, Inc. Dual bus concurrent multi-channel direct memory access controller and method
US5619726A (en) * 1994-10-11 1997-04-08 Intel Corporation Apparatus and method for performing arbitration and data transfer over multiple buses
JPH11134224A (ja) * 1997-10-29 1999-05-21 Fujitsu Ltd 信号観測方法及び信号観測装置
US6260093B1 (en) 1998-03-31 2001-07-10 Lsi Logic Corporation Method and apparatus for arbitrating access to multiple buses in a data processing system
US6330622B1 (en) 1998-10-23 2001-12-11 Intel Corporation Direct processor access via an external multi-purpose interface
US6339802B1 (en) * 1999-02-19 2002-01-15 International Business Machines Corporation Computer program device and an apparatus for processing of data requests using a queued direct input-output device
US6519666B1 (en) * 1999-10-05 2003-02-11 International Business Machines Corporation Arbitration scheme for optimal performance
JP4529063B2 (ja) * 2001-03-30 2010-08-25 ルネサスエレクトロニクス株式会社 システムシミュレータ、シミュレーション方法及びシミュレーションプログラム
JP2003030018A (ja) * 2001-07-13 2003-01-31 Sony Corp データ通信装置および方法、データ通信システム、情報処理装置および方法、記録媒体、並びにプログラム
US6605960B2 (en) * 2002-01-03 2003-08-12 Altera Corporation Programmable logic configuration device with configuration memory accessible to a second device
US7099973B2 (en) * 2003-03-26 2006-08-29 Freescale Semiconductor, Inc. Method and system of bus master arbitration
JP2006293929A (ja) * 2005-04-14 2006-10-26 Matsushita Electric Ind Co Ltd データ伝送装置
TWI278779B (en) * 2005-09-22 2007-04-11 Ours Technology Inc Method for a controlling device commanding another controlling device
TWI425354B (zh) * 2007-10-16 2014-02-01 Mstar Semiconductor Inc 資料存取系統及方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3940743A (en) * 1973-11-05 1976-02-24 Digital Equipment Corporation Interconnecting unit for independently operable data processing systems
US4130865A (en) * 1974-06-05 1978-12-19 Bolt Beranek And Newman Inc. Multiprocessor computer apparatus employing distributed communications paths and a passive task register
US4257099A (en) * 1975-10-14 1981-03-17 Texas Instruments Incorporated Communication bus coupler
US4041472A (en) * 1976-04-29 1977-08-09 Ncr Corporation Data processing internal communications system having plural time-shared intercommunication buses and inter-bus communication means
US4205373A (en) * 1978-05-22 1980-05-27 Ncr Corporation System and method for accessing memory connected to different bus and requesting subsystem
US4257095A (en) * 1978-06-30 1981-03-17 Intel Corporation System bus arbitration, circuitry and methodology
US4300194A (en) * 1979-01-31 1981-11-10 Honeywell Information Systems Inc. Data processing system having multiple common buses
US4459665A (en) * 1979-01-31 1984-07-10 Honeywell Information Systems Inc. Data processing system having centralized bus priority resolution
US4402040A (en) * 1980-09-24 1983-08-30 Raytheon Company Distributed bus arbitration method and apparatus
US4414624A (en) * 1980-11-19 1983-11-08 The United States Of America As Represented By The Secretary Of The Navy Multiple-microcomputer processing
IT1151351B (it) * 1982-01-19 1986-12-17 Italtel Spa Disposizione circuitale atta a realizzare lo scambio di dati tra una coppia di elaboratori operanti secondo il principio master-slave
US4470114A (en) * 1982-03-01 1984-09-04 Burroughs Corporation High speed interconnection network for a cluster of processors
NL8202060A (nl) * 1982-05-19 1983-12-16 Philips Nv Rekenmachinesysteem met een bus voor data-, adres- en besturingssignalen, welke bevat een linkerbus en een rechterbus.
US4590556A (en) * 1983-01-17 1986-05-20 Tandy Corporation Co-processor combination
US4649471A (en) * 1983-03-01 1987-03-10 Thomson Components-Mostek Corporation Address-controlled automatic bus arbitration and address modification
US4868741A (en) * 1983-07-22 1989-09-19 Texas Instruments Incorporated Computer bus deadlock prevention
JPS60258671A (ja) * 1984-06-05 1985-12-20 Nec Corp プロセツサ
US4729093A (en) * 1984-09-26 1988-03-01 Motorola, Inc. Microcomputer which prioritizes instruction prefetch requests and data operand requests
JPS6194169A (ja) * 1984-10-13 1986-05-13 Nippon Telegr & Teleph Corp <Ntt> マルチプロセツサシステム
US4897784A (en) * 1985-06-10 1990-01-30 Nay Daniel L Multi-level bus access for multiple central processing unit
US4802087A (en) * 1986-06-27 1989-01-31 Honeywell Bull Inc. Multiprocessor level change synchronization apparatus
JPS63132365A (ja) * 1986-11-22 1988-06-04 Nec Corp バス調停制御方式
US4837682A (en) * 1987-04-07 1989-06-06 Glen Culler & Associates Bus arbitration system and method

Also Published As

Publication number Publication date
US5463740A (en) 1995-10-31
KR920010951B1 (ko) 1992-12-24
EP0357075A3 (en) 1991-12-11
EP0357075A2 (en) 1990-03-07

Similar Documents

Publication Publication Date Title
US4282572A (en) Multiprocessor memory access system
KR900005287A (ko) 데이타 제어 장치 및 그것을 사용하는 시스템
JPH03127147A (ja) 情報処理システム
KR940004435A (ko) 그래픽/영상을 처리하기 위한 스마트 비디오 메모리 및 그 처리방법
KR100340295B1 (ko) 신호처리장치
JPS61165170A (ja) バス制御方式
KR100575608B1 (ko) 버스 제어회로
KR940004578B1 (ko) 슬레이브 보드 제어장치
KR960007835B1 (ko) 다중 프로세서의 공통 메모리 억세스 장치
KR960018958A (ko) 다중 프로세서 시스템에서 아토믹 명령어 수행시 데이타 버퍼를 사용한 메인 메모리 액세스 장치
JP2000132451A (ja) メモリ制御回路
KR100283187B1 (ko) 공통 메모리를 사용하는 시스템에서 공통 메모리 억세스장치 및 방법
JPH06119250A (ja) メモリ情報保護回路及びメモリ情報保護方法
KR930007468B1 (ko) 대용량 저장장치 입출력 정합방법
JPH04545A (ja) 通信制御回路
KR950020184A (ko) 멀티프로세서 시스템의 공통메모리 억세스 제어회로
KR970012181A (ko) 데이터 큐 모듈 및 그 제어방법
JPS6037933B2 (ja) 電子計算機のメモリ・アクセス方式
KR19990062330A (ko) 멀티-프로세서 시스템의 인터럽트 제어장치
TW343302B (en) Direct memory access controlling device
JPH053018B2 (ko)
JPH0756860A (ja) マルチｃｐｕシステム
KR940016221A (ko) 하이 파이 버스(HiPi Bus)의 데이타 전송 제어장치
JPH0721078A (ja) コンピュータシステム
KR920013122A (ko) 디램을 사용한 컴퓨터 시스템의 메모리 제어장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19951219

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee