JPH04246744A - 裁定回路 - Google Patents
裁定回路Info
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- JPH04246744A JPH04246744A JP1198791A JP1198791A JPH04246744A JP H04246744 A JPH04246744 A JP H04246744A JP 1198791 A JP1198791 A JP 1198791A JP 1198791 A JP1198791 A JP 1198791A JP H04246744 A JPH04246744 A JP H04246744A
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- 230000002123 temporal effect Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 6
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 7
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 7
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 4
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置とこの記憶装置
に接続される複数の上位装置により構成される情報処理
システムにおける裁定回路に関し、特に、複数の上位装
置が１つの記憶装置を共用するときに、各上位装置が記
憶装置上で競合しないように上位装置の優先順位を効率
的に割りつける裁定回路に関する。
に接続される複数の上位装置により構成される情報処理
システムにおける裁定回路に関し、特に、複数の上位装
置が１つの記憶装置を共用するときに、各上位装置が記
憶装置上で競合しないように上位装置の優先順位を効率
的に割りつける裁定回路に関する。
【０００２】情報処理システムにおいて、複数の上位装
置が１つの記憶装置を共用するときに、各上位装置は該
記憶装置に対するアクセス許可を要求するリクエスト信
号を裁定回路に送信し、該裁定回路から該リクエスト信
号に対してアクセスを許可する許可信号を送信し、上位
装置は許可信号を受信すると該記憶装置に対するアクセ
スを行い、アクセスの終了により該リクエスト信号を停
止するように動作する。
置が１つの記憶装置を共用するときに、各上位装置は該
記憶装置に対するアクセス許可を要求するリクエスト信
号を裁定回路に送信し、該裁定回路から該リクエスト信
号に対してアクセスを許可する許可信号を送信し、上位
装置は許可信号を受信すると該記憶装置に対するアクセ
スを行い、アクセスの終了により該リクエスト信号を停
止するように動作する。
【０００３】また、１つ上位装置が記憶装置をアクセス
しているときに、他の上位装置からリクエスト信号を受
信した場合、記憶装置は既に使用中であるためリクエス
ト信号に対する許可信号を送信せず、後から要求を出し
た上位装置は待機状態となり、記憶装置が空き状態にな
ると後から来たリクエスト信号に対する許可信号を送信
し、許可信号を受信した上位装置は記憶装置に対してア
クセスを開始する。
しているときに、他の上位装置からリクエスト信号を受
信した場合、記憶装置は既に使用中であるためリクエス
ト信号に対する許可信号を送信せず、後から要求を出し
た上位装置は待機状態となり、記憶装置が空き状態にな
ると後から来たリクエスト信号に対する許可信号を送信
し、許可信号を受信した上位装置は記憶装置に対してア
クセスを開始する。
【０００４】また、２つ以上の上位装置から同時にリク
エスト信号を受信した時は、任意に設定された優先順位
に従ってリクエスト信号の中から最も優先順位の高いも
のに対して最初に許可信号を送出し、許可信号を送出さ
れなかった上位装置は次に許可信号が来るまで待機状態
となり、優先順位の高い上位装置から順番に記憶装置を
アクセスすることになる。
エスト信号を受信した時は、任意に設定された優先順位
に従ってリクエスト信号の中から最も優先順位の高いも
のに対して最初に許可信号を送出し、許可信号を送出さ
れなかった上位装置は次に許可信号が来るまで待機状態
となり、優先順位の高い上位装置から順番に記憶装置を
アクセスすることになる。
【０００５】このようなに、複数の上位装置が１つの記
憶装置を共用する場合は、各上位装置の記憶装置に対す
るアクセスが競合しないように裁定する必要があり、各
上位装置が効率よく記憶装置を利用できるようにしなけ
ればならない。
憶装置を共用する場合は、各上位装置の記憶装置に対す
るアクセスが競合しないように裁定する必要があり、各
上位装置が効率よく記憶装置を利用できるようにしなけ
ればならない。
【０００６】
【従来の技術】従来、複数の上位装置が１つの記憶装置
を共用する場合に、予め記憶装置（例えば、ＲＯＭ）に
各アドレス入力に対して１ビットだけ出力されるような
データを任意に書き込んでおき、このＲＯＭのアドレス
端子に各上位装置からのリクエスト信号を入力し、ＲＯ
Ｍの１ビット出力を許可信号として該上位装置に入力し
、許可信号を受けた上位装置からアクセスがあるとＲＯ
Ｍからデータが読み出される。
を共用する場合に、予め記憶装置（例えば、ＲＯＭ）に
各アドレス入力に対して１ビットだけ出力されるような
データを任意に書き込んでおき、このＲＯＭのアドレス
端子に各上位装置からのリクエスト信号を入力し、ＲＯ
Ｍの１ビット出力を許可信号として該上位装置に入力し
、許可信号を受けた上位装置からアクセスがあるとＲＯ
Ｍからデータが読み出される。
【０００７】従って、ＲＯＭは複数の上位装置からリク
エスト信号を受信した場合は、複数のリクエスト信号に
対して１つだけ許可信号を送信し、許可信号の決定はＲ
ＯＭに書き込まれた任意のデータに従うのでその任意の
優先順位をリクエスト信号に割りつけることが可能であ
る。
エスト信号を受信した場合は、複数のリクエスト信号に
対して１つだけ許可信号を送信し、許可信号の決定はＲ
ＯＭに書き込まれた任意のデータに従うのでその任意の
優先順位をリクエスト信号に割りつけることが可能であ
る。
【０００８】
【発明が解決しようとする課題】このように、従来はＲ
ＯＭに書き込まれた任意のデータに従って、受信された
リクエスト信号に対する許可信号を決定し送信している
。ところで、記憶装置が各上位装置から頻繁にリクエス
ト信号を受信した場合について説明する。ここで、リク
エスト信号の優先順位を、Ｒ１＞Ｒ２＞Ｒ３＞Ｒ４とす
る。まず、リクエスト信号Ｒ３を受信しこのリクエスト
信号Ｒ３を送信した上位装置がアクセスしているときに
、リクエスト信号Ｒ４を受信した場合、リクエスト信号
Ｒ４に対する許可信号Ａ４は優先順位が低いので送信さ
れないため、リクエスト信号Ｒ４を送信した上位装置は
待機状態となる。
ＯＭに書き込まれた任意のデータに従って、受信された
リクエスト信号に対する許可信号を決定し送信している
。ところで、記憶装置が各上位装置から頻繁にリクエス
ト信号を受信した場合について説明する。ここで、リク
エスト信号の優先順位を、Ｒ１＞Ｒ２＞Ｒ３＞Ｒ４とす
る。まず、リクエスト信号Ｒ３を受信しこのリクエスト
信号Ｒ３を送信した上位装置がアクセスしているときに
、リクエスト信号Ｒ４を受信した場合、リクエスト信号
Ｒ４に対する許可信号Ａ４は優先順位が低いので送信さ
れないため、リクエスト信号Ｒ４を送信した上位装置は
待機状態となる。
【０００９】そして、このような状態で優先順位の最も
高いリクエスト信号Ｒ１を受信するとリクエスト信号Ｒ
３の送信が終了したときに、後から受信したリクエスト
信号Ｒ１に対する許可信号Ａ１が送信されて、先に受信
していたリクエスト信号Ｒ４を送信した上位装置はさら
に待機状態となる。そして、許可信号Ａ１を受信した上
位装置がアクセスしているときに次に優先順位の高いリ
クエスト信号Ｒ２を受信すると、リクエスト信号Ｒ１の
送信が終了したとき、リクエスト信号Ｒ２に対する許可
信号Ａ２が送信されることになる。
高いリクエスト信号Ｒ１を受信するとリクエスト信号Ｒ
３の送信が終了したときに、後から受信したリクエスト
信号Ｒ１に対する許可信号Ａ１が送信されて、先に受信
していたリクエスト信号Ｒ４を送信した上位装置はさら
に待機状態となる。そして、許可信号Ａ１を受信した上
位装置がアクセスしているときに次に優先順位の高いリ
クエスト信号Ｒ２を受信すると、リクエスト信号Ｒ１の
送信が終了したとき、リクエスト信号Ｒ２に対する許可
信号Ａ２が送信されることになる。
【００１０】このため、優先順位の最も低いリクエスト
信号Ｒ４に対する許可信号Ａ４は当分の間待機させられ
ることになり、従って、リクエスト信号Ｒ４を送信する
上位装置のように優先順位の低いものは記憶装置へのア
クセスが困難となりシステム全体の能率を低下してしま
うという問題がある。本発明の目的は上位装置からのリ
クエスト信号が競合したときに、その優先順位を効率的
に割りつけることができる裁定回路を提供することにあ
る。
信号Ｒ４に対する許可信号Ａ４は当分の間待機させられ
ることになり、従って、リクエスト信号Ｒ４を送信する
上位装置のように優先順位の低いものは記憶装置へのア
クセスが困難となりシステム全体の能率を低下してしま
うという問題がある。本発明の目的は上位装置からのリ
クエスト信号が競合したときに、その優先順位を効率的
に割りつけることができる裁定回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】図１は本発明の原理構成
図である。本発明は記憶装置と該記憶装置を共用する複
数の上位装置との間に接続され、該上位装置からリクエ
スト信号を受信すると許可信号を送信する裁定回路であ
って、該リクエスト信号Ｒ１−Ｒ４を受信し、クロック
信号Ｓ１及び制御信号Ｓ２を送信する制御手段３と、該
リクエスト信号Ｓ１を受信し、該リクエスト信号Ｓ１を
選択的に出力するゲート手段５と、該ゲート手段５の出
力信号を該制御手段３からの該クロック信号Ｓ１に応答
して取り込むレジスタ２と、該リクエスト信号Ｒ１−Ｒ
４と該ゲート手段５の出力信号と該レジスタ２の出力信
号を受信し優先順位を選択する優先順位選択手段４と、
該制御手段３からの該制御信号Ｓ２に応じて、該レジス
タ２の出力信号をアドレスとして格納し、出力信号を該
リクエスト信号に対する許可信号Ａ１−Ａ４として出力
する記憶手段１とを設け、複数のリクエスト信号Ｒ１−
Ｒ４を受信した時に、該リクエスト信号の優先順位の高
いもの若しくは時間的に先に受信されたものに対して許
可信号Ａ１−Ａ４を、固定的な優先順位及び時間的な優
先順位に基づき送信するようにしたことを特徴とする。
図である。本発明は記憶装置と該記憶装置を共用する複
数の上位装置との間に接続され、該上位装置からリクエ
スト信号を受信すると許可信号を送信する裁定回路であ
って、該リクエスト信号Ｒ１−Ｒ４を受信し、クロック
信号Ｓ１及び制御信号Ｓ２を送信する制御手段３と、該
リクエスト信号Ｓ１を受信し、該リクエスト信号Ｓ１を
選択的に出力するゲート手段５と、該ゲート手段５の出
力信号を該制御手段３からの該クロック信号Ｓ１に応答
して取り込むレジスタ２と、該リクエスト信号Ｒ１−Ｒ
４と該ゲート手段５の出力信号と該レジスタ２の出力信
号を受信し優先順位を選択する優先順位選択手段４と、
該制御手段３からの該制御信号Ｓ２に応じて、該レジス
タ２の出力信号をアドレスとして格納し、出力信号を該
リクエスト信号に対する許可信号Ａ１−Ａ４として出力
する記憶手段１とを設け、複数のリクエスト信号Ｒ１−
Ｒ４を受信した時に、該リクエスト信号の優先順位の高
いもの若しくは時間的に先に受信されたものに対して許
可信号Ａ１−Ａ４を、固定的な優先順位及び時間的な優
先順位に基づき送信するようにしたことを特徴とする。
【００１２】そして、本発明のゲート手段は、該リクエ
スト信号の数に対応したＡＮＤゲートａ−ｄを備え、該
ＡＮＤゲートの一方の入力には該リクエスト信号の各々
を受け、他方の入力は該優先順位選択手段からの指示信
号Ｓ３を受け、該リクエスト信号と該指示信号が一致し
たとき該ＡＮＤゲートを開放し、さらに、本発明の優先
順位選択手段４は、該上位装置からの該リクエスト信号
と該ゲート手段５の出力と該レジスタ２の出力を受け、
該指示信号Ｓ３を該ゲート手段５に出力する。
スト信号の数に対応したＡＮＤゲートａ−ｄを備え、該
ＡＮＤゲートの一方の入力には該リクエスト信号の各々
を受け、他方の入力は該優先順位選択手段からの指示信
号Ｓ３を受け、該リクエスト信号と該指示信号が一致し
たとき該ＡＮＤゲートを開放し、さらに、本発明の優先
順位選択手段４は、該上位装置からの該リクエスト信号
と該ゲート手段５の出力と該レジスタ２の出力を受け、
該指示信号Ｓ３を該ゲート手段５に出力する。
【００１３】
【作用】図１に示すように、本発明の裁定回路は記憶装
置（ＲＯＭ）１とレジスタ２と制御手段３と優先順位選
択手段４とゲート手段５により構成される。このような
構成において、本発明の裁定回路の基本動作を以下に説
明する。裁定回路は上位装置からリクエスト信号Ｒ１，
Ｒ２，Ｒ３，Ｒ４を受信すると、制御手段３はレジスタ
２にクロック信号Ｓ１を送出し、このクロック信号Ｓ１
に応答してゲート手段５を経てレジスタ２にリクエスト
信号を取り込む。このリクエスト信号をＲＯＭ１のアド
レス端子に入力し、制御手段３からさらに制御信号Ｓ２
をＲＯＭ１に送信し、制御信号Ｓ２を受信したＲＯＭ１
は入力されたリクエスト信号に対する許可信号Ａ１，Ａ
２，Ａ３，Ａ４を送信する。
置（ＲＯＭ）１とレジスタ２と制御手段３と優先順位選
択手段４とゲート手段５により構成される。このような
構成において、本発明の裁定回路の基本動作を以下に説
明する。裁定回路は上位装置からリクエスト信号Ｒ１，
Ｒ２，Ｒ３，Ｒ４を受信すると、制御手段３はレジスタ
２にクロック信号Ｓ１を送出し、このクロック信号Ｓ１
に応答してゲート手段５を経てレジスタ２にリクエスト
信号を取り込む。このリクエスト信号をＲＯＭ１のアド
レス端子に入力し、制御手段３からさらに制御信号Ｓ２
をＲＯＭ１に送信し、制御信号Ｓ２を受信したＲＯＭ１
は入力されたリクエスト信号に対する許可信号Ａ１，Ａ
２，Ａ３，Ａ４を送信する。
【００１４】優先順位選択手段４はレジスタ２に取り込
まれたリクエスト信号と、後から直接受信したリクエス
ト信号を入力とし、後から受信したリクエスト信号の中
から次のクロック信号Ｓ１に応答してレジスタ２に取り
込むもの及び既にレジスタ２に取り込まれているものに
対してゲート手段５を開放するように、レジスタ２に指
示信号Ｓ３を送信する。
まれたリクエスト信号と、後から直接受信したリクエス
ト信号を入力とし、後から受信したリクエスト信号の中
から次のクロック信号Ｓ１に応答してレジスタ２に取り
込むもの及び既にレジスタ２に取り込まれているものに
対してゲート手段５を開放するように、レジスタ２に指
示信号Ｓ３を送信する。
【００１５】即ち、リクエスト信号の優先順位は、前述
のように、Ｒ１＞Ｒ２＞Ｒ３＞Ｒ４とすると、例えば、
リクエスト信号Ｒ２を受信すると、他のリクエスト信号
が受信されていなければ許可信号Ａ２が送出される。そ
してその後直ちにリクエスト信号Ｒ４を受信しても、リ
クエスト信号Ｒ２の送信が終了するまで制御手段３はク
ロック信号Ｓ１を送出しないため、リクエスト信号Ｒ４
はレジスタ２の手前で待機することになる。
のように、Ｒ１＞Ｒ２＞Ｒ３＞Ｒ４とすると、例えば、
リクエスト信号Ｒ２を受信すると、他のリクエスト信号
が受信されていなければ許可信号Ａ２が送出される。そ
してその後直ちにリクエスト信号Ｒ４を受信しても、リ
クエスト信号Ｒ２の送信が終了するまで制御手段３はク
ロック信号Ｓ１を送出しないため、リクエスト信号Ｒ４
はレジスタ２の手前で待機することになる。
【００１６】この時、最も優先順位の高いリクエスト信
号Ｒ１を受信すると優先順位選択手段４はリクエスト信
号Ｒ１より先にリクエスト信号Ｒ４を既に受信している
ため、リクエスト信号Ｒ１をレジスタ２に入力させない
ような指示信号Ｓ３をゲート手段５に送出し、リクエス
ト信号Ｒ１はゲート手段５の手前で待機させられる。そ
して、リクエスト信号Ｒ２の送信が終了すると、制御手
段３はクロック信号Ｓ１を送信してリクエスト信号Ｒ４
をレジスタ２に取り込み、制御手段３が制御信号Ｓ２を
ＲＯＭ１に送信することにより許可信号Ａ４が送信され
る。この時、優先順位選択手段４はリクエスト信号Ｒ１
が次のクロック信号Ｓ１でレジスタ２に取り込まれるよ
うに指示信号Ｓ３をゲート手段５に送信し、リクエスト
信号Ｒ１はゲート手段５を通過してレジスタ２の手前で
待機することになり、リクエスト信号Ｒ４の送信が終了
すると、制御手段３はクロック信号Ｓ１を送信してリク
エスト信号Ｒ１をレジスタ２に取り込み、以下同様にし
て処理が続けられる。
号Ｒ１を受信すると優先順位選択手段４はリクエスト信
号Ｒ１より先にリクエスト信号Ｒ４を既に受信している
ため、リクエスト信号Ｒ１をレジスタ２に入力させない
ような指示信号Ｓ３をゲート手段５に送出し、リクエス
ト信号Ｒ１はゲート手段５の手前で待機させられる。そ
して、リクエスト信号Ｒ２の送信が終了すると、制御手
段３はクロック信号Ｓ１を送信してリクエスト信号Ｒ４
をレジスタ２に取り込み、制御手段３が制御信号Ｓ２を
ＲＯＭ１に送信することにより許可信号Ａ４が送信され
る。この時、優先順位選択手段４はリクエスト信号Ｒ１
が次のクロック信号Ｓ１でレジスタ２に取り込まれるよ
うに指示信号Ｓ３をゲート手段５に送信し、リクエスト
信号Ｒ１はゲート手段５を通過してレジスタ２の手前で
待機することになり、リクエスト信号Ｒ４の送信が終了
すると、制御手段３はクロック信号Ｓ１を送信してリク
エスト信号Ｒ１をレジスタ２に取り込み、以下同様にし
て処理が続けられる。
【００１７】また、リクエスト信号Ｒ２を受信した後、
リクエスト信号Ｒ１を受信してからリクエスト信号Ｒ４
を受信した場合は、次のクロック信号Ｓ１でリクエスト
信号Ｒ１とリクエスト信号Ｒ４が共にレジスタ２に取り
込まれても優先順位の最も高いリクエスト信号Ｒ１が先
に処理されるため、リクエスト信号Ｒ４をゲート手段５
の手前で待機させる必要がなく優先順位選択手段４も指
示信号Ｓ３を送信しない。
リクエスト信号Ｒ１を受信してからリクエスト信号Ｒ４
を受信した場合は、次のクロック信号Ｓ１でリクエスト
信号Ｒ１とリクエスト信号Ｒ４が共にレジスタ２に取り
込まれても優先順位の最も高いリクエスト信号Ｒ１が先
に処理されるため、リクエスト信号Ｒ４をゲート手段５
の手前で待機させる必要がなく優先順位選択手段４も指
示信号Ｓ３を送信しない。
【００１８】さらに複数のリクエスト信号を同時に受信
した場合、リクエスト信号を全てレジスタに取り込み、
後は従来の回路と同様に、ＲＯＭに書き込まれたデータ
に従って許可信号の決定、送信が行われる。
した場合、リクエスト信号を全てレジスタに取り込み、
後は従来の回路と同様に、ＲＯＭに書き込まれたデータ
に従って許可信号の決定、送信が行われる。
【００１９】
【実施例】図２は本発明の裁定回路の一実施例ブロック
図である。図示のように、記憶装置１は読出し専用メモ
リ（ＲＯＭ）で構成され、第２の制御回路４は複数のＯ
Ｒゲート、ＡＮＤゲート、及びインバータで構成され、
ゲート回路５はＡＮＤゲートａ〜ｄで構成される。また
、図３、図４は図２の裁定回路の信号タイミングチャー
トである。
図である。図示のように、記憶装置１は読出し専用メモ
リ（ＲＯＭ）で構成され、第２の制御回路４は複数のＯ
Ｒゲート、ＡＮＤゲート、及びインバータで構成され、
ゲート回路５はＡＮＤゲートａ〜ｄで構成される。また
、図３、図４は図２の裁定回路の信号タイミングチャー
トである。
【００２０】複数の上位装置から同時にリクエスト信号
Ｒ１，Ｒ２，Ｒ３，Ｒ４を受信した場合に、図３に示す
ようにＲＯＭ１に対するアクセス許可を要求するリクエ
スト信号Ｒ１，Ｒ２としてゲート回路５に論理「１」を
送信する。この時点ではゲート回路５は全て開放状態な
ので、制御回路３が送信したクロック信号Ｓ１によって
、レジスタ２にリクエスト信号Ｒ１，Ｒ２が取り込まれ
、ＲＯＭ１のアドレス端子に入力される。
Ｒ１，Ｒ２，Ｒ３，Ｒ４を受信した場合に、図３に示す
ようにＲＯＭ１に対するアクセス許可を要求するリクエ
スト信号Ｒ１，Ｒ２としてゲート回路５に論理「１」を
送信する。この時点ではゲート回路５は全て開放状態な
ので、制御回路３が送信したクロック信号Ｓ１によって
、レジスタ２にリクエスト信号Ｒ１，Ｒ２が取り込まれ
、ＲＯＭ１のアドレス端子に入力される。
【００２１】また、ＲＯＭ１には下記の表１のようにデ
ータが格納されているとすると、リクエスト信号Ｒ１が
最優先となり、リクエスト信号Ｒ４が最下位となるため
、この場合には制御回路３から制御信号Ｓ２が送信され
てＲＯＭ１のリクエスト信号Ｒ１に対する許可信号Ａ１
が論理「１」となり、許可信号Ａ１を受信した上位装置
は記憶装置にアクセスを開始する。
ータが格納されているとすると、リクエスト信号Ｒ１が
最優先となり、リクエスト信号Ｒ４が最下位となるため
、この場合には制御回路３から制御信号Ｓ２が送信され
てＲＯＭ１のリクエスト信号Ｒ１に対する許可信号Ａ１
が論理「１」となり、許可信号Ａ１を受信した上位装置
は記憶装置にアクセスを開始する。
【００２２】
【表１】
【００２３】当該上位装置はアクセスを終了するとリク
エスト信号Ｒ１を論理「０」に立ち下げ、これを受信し
た制御回路３はクロック信号Ｓ１を送信するが、この時
、レジスタ２にはリクエスト信号Ｒ２が入力されている
だけなので、レジスタ２にはリクエスト信号Ｒ２が取り
込まれたままの状態となる。そしてリクエスト信号Ｒ２
がＲＯＭ１に入力されると、制御回路３は制御信号Ｓ２
を送信してＲＯＭ１のリクエスト信号Ｒ２に対する許可
信号Ａ２が論理「１」となり、許可信号Ａ２を受信した
上位装置は記憶装置にアクセスを開始する。
エスト信号Ｒ１を論理「０」に立ち下げ、これを受信し
た制御回路３はクロック信号Ｓ１を送信するが、この時
、レジスタ２にはリクエスト信号Ｒ２が入力されている
だけなので、レジスタ２にはリクエスト信号Ｒ２が取り
込まれたままの状態となる。そしてリクエスト信号Ｒ２
がＲＯＭ１に入力されると、制御回路３は制御信号Ｓ２
を送信してＲＯＭ１のリクエスト信号Ｒ２に対する許可
信号Ａ２が論理「１」となり、許可信号Ａ２を受信した
上位装置は記憶装置にアクセスを開始する。
【００２４】この上位装置のアクセスが終了すると当該
上位装置はリクエスト信号Ｒ２を論理「０」に立ち下げ
、これを受信した制御回路３はクロック信号Ｓ１を送信
するが、この時、次のリクエスト信号は入力されていな
いので、レジスタ２には論理「０」だけ取り込まれて、
次のリクエスト信号の入力があるまで動作を停止する。
上位装置はリクエスト信号Ｒ２を論理「０」に立ち下げ
、これを受信した制御回路３はクロック信号Ｓ１を送信
するが、この時、次のリクエスト信号は入力されていな
いので、レジスタ２には論理「０」だけ取り込まれて、
次のリクエスト信号の入力があるまで動作を停止する。
【００２５】そして、次にリクエスト信号Ｒ３を受信し
て許可信号Ａ３が送信されている時にリクエスト信号Ｒ
４を受信し、その後直ちに最も優先順位の高いリクエス
ト信号Ｒ１を受信した場合に、図４に示すように、まず
、リクエスト信号Ｒ３を受信中にリクエスト信号Ｒ４を
受信すると、リクエスト信号Ｒ４はレジスタ２の手前で
待機状態となるので、ＯＲゲートｊの出力は論理「０」
となり、ＡＮＤゲートｏ，ｐの出力も論理「０」となり
、リクエスト信号Ｒ１，Ｒ２は論理「０」のためにＯＲ
ゲートｋ，ｌの入力は全て論理「０」となり、ＯＲゲー
トｋ，ｌの出力である指示信号ａ’とｂ’は論理「０」
となって、ＡＮＤゲートａ，ｂが閉じる。
て許可信号Ａ３が送信されている時にリクエスト信号Ｒ
４を受信し、その後直ちに最も優先順位の高いリクエス
ト信号Ｒ１を受信した場合に、図４に示すように、まず
、リクエスト信号Ｒ３を受信中にリクエスト信号Ｒ４を
受信すると、リクエスト信号Ｒ４はレジスタ２の手前で
待機状態となるので、ＯＲゲートｊの出力は論理「０」
となり、ＡＮＤゲートｏ，ｐの出力も論理「０」となり
、リクエスト信号Ｒ１，Ｒ２は論理「０」のためにＯＲ
ゲートｋ，ｌの入力は全て論理「０」となり、ＯＲゲー
トｋ，ｌの出力である指示信号ａ’とｂ’は論理「０」
となって、ＡＮＤゲートａ，ｂが閉じる。
【００２６】その後リクエスト信号Ｒ１が受信されるが
、ＡＮＤゲートａが閉じているため、ゲート回路５の手
前で待機状態となる。リクエスト信号Ｒ３が論理「０」
に立ち下げられると、制御回路３はクロック信号Ｓ１を
送信するが、この時レジスタ２にはリクエスト信号Ｒ４
だけが取り込まれる。リクエスト信号Ｒ４が取り込まれ
ると、レジスタ２の手前で待機状態のリクエスト信号が
無くなるので、ＯＲゲートｈ，ｉ，ｊの出力が論理「１
」となって、これらを入力とするＡＮＤゲートｏ，ｐの
出力も論理「１」となり、ＯＲゲートｋ，ｌの出力であ
る指示信号ａ’，ｂ’が論理「１」となってＡＮＤゲー
トａ，ｂは開放状態となり、リクエスト信号Ｒ１はレジ
スタ２の手前で待機状態となる。
、ＡＮＤゲートａが閉じているため、ゲート回路５の手
前で待機状態となる。リクエスト信号Ｒ３が論理「０」
に立ち下げられると、制御回路３はクロック信号Ｓ１を
送信するが、この時レジスタ２にはリクエスト信号Ｒ４
だけが取り込まれる。リクエスト信号Ｒ４が取り込まれ
ると、レジスタ２の手前で待機状態のリクエスト信号が
無くなるので、ＯＲゲートｈ，ｉ，ｊの出力が論理「１
」となって、これらを入力とするＡＮＤゲートｏ，ｐの
出力も論理「１」となり、ＯＲゲートｋ，ｌの出力であ
る指示信号ａ’，ｂ’が論理「１」となってＡＮＤゲー
トａ，ｂは開放状態となり、リクエスト信号Ｒ１はレジ
スタ２の手前で待機状態となる。
【００２７】また、この時、リクエスト信号Ｒ２を受信
するとＡＮＤゲートｂは開放状態なのでリクエスト信号
Ｒ１と共にレジスタ２の手前で待機状態となり、リクエ
スト信号Ｒ４が論理「０」に立ち下げられると制御回路
３はクロック信号Ｓ１を送信してリクエスト信号Ｒ１，
Ｒ２をレジスタ２に取り込むが、制御回路３から制御信
号Ｓ２が送信されると、ＲＯＭ１の出力は優先順位の高
い、先に受信したリクエスト信号Ｒ１に対する許可信号
Ａ１を論理「１」として送信し、許可信号Ａ１を受信し
た上位装置は記憶装置にアクセスを開始する。
するとＡＮＤゲートｂは開放状態なのでリクエスト信号
Ｒ１と共にレジスタ２の手前で待機状態となり、リクエ
スト信号Ｒ４が論理「０」に立ち下げられると制御回路
３はクロック信号Ｓ１を送信してリクエスト信号Ｒ１，
Ｒ２をレジスタ２に取り込むが、制御回路３から制御信
号Ｓ２が送信されると、ＲＯＭ１の出力は優先順位の高
い、先に受信したリクエスト信号Ｒ１に対する許可信号
Ａ１を論理「１」として送信し、許可信号Ａ１を受信し
た上位装置は記憶装置にアクセスを開始する。
【００２８】リクエスト信号Ｒ１が立ち下げられると、
制御回路３はクロック信号Ｓ１を送信するが、レジスタ
２にはリクエスト信号Ｒ２だけが取り込まれていること
になり、制御回路３からの制御信号Ｓ２によってＲＯＭ
１の出力はリクエスト信号Ｒ２に対する許可信号Ａ２が
論理「１」となって送信され、許可信号Ａ２を受信した
上位装置は記憶装置にアクセスを開始する。
制御回路３はクロック信号Ｓ１を送信するが、レジスタ
２にはリクエスト信号Ｒ２だけが取り込まれていること
になり、制御回路３からの制御信号Ｓ２によってＲＯＭ
１の出力はリクエスト信号Ｒ２に対する許可信号Ａ２が
論理「１」となって送信され、許可信号Ａ２を受信した
上位装置は記憶装置にアクセスを開始する。
【００２９】リクエスト信号Ｒ２が論理「０」に立ち下
げられると、制御回路３はクロック信号Ｓ１を送信する
が、この時リクエスト信号は受信されていないので、レ
ジスタ２には論理「０」だけが取り込まれて次の入力が
あるまで動作を停止する。
げられると、制御回路３はクロック信号Ｓ１を送信する
が、この時リクエスト信号は受信されていないので、レ
ジスタ２には論理「０」だけが取り込まれて次の入力が
あるまで動作を停止する。
【００３０】
【発明の効果】以上説明したように、本発明は１つの記
憶装置によって複数の上位装置が１つの記憶装置をアク
セスする際の競合を防止し、レジスタと制御回路によっ
て、後から受信した順番にリクエスト信号を待機状態と
することが出来るので、複数の上位装置から一度にリク
エスト信号を受信した場合や、リクエスト信号が頻繁に
受信される場合に、優先順位の低いリクエスト信号が長
時間待機することが無くなり、効率のよい優先順位を割
りつけることができる。
憶装置によって複数の上位装置が１つの記憶装置をアク
セスする際の競合を防止し、レジスタと制御回路によっ
て、後から受信した順番にリクエスト信号を待機状態と
することが出来るので、複数の上位装置から一度にリク
エスト信号を受信した場合や、リクエスト信号が頻繁に
受信される場合に、優先順位の低いリクエスト信号が長
時間待機することが無くなり、効率のよい優先順位を割
りつけることができる。
【図１】本発明の原理構成図である。
【図２】本発明の裁定回路の一実施例ブロック図である
。
。
【図３】本発明の信号タイミングチャートの一例である
。
。
【図４】本発明の信号タイミングチャートの他の例であ
る。
る。
１ ＲＯＭ
２ レジスタ
３ 制御回路
４ 優先順位選択回路
５ ゲート回路
Ｒ１−Ｒ４ リクエスト信号
Ａ１−Ａ４ 許可信号
Ｓ１ クロック信号
Ｓ２ 制御信号
Ｓ３ 指示信号
Claims (3)
- 【請求項１】 記憶装置と該記憶装置を共用する複数
の上位装置との間に接続され、該上位装置からリクエス
ト信号を受信すると許可信号を送信する裁定回路であっ
て、該リクエスト信号（Ｒ１−Ｒ４）を受信し、クロッ
ク信号（Ｓ１）及び制御信号（Ｓ２）を送信する制御手
段（３）と、該リクエスト信号（Ｓ１）を受信し、該リ
クエスト信号（Ｓ１）を選択的に出力するゲート手段（
５）と、該ゲート手段（５）の出力信号を該制御手段（
３）からの該クロック信号（Ｓ１）に応答して取り込む
レジスタ（２）と、該リクエスト信号（Ｒ１−Ｒ４）と
該ゲート手段（５）の出力信号と該レジスタ（２）の出
力信号を受信し優先順位を選択する優先順位選択手段（
４）と、該制御手段（３）からの該制御信号（Ｓ２）に
応じて、該レジスタ（２）の出力信号をアドレスとして
格納し、出力信号を該リクエスト信号に対する許可信号
（Ａ１−Ａ４）として出力する記憶手段（１）とを設け
、複数のリクエスト信号（Ｒ１−Ｒ４）を受信した時に
、該リクエスト信号の優先順位の高いもの若しくは時間
的に先に受信されたものに対して許可信号（Ａ１−Ａ４
）を、固定的な優先順位及び時間的な優先順位に基づき
送信するようにしたことを特徴とする裁定回路。 - 【請求項２】 該ゲート手段は、該リクエスト信号の
数に対応したＡＮＤゲート（ａ−ｄ）を備え、該ＡＮＤ
ゲートの一方の入力には該リクエスト信号の各々を受け
、他方の入力は該優先順位選択手段からの指示信号（Ｓ
３）を受け、該リクエスト信号と該指示信号が一致した
とき該ＡＮＤゲートを開放する請求項１に記載の裁定回
路。 - 【請求項３】 該優先順位選択手段（４）は、該上位
装置からの該リクエスト信号と該ゲート手段（５）の出
力と該レジスタ（２）の出力を受け、該指示信号（Ｓ３
）を該ゲート手段（５）に出力する請求項１又は２に記
載の裁定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198791A JPH04246744A (ja) | 1991-02-01 | 1991-02-01 | 裁定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198791A JPH04246744A (ja) | 1991-02-01 | 1991-02-01 | 裁定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04246744A true JPH04246744A (ja) | 1992-09-02 |
Family
ID=11792941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198791A Withdrawn JPH04246744A (ja) | 1991-02-01 | 1991-02-01 | 裁定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04246744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7698486B1 (en) * | 2003-03-14 | 2010-04-13 | Marvell International Ltd. | Method and apparatus for bus arbitration dynamic priority based on waiting period |
-
1991
- 1991-02-01 JP JP1198791A patent/JPH04246744A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7698486B1 (en) * | 2003-03-14 | 2010-04-13 | Marvell International Ltd. | Method and apparatus for bus arbitration dynamic priority based on waiting period |
| US8041870B1 (en) | 2003-03-14 | 2011-10-18 | Marvell International Ltd. | Method and apparatus for dynamically granting access of a shared resource among a plurality of requestors |
| US8307139B1 (en) | 2003-03-14 | 2012-11-06 | Marvell International Ltd. | Method and apparatus for dynamically granting access of a shared resource among a plurality of requestors |
| US9037767B1 (en) | 2003-03-14 | 2015-05-19 | Marvell International Ltd. | Method and apparatus for dynamically granting access of a shared resource among a plurality of requestors |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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