JP2946561B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JP2946561B2 JP2946561B2 JP1276122A JP27612289A JP2946561B2 JP 2946561 B2 JP2946561 B2 JP 2946561B2 JP 1276122 A JP1276122 A JP 1276122A JP 27612289 A JP27612289 A JP 27612289A JP 2946561 B2 JP2946561 B2 JP 2946561B2
- Authority
- JP
- Japan
- Prior art keywords
- bank
- bus
- cpus
- cpu
- arbiter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサシステムに関する。
従来のマルチプロセッサシステムは同一のメモリを共
有RAMとして、複数のCPUがそれぞれにアクセスしてい
る。
有RAMとして、複数のCPUがそれぞれにアクセスしてい
る。
上述した従来のマルチプロセッサシステムは、CPUの
数が多くなると共有RAMのアクセス待ちが多くなるので
スループットが低下するという欠点があり、これを防止
するためにCPUの数を２ないし４個と限定して、第３図
に示すように各CPUを共有RAMで次々にリンクする方法が
用いられているが、データの流れがCPUを介することに
なるので処理時間が長くなり、リアルタイム処理には不
適である。
数が多くなると共有RAMのアクセス待ちが多くなるので
スループットが低下するという欠点があり、これを防止
するためにCPUの数を２ないし４個と限定して、第３図
に示すように各CPUを共有RAMで次々にリンクする方法が
用いられているが、データの流れがCPUを介することに
なるので処理時間が長くなり、リアルタイム処理には不
適である。
本発明の目的は、共有メモリの同時アクセスを可能と
して上述した欠点を解消するマルチプロセッサシステム
を提供することである。
して上述した欠点を解消するマルチプロセッサシステム
を提供することである。
本発明のマルチプロセッサシステムは、 複数のバンクに分割されたメモリ領域のそれぞれのバ
ンクごとに、複数のCPUからのアクセスに対する優先順
を判別するアービターを有するマルチ・マルチポートメ
モリと、各バンクにそれぞれ接続されて書き込み時およ
び読み出し時に共通に用いられる各バンク専用のバス
と、すべてのバンク専用のバスにそれぞれバスバッファ
を仲介として接続された複数のCPUとよりなり、各CPUは
それぞれ独立して所望のバンクに対するリクエストを出
力し、アービターにより許可されたとき当該バンクにバ
スバッファおよび専用のバスを介してアクセスする手段
を有している。
ンクごとに、複数のCPUからのアクセスに対する優先順
を判別するアービターを有するマルチ・マルチポートメ
モリと、各バンクにそれぞれ接続されて書き込み時およ
び読み出し時に共通に用いられる各バンク専用のバス
と、すべてのバンク専用のバスにそれぞれバスバッファ
を仲介として接続された複数のCPUとよりなり、各CPUは
それぞれ独立して所望のバンクに対するリクエストを出
力し、アービターにより許可されたとき当該バンクにバ
スバッファおよび専用のバスを介してアクセスする手段
を有している。
（作用） マルチ・マルチポートメモリの各バンクは、それぞれ
マルチポートとアービターとを備え、専用のバスに接続
されており、一方、各CPUはすべてのバスにそれぞれバ
スバッファを介して接続され、かつ、任意のバンクを指
定してそのアービターの許可により当該バンクの専用バ
スとの接続を選ぶことができる。したがって、一つのCP
Uがあるバンクをアクセス中でも他のCPUは他のバンクを
選択して同時にアクセスすることができるので、スルー
プットの低下を避けることができる。
マルチポートとアービターとを備え、専用のバスに接続
されており、一方、各CPUはすべてのバスにそれぞれバ
スバッファを介して接続され、かつ、任意のバンクを指
定してそのアービターの許可により当該バンクの専用バ
スとの接続を選ぶことができる。したがって、一つのCP
Uがあるバンクをアクセス中でも他のCPUは他のバンクを
選択して同時にアクセスすることができるので、スルー
プットの低下を避けることができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のマルチプロセッサシステムの一実施
例の概略構成を示すブロック図、第２図はCPU1とRAM5の
内部構成を示す回路図である。
例の概略構成を示すブロック図、第２図はCPU1とRAM5の
内部構成を示す回路図である。
RAM5は４個のバンク51,52,53,54に区分され、バンク5
1〜54はそれぞれにマルチポートを有し、複数のCPU1,2,
3,4から同時にアクセスされたときその優先順を判別す
るアービター71,72,73,74が付属している。また、各バ
ンク51〜54にはバス61,62,63,64がそれぞれ接続され、
４個のCPU1〜４は各バス61〜64にそれぞれ接続されてい
る。CPU1は中央処理装置11と、中央処理装置11と各バス
61〜64との間にそれぞれ介在するバスバッファ（245）1
21,122,123,124と、中央処理装置11からの入力にしたが
いバンク51〜54のうちのいずれか一つを選択してリクェ
スト信号REQを出力するデコーダ（139）13と、RAM5の各
アービター71〜74からアクノレッジ信号ACKを入力した
とき中央処理装置11にアクセス可の信号を伝えるオァー
ゲート14とを有している。なお、バスバッファ121〜124
はアクノレッジ信号ACKによりアクティブとされる。ま
た、CPU2,3,4も上述したCPU1と同様の構成を有してい
る。
1〜54はそれぞれにマルチポートを有し、複数のCPU1,2,
3,4から同時にアクセスされたときその優先順を判別す
るアービター71,72,73,74が付属している。また、各バ
ンク51〜54にはバス61,62,63,64がそれぞれ接続され、
４個のCPU1〜４は各バス61〜64にそれぞれ接続されてい
る。CPU1は中央処理装置11と、中央処理装置11と各バス
61〜64との間にそれぞれ介在するバスバッファ（245）1
21,122,123,124と、中央処理装置11からの入力にしたが
いバンク51〜54のうちのいずれか一つを選択してリクェ
スト信号REQを出力するデコーダ（139）13と、RAM5の各
アービター71〜74からアクノレッジ信号ACKを入力した
とき中央処理装置11にアクセス可の信号を伝えるオァー
ゲート14とを有している。なお、バスバッファ121〜124
はアクノレッジ信号ACKによりアクティブとされる。ま
た、CPU2,3,4も上述したCPU1と同様の構成を有してい
る。
そこで、例えばCPU1からバンク51に対してアクセスす
る場合、中央処理装置11はデコーダ13にバンク51を指定
する入力信号を出力する。デコーダ13はこれに応じてバ
ンク51にバス61を介してリクェスト信号REQを出力す
る。これを受けてバンク51のアービター71はCPU1に対し
て優先順を与えてアクノレッジ信号ACKを出力し、アク
ノレッジ信号ACKはバス61を経てバスバッファ121をアク
ティブとするとともにオァーゲート14を介して中央処理
装置11に入力され、以後、中央処理装置11によりバスバ
ッファ121を介してバンク51のアクセスが行われる。こ
のとき、同時に他のCPU2〜４が他のバンク２〜４を、同
様の手順によりアクセスすることが可能である。
る場合、中央処理装置11はデコーダ13にバンク51を指定
する入力信号を出力する。デコーダ13はこれに応じてバ
ンク51にバス61を介してリクェスト信号REQを出力す
る。これを受けてバンク51のアービター71はCPU1に対し
て優先順を与えてアクノレッジ信号ACKを出力し、アク
ノレッジ信号ACKはバス61を経てバスバッファ121をアク
ティブとするとともにオァーゲート14を介して中央処理
装置11に入力され、以後、中央処理装置11によりバスバ
ッファ121を介してバンク51のアクセスが行われる。こ
のとき、同時に他のCPU2〜４が他のバンク２〜４を、同
様の手順によりアクセスすることが可能である。
本実施例は本願と同一の出願人による特開昭61−1666
67号に開示されているマザーボードを用いることによ
り、極めて有効なマルチプロセッサシステムを得ること
ができる。
67号に開示されているマザーボードを用いることによ
り、極めて有効なマルチプロセッサシステムを得ること
ができる。
上述したように本発明は、共有のマルチ・マルチポー
トメモリを複数のバンクに分割して、それぞれのバンク
にアクセスの優先順を指定するアービターを付属させ、
CPUが任意のバンクを指定してアクセスすることを可能
とすることより、複数のCPUの一つがあるバンクを優先
してアクセス中でも他のCPUは他のバンクを指定して同
時にアクセスすることができ、システムの規模が大きく
なってもスループットが低下しないという効果がある。
トメモリを複数のバンクに分割して、それぞれのバンク
にアクセスの優先順を指定するアービターを付属させ、
CPUが任意のバンクを指定してアクセスすることを可能
とすることより、複数のCPUの一つがあるバンクを優先
してアクセス中でも他のCPUは他のバンクを指定して同
時にアクセスすることができ、システムの規模が大きく
なってもスループットが低下しないという効果がある。
第１図は本発明のマルチプロセッサシステムの一実施例
の構成を示すブロック図、第２図はCPU1とRAM5の内部構
成を示す回路図、第３図はマルチプロセッサシステムの
従来例の構成を示すブロック図である。 1,2,3,4……CPU、 ５……RAM、 51,52,53,54……バンク、 61,62,63,64……バス、 71,72,73,74……アービター、 11……中央処理装置、 121,122,123,124……バスバッファ、 13……デコーダ、 14……オァーゲート。
の構成を示すブロック図、第２図はCPU1とRAM5の内部構
成を示す回路図、第３図はマルチプロセッサシステムの
従来例の構成を示すブロック図である。 1,2,3,4……CPU、 ５……RAM、 51,52,53,54……バンク、 61,62,63,64……バス、 71,72,73,74……アービター、 11……中央処理装置、 121,122,123,124……バスバッファ、 13……デコーダ、 14……オァーゲート。
Claims (1)
- 【請求項１】複数のバンクに分割されたメモリ領域のそ
れぞれのバンクごとに、複数のCPUからのアクセスに対
する優先順を判別するアービターを有するマルチ・マル
チポートメモリと、 各バンクにそれぞれ接続されて書き込み時および読み出
し時に共通に用いられる各バンク専用のバスと、 すべてのバンク専用のバスにそれぞれバスバッファを仲
介として接続された複数のCPUとよりなり、 各CPUは、それぞれ独立して所望のバンクに対するリク
エストを出力し、前記アービターにより許可されたとき
当該バンクにバスバッファおよび専用のバスを介してア
クセスするための手段を有しているマルチプロセッサシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276122A JP2946561B2 (ja) | 1989-10-25 | 1989-10-25 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276122A JP2946561B2 (ja) | 1989-10-25 | 1989-10-25 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03138750A JPH03138750A (ja) | 1991-06-13 |
| JP2946561B2 true JP2946561B2 (ja) | 1999-09-06 |
Family
ID=17565101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1276122A Expired - Lifetime JP2946561B2 (ja) | 1989-10-25 | 1989-10-25 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946561B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06250931A (ja) | 1993-02-26 | 1994-09-09 | Mitsubishi Electric Corp | 情報処理装置 |
-
1989
- 1989-10-25 JP JP1276122A patent/JP2946561B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03138750A (ja) | 1991-06-13 |
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