JPH06250931A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH06250931A JPH06250931A JP5037203A JP3720393A JPH06250931A JP H06250931 A JPH06250931 A JP H06250931A JP 5037203 A JP5037203 A JP 5037203A JP 3720393 A JP3720393 A JP 3720393A JP H06250931 A JPH06250931 A JP H06250931A
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- 230000015654 memory Effects 0.000 claims abstract description 471
- 230000010365 information processing Effects 0.000 claims description 65
- 238000000034 method Methods 0.000 claims description 64
- 230000002457 bidirectional effect Effects 0.000 claims description 49
- 230000009977 dual effect Effects 0.000 claims description 20
- 238000012545 processing Methods 0.000 description 77
- 238000012937 correction Methods 0.000 description 44
- 238000010586 diagram Methods 0.000 description 24
- 238000012546 transfer Methods 0.000 description 19
- 230000008859 change Effects 0.000 description 16
- 239000013256 coordination polymer Substances 0.000 description 14
- 230000000694 effects Effects 0.000 description 12
- 238000004891 communication Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
Abstract
(57)【要約】
【目的】 メモリを二重化して信頼性を高め二重書き込
み，個別読出しが可能なシステムのハードウエアを削減
したり、二重化されたＣＰＵカードで二重書込み，個別
読み出しを可能にしたり、複数のＣＰＵが同時に別々の
メモリにアクセスできるようにすることを目的とする。 【構成】 二重書き時、メモリ１１０４読出し時、メモ
リ１１０５読出し時のそれぞれの場合において、チップ
セレクト方式によって各メモリをセレクトしたり、メモ
リに対するチップセレクト信号は、アドレスをデコード
するだけでなく、他系からのアクセスなのか否かを示す
信号と、書き込みか読み出しかを識別する信号もデコー
ドしたり、ひとつのＣＰＵバスを双方向ゲートでメモリ
の数に分割し、各々のアドレスデコーダの出力信号をバ
スアービタが受け判断する。
み，個別読出しが可能なシステムのハードウエアを削減
したり、二重化されたＣＰＵカードで二重書込み，個別
読み出しを可能にしたり、複数のＣＰＵが同時に別々の
メモリにアクセスできるようにすることを目的とする。 【構成】 二重書き時、メモリ１１０４読出し時、メモ
リ１１０５読出し時のそれぞれの場合において、チップ
セレクト方式によって各メモリをセレクトしたり、メモ
リに対するチップセレクト信号は、アドレスをデコード
するだけでなく、他系からのアクセスなのか否かを示す
信号と、書き込みか読み出しかを識別する信号もデコー
ドしたり、ひとつのＣＰＵバスを双方向ゲートでメモリ
の数に分割し、各々のアドレスデコーダの出力信号をバ
スアービタが受け判断する。
Description
【０００１】
【産業上の利用分野】この発明は、系の二重化を図った
情報処理装置の改良に関するものであり、具体的には、
二重化されたメモリの書き込み読み出し方式の改良を図
ったもの、また二重化されたＣＰＵカードにおけるメモ
リの二重化制御方式の改良を図ったもの、さらには複数
のＣＰＵと複数のメモリがひとつのＣＰＵバスを介して
接続されるマルチプロセッサシステムの改良を図ったも
のに関するものである。
情報処理装置の改良に関するものであり、具体的には、
二重化されたメモリの書き込み読み出し方式の改良を図
ったもの、また二重化されたＣＰＵカードにおけるメモ
リの二重化制御方式の改良を図ったもの、さらには複数
のＣＰＵと複数のメモリがひとつのＣＰＵバスを介して
接続されるマルチプロセッサシステムの改良を図ったも
のに関するものである。
【０００２】
【従来の技術】図１０は例えば特開平１−１６９５５７
号公報に示された従来の記憶制御方式を示したものであ
る。図において、１０１ａ〜１０１ｄは所定の手順に従
って演算処理等を行なうＣＰＵ、１０４，１０５はＣＰ
Ｕ１０１ａ〜１０１ｄが処理したデータ等を記憶する記
憶装置、１０２はこの記憶装置１０４，１０５の制御を
行なう記憶制御装置、１０３はこの記憶制御装置１０２
に内蔵されその二重書込みを行なう際の制御を行なう二
重書込装置である。
号公報に示された従来の記憶制御方式を示したものであ
る。図において、１０１ａ〜１０１ｄは所定の手順に従
って演算処理等を行なうＣＰＵ、１０４，１０５はＣＰ
Ｕ１０１ａ〜１０１ｄが処理したデータ等を記憶する記
憶装置、１０２はこの記憶装置１０４，１０５の制御を
行なう記憶制御装置、１０３はこの記憶制御装置１０２
に内蔵されその二重書込みを行なう際の制御を行なう二
重書込装置である。
【０００３】この装置は１６組のクラスタからなり、１
つのクラスタに４台のＣＰＵを含み、各クラスタは２台
の記憶装置を有するように構成されている。
つのクラスタに４台のＣＰＵを含み、各クラスタは２台
の記憶装置を有するように構成されている。
【０００４】次に動作について説明する。ＣＰＵの命令
が同一の情報を２台の記憶装置に同時に格納する二重書
込みを行なう旨の命令であれば、ＣＰＵ１０１ａ〜１０
１ｄのいずれかは記憶制御装置１０２内の二重書込装置
１０３に対し二重書込みを行なう旨のリクエストを行
う。二重書込装置１０３はこの二重書込みのリクエスト
を受けると、指定された一方の記憶装置１０４の書込み
アドレスに対応する他方の記憶装置１０５の二重書込み
アドレスを自動的に作成し、両記憶装置１０４，１０５
に対して同時に書込みリクエストを送出する。従って記
憶装置に格納すべき情報を１回の書込動作で２つの記憶
装置に格納することができる。
が同一の情報を２台の記憶装置に同時に格納する二重書
込みを行なう旨の命令であれば、ＣＰＵ１０１ａ〜１０
１ｄのいずれかは記憶制御装置１０２内の二重書込装置
１０３に対し二重書込みを行なう旨のリクエストを行
う。二重書込装置１０３はこの二重書込みのリクエスト
を受けると、指定された一方の記憶装置１０４の書込み
アドレスに対応する他方の記憶装置１０５の二重書込み
アドレスを自動的に作成し、両記憶装置１０４，１０５
に対して同時に書込みリクエストを送出する。従って記
憶装置に格納すべき情報を１回の書込動作で２つの記憶
装置に格納することができる。
【０００５】また、図１１は例えば特開平３−１４４７
３９号公報に示された従来の二重化記憶装置へのデータ
転写制御方式を示したものである。図において、２０
１，２０４は所定の手順に従って演算処理等を行なう中
央処理装置、２０２，２０５は中央処理装置２０１，２
０４が処理したデータ等を記憶する記憶装置、２０３，
２０９は図中の一点鎖線で区切った２つの中央処理装置
の系の間で情報を転送する系間情報転送装置、２０６は
中央処理装置２０１，記憶装置２０２，系間情報転送装
置２０３の間でデータのやりとりを行なうためのデータ
バス、２０７は中央処理装置２０４，記憶装置２０５，
系間情報転送装置２０９の間でデータのやりとりを行な
うためのデータバス、２０８は系間情報転送装置２０３
内に設けられた系間情報送出回路、２１２は系間情報転
送装置２０３と２０９との間でデータのやりとりを行な
うための系間データバス、２１０は系間情報送出回路２
０８から系間データバス２１２を介して送出されたデー
タが書き込まれるバッファ回路、２１１は動作状態にあ
る系（以下ＡＣＴ系と称す）の中央処理装置２０１側か
らの情報を動作停止状態にある系（以下ＳＴＢＹ系と称
す）の中央処理装置２０４の記憶装置２０５に書き込む
書き込み情報送出回路、２１３はＡＣＴ系からの読出し
情報とＳＴＢＹ系からの読出し情報とを比較するデータ
比較回路である。
３９号公報に示された従来の二重化記憶装置へのデータ
転写制御方式を示したものである。図において、２０
１，２０４は所定の手順に従って演算処理等を行なう中
央処理装置、２０２，２０５は中央処理装置２０１，２
０４が処理したデータ等を記憶する記憶装置、２０３，
２０９は図中の一点鎖線で区切った２つの中央処理装置
の系の間で情報を転送する系間情報転送装置、２０６は
中央処理装置２０１，記憶装置２０２，系間情報転送装
置２０３の間でデータのやりとりを行なうためのデータ
バス、２０７は中央処理装置２０４，記憶装置２０５，
系間情報転送装置２０９の間でデータのやりとりを行な
うためのデータバス、２０８は系間情報転送装置２０３
内に設けられた系間情報送出回路、２１２は系間情報転
送装置２０３と２０９との間でデータのやりとりを行な
うための系間データバス、２１０は系間情報送出回路２
０８から系間データバス２１２を介して送出されたデー
タが書き込まれるバッファ回路、２１１は動作状態にあ
る系（以下ＡＣＴ系と称す）の中央処理装置２０１側か
らの情報を動作停止状態にある系（以下ＳＴＢＹ系と称
す）の中央処理装置２０４の記憶装置２０５に書き込む
書き込み情報送出回路、２１３はＡＣＴ系からの読出し
情報とＳＴＢＹ系からの読出し情報とを比較するデータ
比較回路である。
【０００６】次に動作について説明する。ＡＣＴ系の中
央処理装置２０１からＡＣＴ系の記憶装置２０２に対す
るデータ書き込みアクセスが発生した時に、メモリアド
レスとメモリ書き込みデータと書き込み信号がデータバ
ス２０６を介して記憶装置２０２に通知されるととも
に、系間情報転送装置２０３にも通知され、系間情報送
出回路２０８内部でラッチされる。これらの信号は系間
データバス２１２を介してＳＴＢＹ系の系間情報転送装
置２０９にも通知され、その内部のバッファ回路２１０
にＡＣＴ系のクロックに同期して書き込まれる。これら
の信号はＳＴＢＹ系のクロックに同期して、ＡＣＴ系の
データバスの動作とは無関係にバッファ回路２１０から
読み出され、書き込み情報送出回路２１１を介してデー
タバス２０７に送出され、ＳＴＢＹ系の記憶装置２０５
に書き込まれる。
央処理装置２０１からＡＣＴ系の記憶装置２０２に対す
るデータ書き込みアクセスが発生した時に、メモリアド
レスとメモリ書き込みデータと書き込み信号がデータバ
ス２０６を介して記憶装置２０２に通知されるととも
に、系間情報転送装置２０３にも通知され、系間情報送
出回路２０８内部でラッチされる。これらの信号は系間
データバス２１２を介してＳＴＢＹ系の系間情報転送装
置２０９にも通知され、その内部のバッファ回路２１０
にＡＣＴ系のクロックに同期して書き込まれる。これら
の信号はＳＴＢＹ系のクロックに同期して、ＡＣＴ系の
データバスの動作とは無関係にバッファ回路２１０から
読み出され、書き込み情報送出回路２１１を介してデー
タバス２０７に送出され、ＳＴＢＹ系の記憶装置２０５
に書き込まれる。
【０００７】ＡＣＴ系の中央処理装置２０１からＡＣＴ
系の記憶装置２０２に対するデータ読み出しアクセスが
発生した時には、メモリアドレスと読み出し信号がデー
タバス２０６を介して記憶装置２０２に通知されるとと
もに系間情報転送装置２０３にも通知され系間情報送出
回路２０８内部でラッチされる。記憶装置２０２は受信
したメモリアドレスの読み出しデータをデータバス２０
６を介して中央処理装置２０１に通知するとともに系間
情報転送装置２０３にも通知し、これが系間情報送出回
路２０８内部でラッチされる。これらの信号は系間デー
タバス２１２を介してＳＴＢＹ系の系間情報転送装置２
０９にも通知され、内部のバッファ回路２１０にＡＣＴ
系のクロックに同期して書き込まれる。これらの信号は
ＳＴＢＹ系のクロックに同期して、ＡＣＴ系のデータバ
スの動作とは無関係にバッファ回路２１０から読み出さ
れ、その読み出しデータはデータ比較回路２１３の内部
でラッチされ、メモリアドレスと読み出し信号はデータ
比較回路２１３を介してデータバス２０７に出力され記
憶装置２０５に入力される。読み出しアクセスであるか
ら記憶装置２０５からＳＴＢＹ系読み出しデータがデー
タバス２０７に出力され、データ比較回路２１３の内部
でラッチされる。データ比較回路２１３でＡＣＴ系の読
み出しデータとＳＴＢＹ系の読み出しデータが比較さ
れ、不一致の場合ＡＣＴ系中央処理装置に割込み通知を
行う。
系の記憶装置２０２に対するデータ読み出しアクセスが
発生した時には、メモリアドレスと読み出し信号がデー
タバス２０６を介して記憶装置２０２に通知されるとと
もに系間情報転送装置２０３にも通知され系間情報送出
回路２０８内部でラッチされる。記憶装置２０２は受信
したメモリアドレスの読み出しデータをデータバス２０
６を介して中央処理装置２０１に通知するとともに系間
情報転送装置２０３にも通知し、これが系間情報送出回
路２０８内部でラッチされる。これらの信号は系間デー
タバス２１２を介してＳＴＢＹ系の系間情報転送装置２
０９にも通知され、内部のバッファ回路２１０にＡＣＴ
系のクロックに同期して書き込まれる。これらの信号は
ＳＴＢＹ系のクロックに同期して、ＡＣＴ系のデータバ
スの動作とは無関係にバッファ回路２１０から読み出さ
れ、その読み出しデータはデータ比較回路２１３の内部
でラッチされ、メモリアドレスと読み出し信号はデータ
比較回路２１３を介してデータバス２０７に出力され記
憶装置２０５に入力される。読み出しアクセスであるか
ら記憶装置２０５からＳＴＢＹ系読み出しデータがデー
タバス２０７に出力され、データ比較回路２１３の内部
でラッチされる。データ比較回路２１３でＡＣＴ系の読
み出しデータとＳＴＢＹ系の読み出しデータが比較さ
れ、不一致の場合ＡＣＴ系中央処理装置に割込み通知を
行う。
【０００８】さらに、図１２は従来のマルチプロセッサ
システムを示したものである。図において、３０１ａ，
３０１ｂは所定の手順に従って演算処理等を行なう中央
処理ユニット、３０２ａ，３０２ｂは中央処理ユニット
３０１ａ，３０１ｂが処理したデータ等を記憶するメモ
リ、３０３はバスゲート３０５ａ，３０５ｂを介して中
央処理ユニット３０１ａ，３０１ｂを接続するＣＰＵバ
ス、３０４はバスゲート３０５ａ，３０５ｂの開閉制御
を行なうことによりＣＰＵバス３０３の占有を裁定する
バスアービタ、３０５ａ，３０５ｂは中央処理ユニット
３０１ａ，３０１ｂの入出力データをＣＰＵバスに伝達
するか否かを決めるバスゲート、３０６ａ，３０６ｂは
中央処理ユニット３０１ａ，３０１ｂの出力データをデ
コードしてバスアービタ３０４に伝達するアドレスレコ
ーダ、３０７ａ，３０７ｂは中央処理ユニット３０１
ａ，３０１ｂの出力データをデコードしてアドレスレコ
ーダ３０６ａ，３０６ｂが発するメモリアクセス要求信
号、３０８はバスアービタ３０４が発するバスゲート制
御信号である。
システムを示したものである。図において、３０１ａ，
３０１ｂは所定の手順に従って演算処理等を行なう中央
処理ユニット、３０２ａ，３０２ｂは中央処理ユニット
３０１ａ，３０１ｂが処理したデータ等を記憶するメモ
リ、３０３はバスゲート３０５ａ，３０５ｂを介して中
央処理ユニット３０１ａ，３０１ｂを接続するＣＰＵバ
ス、３０４はバスゲート３０５ａ，３０５ｂの開閉制御
を行なうことによりＣＰＵバス３０３の占有を裁定する
バスアービタ、３０５ａ，３０５ｂは中央処理ユニット
３０１ａ，３０１ｂの入出力データをＣＰＵバスに伝達
するか否かを決めるバスゲート、３０６ａ，３０６ｂは
中央処理ユニット３０１ａ，３０１ｂの出力データをデ
コードしてバスアービタ３０４に伝達するアドレスレコ
ーダ、３０７ａ，３０７ｂは中央処理ユニット３０１
ａ，３０１ｂの出力データをデコードしてアドレスレコ
ーダ３０６ａ，３０６ｂが発するメモリアクセス要求信
号、３０８はバスアービタ３０４が発するバスゲート制
御信号である。
【０００９】次に動作について説明する。ＣＰＵ３０１
ａがメモリ３０２ａあるいは３０２ｂにアクセスする場
合、ＣＰＵ３０１ａと当該メモリ３０２ａあるいは３０
２ｂのアドレスを出力する。アドレスデコーダ３０６ａ
はこのアドレスをデコードしてバスアービタ３０４に対
してメモリアクセス要求信号３０７ａを出力する。バス
アービタ３０４は他のＣＰＵ３０１ｂがメモリ３０２ａ
あるいは３０２ｂにアクセスしようとしていなければ、
すなわちアドレスデコーダ３０６ｂがバスアービタ３０
４に対してメモリアクセス要求信号３０７ｂを出してい
なければ、ＣＰＵ３０１ａに対してメモリのアクセスを
許可することとし、バスゲート制御信号３０８ａを出力
する。これにより、バスゲート３０５ａが開いて、ＣＰ
Ｕバス３０３をＣＰＵ３０１ａに開放する。逆に、すで
にＣＰＵ３０１ｂがメモリ３０２ａあるいは３０２ｂに
アクセスしている時は、バスアービタ３０４はＣＰＵ３
０１ａに対してメモリのアクセスを許可せず、ＣＰＵ３
０１ｂのアクセスが終了するのを待ってからバスゲート
制御信号３０８ａを出力する。
ａがメモリ３０２ａあるいは３０２ｂにアクセスする場
合、ＣＰＵ３０１ａと当該メモリ３０２ａあるいは３０
２ｂのアドレスを出力する。アドレスデコーダ３０６ａ
はこのアドレスをデコードしてバスアービタ３０４に対
してメモリアクセス要求信号３０７ａを出力する。バス
アービタ３０４は他のＣＰＵ３０１ｂがメモリ３０２ａ
あるいは３０２ｂにアクセスしようとしていなければ、
すなわちアドレスデコーダ３０６ｂがバスアービタ３０
４に対してメモリアクセス要求信号３０７ｂを出してい
なければ、ＣＰＵ３０１ａに対してメモリのアクセスを
許可することとし、バスゲート制御信号３０８ａを出力
する。これにより、バスゲート３０５ａが開いて、ＣＰ
Ｕバス３０３をＣＰＵ３０１ａに開放する。逆に、すで
にＣＰＵ３０１ｂがメモリ３０２ａあるいは３０２ｂに
アクセスしている時は、バスアービタ３０４はＣＰＵ３
０１ａに対してメモリのアクセスを許可せず、ＣＰＵ３
０１ｂのアクセスが終了するのを待ってからバスゲート
制御信号３０８ａを出力する。
【００１０】
【発明が解決しようとする課題】従来の情報処理装置に
おける記憶制御方式は以上のように構成されているの
で、二重書込装置は指定された記憶装置の書き込みアド
レスに対応して他方の記憶装置についてもその二重書込
アドレスを作成しなければならず、また、ＣＰＵバスも
記憶装置の数だけ必要となるなど、ハードウェア量が増
大するなどの問題があった。
おける記憶制御方式は以上のように構成されているの
で、二重書込装置は指定された記憶装置の書き込みアド
レスに対応して他方の記憶装置についてもその二重書込
アドレスを作成しなければならず、また、ＣＰＵバスも
記憶装置の数だけ必要となるなど、ハードウェア量が増
大するなどの問題があった。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、ひとつのＣＰＵバスで複数のメ
モリを接続でき、二重書込みのためのハードウェア量が
少なくてすむほか、個々のメモリの内容を任意に読み出
すことができる情報処理装置を得ることを目的とする。
ためになされたもので、ひとつのＣＰＵバスで複数のメ
モリを接続でき、二重書込みのためのハードウェア量が
少なくてすむほか、個々のメモリの内容を任意に読み出
すことができる情報処理装置を得ることを目的とする。
【００１２】また、従来の情報処理装置における二重化
記憶装置へのデータ転写制御方式は以上のように構成さ
れており、ＳＴＢＹ系のメモリから読み出したメモリ内
容はバッファ回路に蓄積されたＡＣＴ系のメモリ内容と
の照合に使用されるのみであり、ＡＣＴ系の中央処理装
置はＳＴＢＹ系のメモリ内容を自由に読み出すことがで
きない、という問題があった。またバッファを使用した
方式であるため自系のメモリ書込みより他系のメモリ書
込みの方が遅れ、この間メモリ内容の同一性が保証され
ないため誤動作の原因になるという問題もあった。
記憶装置へのデータ転写制御方式は以上のように構成さ
れており、ＳＴＢＹ系のメモリから読み出したメモリ内
容はバッファ回路に蓄積されたＡＣＴ系のメモリ内容と
の照合に使用されるのみであり、ＡＣＴ系の中央処理装
置はＳＴＢＹ系のメモリ内容を自由に読み出すことがで
きない、という問題があった。またバッファを使用した
方式であるため自系のメモリ書込みより他系のメモリ書
込みの方が遅れ、この間メモリ内容の同一性が保証され
ないため誤動作の原因になるという問題もあった。
【００１３】この発明は上記のような問題点を解消する
ためになされたもので、ＡＣＴ系の中央処理装置はＳＴ
ＢＹ系のメモリ内容を自由に読み出すことができるのみ
ならず、逆にＳＴＢＹ系の中央処理装置もＡＣＴ系のメ
モリ内容を自由に読み出すことができ、しかも自系のメ
モリ書込みと他系のメモリ書込みとを常に同時に行なう
ことができ、メモリの同一性を常に保証できる情報処理
装置を得ることを目的とする。
ためになされたもので、ＡＣＴ系の中央処理装置はＳＴ
ＢＹ系のメモリ内容を自由に読み出すことができるのみ
ならず、逆にＳＴＢＹ系の中央処理装置もＡＣＴ系のメ
モリ内容を自由に読み出すことができ、しかも自系のメ
モリ書込みと他系のメモリ書込みとを常に同時に行なう
ことができ、メモリの同一性を常に保証できる情報処理
装置を得ることを目的とする。
【００１４】さらに、従来の情報処理装置におけるマル
チプロセッサシステムは以上のように構成されており、
一方のＣＰＵがメモリにアクセスしている時は、他方の
ＣＰＵはアクセスを無条件に待たされることとなり、単
位時間当たりの処理能力が低下する、という問題があっ
た。
チプロセッサシステムは以上のように構成されており、
一方のＣＰＵがメモリにアクセスしている時は、他方の
ＣＰＵはアクセスを無条件に待たされることとなり、単
位時間当たりの処理能力が低下する、という問題があっ
た。
【００１５】この発明は上記のような問題点を解消する
ためになされたもので、単位時間当たりの処理能力の低
下をできるだけ抑えることができるマルチプロセッサ構
成の情報処理装置を得ることを目的とする。
ためになされたもので、単位時間当たりの処理能力の低
下をできるだけ抑えることができるマルチプロセッサ構
成の情報処理装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】この発明に係る情報処理
装置は、ＣＰＵおよびメモリを有するプロセッサシステ
ムにおいて、単一のＣＰＵバスに二重化されたメモリを
接続し、同一の情報を二重化されたメモリに同時に書き
込み、これらの情報を個々のメモリについて読出し可能
なように装置を構成したものである。
装置は、ＣＰＵおよびメモリを有するプロセッサシステ
ムにおいて、単一のＣＰＵバスに二重化されたメモリを
接続し、同一の情報を二重化されたメモリに同時に書き
込み、これらの情報を個々のメモリについて読出し可能
なように装置を構成したものである。
【００１７】また、この発明に係る情報処理装置は、Ｃ
ＰＵのメモリマップを工夫し、各メモリに対するアクセ
スはチップセレクト回路にて行うように構成したもので
ある。
ＰＵのメモリマップを工夫し、各メモリに対するアクセ
スはチップセレクト回路にて行うように構成したもので
ある。
【００１８】また、この発明に係る情報処理装置は、各
メモリに対するアクセスはＣＰＵが出力するバンクセレ
クト信号により行なうようにしたものである。
メモリに対するアクセスはＣＰＵが出力するバンクセレ
クト信号により行なうようにしたものである。
【００１９】また、この発明に係る情報処理装置は、そ
れぞれにＣＰＵおよびメモリを有し二重化されているＣ
ＰＵカードにおいて、情報を一方のカード内のメモリに
書き込んだ時は必ずもう一方のカード内のメモリにも同
一の情報を書き込み、かつ自カード内のメモリ内容と他
カード内のメモリ内容を別アドレスにて個々に読出しを
可能とするように構成したものである。
れぞれにＣＰＵおよびメモリを有し二重化されているＣ
ＰＵカードにおいて、情報を一方のカード内のメモリに
書き込んだ時は必ずもう一方のカード内のメモリにも同
一の情報を書き込み、かつ自カード内のメモリ内容と他
カード内のメモリ内容を別アドレスにて個々に読出しを
可能とするように構成したものである。
【００２０】また、この発明に係る情報処理装置は、各
ＣＰＵカードをバスゲートを介して互いに接続し、かつ
メモリマップを二分割し、メモリのチップセレクト信号
はアドレスをデコードするだけでなく、自系からのアク
セスか他系からのアクセスかを識別する信号と、読み出
しか書き込みかを識別する信号もデコードしてバスゲー
トを開閉するように構成したものである。
ＣＰＵカードをバスゲートを介して互いに接続し、かつ
メモリマップを二分割し、メモリのチップセレクト信号
はアドレスをデコードするだけでなく、自系からのアク
セスか他系からのアクセスかを識別する信号と、読み出
しか書き込みかを識別する信号もデコードしてバスゲー
トを開閉するように構成したものである。
【００２１】また、この発明に係る情報処理装置は、各
ＣＰＵカードをバスゲートを介して互いに接続し、かつ
メモリマップを三分割し、メモリのチップセレクト信号
はアドレスをデコードして、自系からのアクセスか他系
からのアクセスかを識別する信号と、読み出しか書き込
みかを識別する信号を生成してバスゲートを開閉するよ
うに構成したものである。
ＣＰＵカードをバスゲートを介して互いに接続し、かつ
メモリマップを三分割し、メモリのチップセレクト信号
はアドレスをデコードして、自系からのアクセスか他系
からのアクセスかを識別する信号と、読み出しか書き込
みかを識別する信号を生成してバスゲートを開閉するよ
うに構成したものである。
【００２２】また、この発明に係る情報処理装置は、複
数のＣＰＵと複数のメモリがひとつのＣＰＵバスを介し
て接続されるマルチプロセッサシステムにおいて、各々
のＣＰＵがアクセスするメモリの組合せによっては各Ｃ
ＰＵの相異なるアクセスを同時に許可するように構成し
たものである。
数のＣＰＵと複数のメモリがひとつのＣＰＵバスを介し
て接続されるマルチプロセッサシステムにおいて、各々
のＣＰＵがアクセスするメモリの組合せによっては各Ｃ
ＰＵの相異なるアクセスを同時に許可するように構成し
たものである。
【００２３】また、この発明に係る情報処理装置は、Ｃ
ＰＵバスの中央に双方向ゲートを設けるとともに、２つ
のＣＰＵが出力するアドレスをデコードする２つのアド
レスデコーダと、アドレスデコーダのデコード出力に応
じて２つのバスゲートおよびひとつの双方向ゲートの開
閉制御を行なうバスアービタを設けることにより、２つ
のＣＰＵが同時に相異なるメモリをアクセスするとき
は、各ＣＰＵに対応するメモリを互いに分離するように
構成したものである。
ＰＵバスの中央に双方向ゲートを設けるとともに、２つ
のＣＰＵが出力するアドレスをデコードする２つのアド
レスデコーダと、アドレスデコーダのデコード出力に応
じて２つのバスゲートおよびひとつの双方向ゲートの開
閉制御を行なうバスアービタを設けることにより、２つ
のＣＰＵが同時に相異なるメモリをアクセスするとき
は、各ＣＰＵに対応するメモリを互いに分離するように
構成したものである。
【００２４】さらに、この発明に係る情報処理装置は、
ＣＰＵバスに接続された各メモリの間に双方向ゲートを
設けるとともに、２つのＣＰＵが出力するアドレスをデ
コードする２つのアドレスデコーダと、アドレスデコー
ダのデコード出力に応じて２つのバスゲートおよび双方
向ゲートの開閉制御を行なうバスアービタを設けること
により、２つのＣＰＵが同時に相異なるメモリをアクセ
スするときは、各ＣＰＵに対応するメモリを互いに分離
するように構成したものである。
ＣＰＵバスに接続された各メモリの間に双方向ゲートを
設けるとともに、２つのＣＰＵが出力するアドレスをデ
コードする２つのアドレスデコーダと、アドレスデコー
ダのデコード出力に応じて２つのバスゲートおよび双方
向ゲートの開閉制御を行なうバスアービタを設けること
により、２つのＣＰＵが同時に相異なるメモリをアクセ
スするときは、各ＣＰＵに対応するメモリを互いに分離
するように構成したものである。
【００２５】
【作用】この発明における情報処理装置においては、上
述のように、単一のＣＰＵバスに対し接続された二重化
されたメモリと、同一の情報をこの二重化されたメモリ
に同時に書き込み、これらの情報を個々のメモリについ
て読出し可能とする書き込み／読出し手段とを設けるよ
うにしたので、ＣＰＵバスが複数のメモリに対し単一で
済み、少ないハードウェア量で二重書込、個別読出しが
行える。
述のように、単一のＣＰＵバスに対し接続された二重化
されたメモリと、同一の情報をこの二重化されたメモリ
に同時に書き込み、これらの情報を個々のメモリについ
て読出し可能とする書き込み／読出し手段とを設けるよ
うにしたので、ＣＰＵバスが複数のメモリに対し単一で
済み、少ないハードウェア量で二重書込、個別読出しが
行える。
【００２６】また、この発明における情報処理装置にお
いては、上述のように、書き込みの際の二重化されたメ
モリの選択および読出しの際の個々のメモリの選択をチ
ップセレクト方式により行ない、チップセレクト回路は
ＣＰＵが出力するアドレスがどの領域に属するかに応じ
て二重化されたメモリの同時書き込みまたは個々のメモ
リについての個別読出しを指示するようにしたので、指
定された記憶装置の書き込みアドレスに対応する他方の
記憶装置の二重書き込みアドレスを作成する必要がな
く、少ないハードウェア量で二重書込、個別読出しが行
える。
いては、上述のように、書き込みの際の二重化されたメ
モリの選択および読出しの際の個々のメモリの選択をチ
ップセレクト方式により行ない、チップセレクト回路は
ＣＰＵが出力するアドレスがどの領域に属するかに応じ
て二重化されたメモリの同時書き込みまたは個々のメモ
リについての個別読出しを指示するようにしたので、指
定された記憶装置の書き込みアドレスに対応する他方の
記憶装置の二重書き込みアドレスを作成する必要がな
く、少ないハードウェア量で二重書込、個別読出しが行
える。
【００２７】また、この発明における情報処理装置にお
いては、上述のように、書き込み／読出し手段は書き込
みの際の二重化されたメモリの選択および読出しの際の
個々のメモリの選択をチップセレクト方式により行な
い、チップセレクト回路はＣＰＵが出力するバンク指定
信号に応じて二重化されたメモリの同時書き込みまたは
個々のメモリについての個別読出しを指示するようにし
たので、メモリ領域をフルに活用して二重書き込みと個
別読出しを実行できる。
いては、上述のように、書き込み／読出し手段は書き込
みの際の二重化されたメモリの選択および読出しの際の
個々のメモリの選択をチップセレクト方式により行な
い、チップセレクト回路はＣＰＵが出力するバンク指定
信号に応じて二重化されたメモリの同時書き込みまたは
個々のメモリについての個別読出しを指示するようにし
たので、メモリ領域をフルに活用して二重書き込みと個
別読出しを実行できる。
【００２８】また、この発明における情報処理装置にお
いては、上述のようにそれぞれにＣＰＵおよびメモリを
有し二重化されているＣＰＵカードにおいて、一方のカ
ード内のメモリに書き込んだ時は必ずもう一方のカード
内のメモリにも書き込み、かつ自カード内のメモリ内容
と他カード内のメモリ内容を、別アドレスにて個々に読
み出しを可能にするように構成したので、他系のメモリ
内容を互いに知ることができる。
いては、上述のようにそれぞれにＣＰＵおよびメモリを
有し二重化されているＣＰＵカードにおいて、一方のカ
ード内のメモリに書き込んだ時は必ずもう一方のカード
内のメモリにも書き込み、かつ自カード内のメモリ内容
と他カード内のメモリ内容を、別アドレスにて個々に読
み出しを可能にするように構成したので、他系のメモリ
内容を互いに知ることができる。
【００２９】また、この発明における情報処理装置にお
いては、上述のように、二重化されている各ＣＰＵカー
ドをバスゲートを介して互いに接続するとともに、ＣＰ
Ｕが出力するアドレスがどの領域に属するかに応じて書
き込みの際の二重化されたメモリの選択および読出しの
際の個々のメモリの選択をチップセレクト方式により選
択し、各カードのＣＰＵが出力する書き込み信号あるい
は読出し信号に応じて上記チップセレクト回路およびバ
スゲートを制御するゲート制御部とを設けるようにした
ので、他系のメモリ内容を互いに知ることができるのみ
ならず、自系と他系のメモリの書き込みを常に同時に行
なうことができ、メモリ内容の同一性を常に保証でき
る。
いては、上述のように、二重化されている各ＣＰＵカー
ドをバスゲートを介して互いに接続するとともに、ＣＰ
Ｕが出力するアドレスがどの領域に属するかに応じて書
き込みの際の二重化されたメモリの選択および読出しの
際の個々のメモリの選択をチップセレクト方式により選
択し、各カードのＣＰＵが出力する書き込み信号あるい
は読出し信号に応じて上記チップセレクト回路およびバ
スゲートを制御するゲート制御部とを設けるようにした
ので、他系のメモリ内容を互いに知ることができるのみ
ならず、自系と他系のメモリの書き込みを常に同時に行
なうことができ、メモリ内容の同一性を常に保証でき
る。
【００３０】また、この発明における情報処理装置にお
いては、上述のように、二重化されている各ＣＰＵカー
ドをバスゲートを介して互いに接続するとともに、ＣＰ
Ｕが出力するアドレスがどの領域に属するかに応じて書
き込みの際の二重化されたメモリの選択および読出しの
際の個々のメモリの選択をチップセレクト方式により行
ない、各カードのＣＰＵが出力するアドレスがどの領域
に属するかに応じてチップセレクト回路およびバスゲー
トを制御するゲート制御部とを設けるようにしたので、
他系のメモリ内容を互いに知ることができるのみなら
ず、自系と他系のメモリの書き込みを常に同時に行なう
ことができ、メモリ内容の同一性を常に保証でき、かつ
ハードウエアも若干簡単になる。
いては、上述のように、二重化されている各ＣＰＵカー
ドをバスゲートを介して互いに接続するとともに、ＣＰ
Ｕが出力するアドレスがどの領域に属するかに応じて書
き込みの際の二重化されたメモリの選択および読出しの
際の個々のメモリの選択をチップセレクト方式により行
ない、各カードのＣＰＵが出力するアドレスがどの領域
に属するかに応じてチップセレクト回路およびバスゲー
トを制御するゲート制御部とを設けるようにしたので、
他系のメモリ内容を互いに知ることができるのみなら
ず、自系と他系のメモリの書き込みを常に同時に行なう
ことができ、メモリ内容の同一性を常に保証でき、かつ
ハードウエアも若干簡単になる。
【００３１】また、この発明における情報処理装置にお
いては、上述のように、複数のＣＰＵと複数のメモリが
ひとつのＣＰＵバスを介して接続されるマルチプロセッ
サシステムにおいて、各々のＣＰＵがアクセスするメモ
リの組合せによっては各ＣＰＵの相異なるメモリへの同
時アクセスを許可するように構成したので、単位時間あ
たりの処理能力の低下を極力抑えることができる。
いては、上述のように、複数のＣＰＵと複数のメモリが
ひとつのＣＰＵバスを介して接続されるマルチプロセッ
サシステムにおいて、各々のＣＰＵがアクセスするメモ
リの組合せによっては各ＣＰＵの相異なるメモリへの同
時アクセスを許可するように構成したので、単位時間あ
たりの処理能力の低下を極力抑えることができる。
【００３２】また、この発明における情報処理装置にお
いては、上述のように、ＣＰＵバスの中央に双方向ゲー
トを設けるとともに、２つのＣＰＵが出力するアドレス
をデコードする２つのアドレスデコーダと、アドレスデ
コーダのデコード出力に応じて２つのバスゲートおよび
ひとつの双方向ゲートの開閉制御を行なうバスアービタ
を設けることにより、２つのＣＰＵが同時に相異なるメ
モリをアクセスするときは、各ＣＰＵに対応するメモリ
を互いに分離するように構成したので、２つのＣＰＵと
２つのメモリを有するシステムにおいて、一方のＣＰＵ
が自系のメモリをアクセスしているときは他方のＣＰＵ
はこれに対応するメモリであれば同時にアクセスするこ
とが可能となる。
いては、上述のように、ＣＰＵバスの中央に双方向ゲー
トを設けるとともに、２つのＣＰＵが出力するアドレス
をデコードする２つのアドレスデコーダと、アドレスデ
コーダのデコード出力に応じて２つのバスゲートおよび
ひとつの双方向ゲートの開閉制御を行なうバスアービタ
を設けることにより、２つのＣＰＵが同時に相異なるメ
モリをアクセスするときは、各ＣＰＵに対応するメモリ
を互いに分離するように構成したので、２つのＣＰＵと
２つのメモリを有するシステムにおいて、一方のＣＰＵ
が自系のメモリをアクセスしているときは他方のＣＰＵ
はこれに対応するメモリであれば同時にアクセスするこ
とが可能となる。
【００３３】さらに、この発明における情報処理装置に
おいては、ＣＰＵバスに接続された各メモリの間に双方
向ゲートを設けるとともに、２つのＣＰＵが出力するア
ドレスをデコードする２つのアドレスデコーダと、アド
レスデコーダのデコード出力に応じて２つのバスゲート
および双方向ゲートの開閉制御を行なうバスアービタを
設けることにより、２つのＣＰＵが同時に相異なるメモ
リをアクセスするときは、各ＣＰＵに対応するメモリを
互いに分離するように構成したので、一方のＣＰＵが特
定のメモリをアクセスしている時は他方のＣＰＵはその
手前のメモリならばこれに同時にアクセスすることが可
能となる。
おいては、ＣＰＵバスに接続された各メモリの間に双方
向ゲートを設けるとともに、２つのＣＰＵが出力するア
ドレスをデコードする２つのアドレスデコーダと、アド
レスデコーダのデコード出力に応じて２つのバスゲート
および双方向ゲートの開閉制御を行なうバスアービタを
設けることにより、２つのＣＰＵが同時に相異なるメモ
リをアクセスするときは、各ＣＰＵに対応するメモリを
互いに分離するように構成したので、一方のＣＰＵが特
定のメモリをアクセスしている時は他方のＣＰＵはその
手前のメモリならばこれに同時にアクセスすることが可
能となる。
【００３４】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による情報処理装置を
示す。この実施例は信頼性を高めるために記憶装置を二
重化する場合にそのハードウエア量を削減できるように
したものである。図において、１１０１は所定の手順に
従って演算処理等を行なうＣＰＵ、１１０４，１１０５
はこのＣＰＵ１１０１に対し２系統設けられたメモリ、
１１０６はこのメモリ１１０４，１１０５を活性化状態
にするチップセレクト信号を出力するチップセレクト生
成回路であり、同一の情報を二重化されたメモリ１１０
４，１１０５に同時に書き込みこれらの情報を個々のメ
モリについて読出し可能とする書き込み／読み出し制御
手段１００１がこれに相当する。１１０８はＣＰＵ１１
０１とメモリ１１０４，１１０５、チップセレクト生成
回路１１０６との間でデータのやりとりを行なうための
ＣＰＵバス、１１０９，１１１０はそれぞれアクセスが
終了した時にメモリ１１０４，１１０５が出力するアク
セス終了信号、１１１１はメモリ１１０４，１１０５が
アクセス終了信号１１０９，１１１０を同時に出力した
時にデータアクノリッジ信号１１０７を出力するデータ
アクノリッジ作成部である。また、このデータアクノリ
ッジ作成部１１１１において、１１１１ａはメモリ１１
０４からのアクセス終了信号１１０９が正相で入力され
チップセレクト生成回路１１０６からのチップセレクト
信号が逆相で入力される２入力のＯＲ回路、１１１１ｂ
はメモリ１１０５からのアクセス終了信号１１１０が正
相で入力されチップセレクト生成回路１１０６からのチ
ップセレクト信号が逆相で入力される２入力のＯＲ回
路、１１１１ｃはこの２つの２入力ＯＲ回路１１１１
ａ，１１１１ｂの出力を入力してデータアクノリッジ信
号１１０７を出力する２入力のＡＮＤ回路である。
する。図１はこの発明の一実施例による情報処理装置を
示す。この実施例は信頼性を高めるために記憶装置を二
重化する場合にそのハードウエア量を削減できるように
したものである。図において、１１０１は所定の手順に
従って演算処理等を行なうＣＰＵ、１１０４，１１０５
はこのＣＰＵ１１０１に対し２系統設けられたメモリ、
１１０６はこのメモリ１１０４，１１０５を活性化状態
にするチップセレクト信号を出力するチップセレクト生
成回路であり、同一の情報を二重化されたメモリ１１０
４，１１０５に同時に書き込みこれらの情報を個々のメ
モリについて読出し可能とする書き込み／読み出し制御
手段１００１がこれに相当する。１１０８はＣＰＵ１１
０１とメモリ１１０４，１１０５、チップセレクト生成
回路１１０６との間でデータのやりとりを行なうための
ＣＰＵバス、１１０９，１１１０はそれぞれアクセスが
終了した時にメモリ１１０４，１１０５が出力するアク
セス終了信号、１１１１はメモリ１１０４，１１０５が
アクセス終了信号１１０９，１１１０を同時に出力した
時にデータアクノリッジ信号１１０７を出力するデータ
アクノリッジ作成部である。また、このデータアクノリ
ッジ作成部１１１１において、１１１１ａはメモリ１１
０４からのアクセス終了信号１１０９が正相で入力され
チップセレクト生成回路１１０６からのチップセレクト
信号が逆相で入力される２入力のＯＲ回路、１１１１ｂ
はメモリ１１０５からのアクセス終了信号１１１０が正
相で入力されチップセレクト生成回路１１０６からのチ
ップセレクト信号が逆相で入力される２入力のＯＲ回
路、１１１１ｃはこの２つの２入力ＯＲ回路１１１１
ａ，１１１１ｂの出力を入力してデータアクノリッジ信
号１１０７を出力する２入力のＡＮＤ回路である。
【００３５】また図２は、この実施例におけるＣＰＵ１
１０１のメモリマップであり、この実施例では４ビット
アドレスの場合を例にとって示している。この場合アド
レス００００〜０１１１の領域はメモリ１１０４の読出
しまたは二重書込みの旨を示し、アドレス１０００〜１
１１１の領域はメモリ１１０５の書込みの旨を示してい
る。
１０１のメモリマップであり、この実施例では４ビット
アドレスの場合を例にとって示している。この場合アド
レス００００〜０１１１の領域はメモリ１１０４の読出
しまたは二重書込みの旨を示し、アドレス１０００〜１
１１１の領域はメモリ１１０５の書込みの旨を示してい
る。
【００３６】次にその動作について説明する。ＣＰＵ１
１０１はメモリ１１０４，１１０５に対し同一のデータ
を同時に書き込む二重書き込みを行う時は、二重書き用
アドレス（この図１の例では最上位のアドレスが「０」
のアドレス）と書込み信号を出力する。チップセレクト
生成回路１１０６はこれらの信号をデコードし、両方の
メモリにチップセレクト信号を出力する。メモリ１１０
４，１１０５はこのチップセレクト信号を受けて、ＣＰ
Ｕバス１１０８より受信したメモリアドレスに書き込み
データを書き込み、アクセス終了信号１１０９，１１１
０を出力する。データアクノリッジ作成部１１１１では
これらの信号が両方出力された時に初めて、データアク
ノリッジ信号１１０７を出力する。これにより一回の書
き込み作業で両メモリに同一データを書き込むことがで
きた。
１０１はメモリ１１０４，１１０５に対し同一のデータ
を同時に書き込む二重書き込みを行う時は、二重書き用
アドレス（この図１の例では最上位のアドレスが「０」
のアドレス）と書込み信号を出力する。チップセレクト
生成回路１１０６はこれらの信号をデコードし、両方の
メモリにチップセレクト信号を出力する。メモリ１１０
４，１１０５はこのチップセレクト信号を受けて、ＣＰ
Ｕバス１１０８より受信したメモリアドレスに書き込み
データを書き込み、アクセス終了信号１１０９，１１１
０を出力する。データアクノリッジ作成部１１１１では
これらの信号が両方出力された時に初めて、データアク
ノリッジ信号１１０７を出力する。これにより一回の書
き込み作業で両メモリに同一データを書き込むことがで
きた。
【００３７】次にＣＰＵ１１０１がメモリ１１０４の内
容を読み出す時は、メモリ１１０４読出し用アドレス
（図の例では最上位アドレスが「０」のアドレス）と読
出し信号を出力する。チップセレクト生成回路１１０６
はこれらの信号をデコードし、メモリ１１０４にのみチ
ップセレクト信号を出力する。メモリ１１０４はチップ
セレクト信号を受けて、ＣＰＵバス１１０８より受信し
たメモリアドレスに対応する読み出しデータをＣＰＵバ
ス１１０８に乗せてＣＰＵ１１０１に知らせるととも
に、アクセス終了信号１１０９を出力する。メモリ１１
０５はチップセレクト信号を受信しないので何も動作し
ない。データアクノリッジ作成部１１１１ではアクセス
終了信号１１０９によってデータアクノリッジ信号１１
０７を出力する。これによりメモリ１１０４の内容を読
み出すことができた。
容を読み出す時は、メモリ１１０４読出し用アドレス
（図の例では最上位アドレスが「０」のアドレス）と読
出し信号を出力する。チップセレクト生成回路１１０６
はこれらの信号をデコードし、メモリ１１０４にのみチ
ップセレクト信号を出力する。メモリ１１０４はチップ
セレクト信号を受けて、ＣＰＵバス１１０８より受信し
たメモリアドレスに対応する読み出しデータをＣＰＵバ
ス１１０８に乗せてＣＰＵ１１０１に知らせるととも
に、アクセス終了信号１１０９を出力する。メモリ１１
０５はチップセレクト信号を受信しないので何も動作し
ない。データアクノリッジ作成部１１１１ではアクセス
終了信号１１０９によってデータアクノリッジ信号１１
０７を出力する。これによりメモリ１１０４の内容を読
み出すことができた。
【００３８】次にＣＰＵ１１０１がメモリ１１０５のみ
の内容を読み出す時は、メモリ１１０５読出し用アドレ
ス（図の例では最上位アドレスが「１」のアドレス）と
読出し信号を出す。チップセレクト生成回路１１０６は
これらの信号をデコードし、メモリ１１０５にのみチッ
プセレクト信号を出力する。後はメモリ１１０４の読み
出しと同様に動作し、メモリ１１０５のみその内容を読
み出すことができる。
の内容を読み出す時は、メモリ１１０５読出し用アドレ
ス（図の例では最上位アドレスが「１」のアドレス）と
読出し信号を出す。チップセレクト生成回路１１０６は
これらの信号をデコードし、メモリ１１０５にのみチッ
プセレクト信号を出力する。後はメモリ１１０４の読み
出しと同様に動作し、メモリ１１０５のみその内容を読
み出すことができる。
【００３９】このように、上記実施例によれば、チップ
セレクト方式により単一のＣＰＵバスに接続された複数
のメモリを選択するように構成し、かつそのメモリマッ
プを工夫しアドレスの最上位ビットが「０」か「１」か
に応じてメモリ読出しを行なうメモリを選択し、アドレ
スの最上位ビットが「０」であれば直ちに二重書込みを
行なうようにしたので、指定された記憶装置の書き込み
アドレスに対応する他方の記憶装置の二重書込みアドレ
スを作成する必要がなく、ＣＰＵバスも１本で済み、記
憶装置の数だけ必要とせず、二重書込みのためのハード
ウエア量が少なくて済むという効果がある。
セレクト方式により単一のＣＰＵバスに接続された複数
のメモリを選択するように構成し、かつそのメモリマッ
プを工夫しアドレスの最上位ビットが「０」か「１」か
に応じてメモリ読出しを行なうメモリを選択し、アドレ
スの最上位ビットが「０」であれば直ちに二重書込みを
行なうようにしたので、指定された記憶装置の書き込み
アドレスに対応する他方の記憶装置の二重書込みアドレ
スを作成する必要がなく、ＣＰＵバスも１本で済み、記
憶装置の数だけ必要とせず、二重書込みのためのハード
ウエア量が少なくて済むという効果がある。
【００４０】なお、上記実施例ではメモリマップを２分
割するようにしたが、メモリマップを３分割し、それぞ
れ二重書込み専用，メモリ１１０４読出し専用，メモリ
１１０５読出し専用に割当てるようにしてもよく、上記
実施例と同様の効果を奏する。
割するようにしたが、メモリマップを３分割し、それぞ
れ二重書込み専用，メモリ１１０４読出し専用，メモリ
１１０５読出し専用に割当てるようにしてもよく、上記
実施例と同様の効果を奏する。
【００４１】実施例２．また、上記実施例では両メモリ
の読出しアドレスを分けるようにしたが、Ｉ／Ｏポート
を追加して、バンク切替方式としてもよい。この場合、
バンクを切替える命令が必要となるが、メモリ空間をフ
ルに活用できるメリットがある。
の読出しアドレスを分けるようにしたが、Ｉ／Ｏポート
を追加して、バンク切替方式としてもよい。この場合、
バンクを切替える命令が必要となるが、メモリ空間をフ
ルに活用できるメリットがある。
【００４２】以下、この発明の第２の実施例を図につい
て説明する。図３において、１１０１は所定の手順に従
って演算処理等を行なうＣＰＵ、１１０４，１１０５は
このＣＰＵ１１０１に対し２系統設けられたメモリ、１
１０６はこのメモリ１１０４，１１０５を活性化状態に
するチップセレクト信号を出力するチップセレクト生成
回路、１１０８はＣＰＵ１１０１とメモリ１１０４，１
１０５、チップセレクト生成回路１１０６との間でデー
タのやりとりを行なうためのＣＰＵバス、１１０９，１
１１０はそれぞれアクセスが終了した時にメモリ１１０
４，１１０５が出力するアクセス終了信号、１１１１は
メモリ１１０４，１１０５がアクセス終了信号１１０
９，１１１０を同時に出力した時にデータアクノリッジ
信号１１０７を出力するデータアクノリッジ作成部、１
１１２はメモリ１１０４，１１０５の全アドレス領域を
バンク切換えするためのバンク指定用ラッチである。ま
た１００２はバンク指定用ラッチ１１１２およびチップ
セレクト生成回路１１０６からなる書き込み／読み出し
制御手段である。
て説明する。図３において、１１０１は所定の手順に従
って演算処理等を行なうＣＰＵ、１１０４，１１０５は
このＣＰＵ１１０１に対し２系統設けられたメモリ、１
１０６はこのメモリ１１０４，１１０５を活性化状態に
するチップセレクト信号を出力するチップセレクト生成
回路、１１０８はＣＰＵ１１０１とメモリ１１０４，１
１０５、チップセレクト生成回路１１０６との間でデー
タのやりとりを行なうためのＣＰＵバス、１１０９，１
１１０はそれぞれアクセスが終了した時にメモリ１１０
４，１１０５が出力するアクセス終了信号、１１１１は
メモリ１１０４，１１０５がアクセス終了信号１１０
９，１１１０を同時に出力した時にデータアクノリッジ
信号１１０７を出力するデータアクノリッジ作成部、１
１１２はメモリ１１０４，１１０５の全アドレス領域を
バンク切換えするためのバンク指定用ラッチである。ま
た１００２はバンク指定用ラッチ１１１２およびチップ
セレクト生成回路１１０６からなる書き込み／読み出し
制御手段である。
【００４３】図４はこの実施例におけるＣＰＵ１１０１
のメモリマップであり、この実施例では４ビットアドレ
スの場合を例にとって示している。この場合バンク指定
出力が「０」であればアドレス００００〜１１１１の全
領域はメモリ１１０４の読出しまたは二重書込みの旨を
示し、バンク指定出力が「１」であればアドレス１００
０〜１１１１の全領域はメモリ１１０５の読出しまたは
二重書込みの旨を示している。
のメモリマップであり、この実施例では４ビットアドレ
スの場合を例にとって示している。この場合バンク指定
出力が「０」であればアドレス００００〜１１１１の全
領域はメモリ１１０４の読出しまたは二重書込みの旨を
示し、バンク指定出力が「１」であればアドレス１００
０〜１１１１の全領域はメモリ１１０５の読出しまたは
二重書込みの旨を示している。
【００４４】次に動作について説明する。ＣＰＵ１１０
１がメモリ１１０４の内容を読み出す時は、まずバンク
指定用ラッチ１１１２にデータ「０」を書き込んでから
読み出しアクセスを行う。チップセレクト生成回路１１
０６はバンク指定用ラッチ１１１２の出力が「０」であ
ることと、読出しアクセスであることからメモリ１１０
４に対するチップセレクト信号１１０９を出力し、これ
以降は実施例１と同様に動作する。即ち、メモリ１１０
４はチップセレクト信号を受けて、ＣＰＵバス１１０８
より受信したメモリアドレスに対応する読み出しデータ
をＣＰＵバス１１０８に乗せてＣＰＵ１１０１に知らせ
るとともに、アクセス終了信号１１０９を出力する。メ
モリ１１０５はチップセレクト信号を受信しないので何
も動作しない。データアクノリッジ作成部１１１１では
アクセス終了信号１１０９によってデータアクノリッジ
信号１１０７を出力する。これによりメモリ１１０４の
内容を読み出すことができる。
１がメモリ１１０４の内容を読み出す時は、まずバンク
指定用ラッチ１１１２にデータ「０」を書き込んでから
読み出しアクセスを行う。チップセレクト生成回路１１
０６はバンク指定用ラッチ１１１２の出力が「０」であ
ることと、読出しアクセスであることからメモリ１１０
４に対するチップセレクト信号１１０９を出力し、これ
以降は実施例１と同様に動作する。即ち、メモリ１１０
４はチップセレクト信号を受けて、ＣＰＵバス１１０８
より受信したメモリアドレスに対応する読み出しデータ
をＣＰＵバス１１０８に乗せてＣＰＵ１１０１に知らせ
るとともに、アクセス終了信号１１０９を出力する。メ
モリ１１０５はチップセレクト信号を受信しないので何
も動作しない。データアクノリッジ作成部１１１１では
アクセス終了信号１１０９によってデータアクノリッジ
信号１１０７を出力する。これによりメモリ１１０４の
内容を読み出すことができる。
【００４５】一方、ＣＰＵ１１０１がメモリ１１０５の
内容を読み出す時は、まずバンク指定用ラッチ１１１２
にデータ「１」を書き込んでから読み出しアクセスを行
う。
内容を読み出す時は、まずバンク指定用ラッチ１１１２
にデータ「１」を書き込んでから読み出しアクセスを行
う。
【００４６】チップセレクト生成回路１１０６はバンク
指定用ラッチ１１１２の出力が「１」であることと読み
出しアクセスであることから、メモリ１１０５に対する
チップセレクト信号１１１０を出力し、これ以降は実施
例１と同様に動作する。
指定用ラッチ１１１２の出力が「１」であることと読み
出しアクセスであることから、メモリ１１０５に対する
チップセレクト信号１１１０を出力し、これ以降は実施
例１と同様に動作する。
【００４７】ＣＰＵ１１０１が二重書き込みを行う時
は、バンク指定用ラッチ１１１２に特別にデータを書き
込む必要はなく、バンク指定用ラッチ１１１２に
「０」，「１」いずれのデータが書き込まれていても、
チップセレクト生成回路１１０６は、バンク用ラッチ１
１１２の出力に関係なく、書き込みアクセスであること
から、両方のメモリ１１０４，１１０５にチップセレク
ト信号を出力し、後は実施例１と同様に動作する。即
ち、メモリ１１０４，１１０５はこのチップセレクト信
号を受けて、ＣＰＵバス１１０８より受信したメモリア
ドレスに書き込みデータを書き込み、アクセス終了信号
１１０９，１１１０を出力する。データアクノリッジ作
成部１１１１ではこれらの信号が両方出力された時に初
めて、データアクノリッジ信号１１０７を出力する。こ
れにより一回の書き込み作業で両メモリに同一データを
書き込むことができる。
は、バンク指定用ラッチ１１１２に特別にデータを書き
込む必要はなく、バンク指定用ラッチ１１１２に
「０」，「１」いずれのデータが書き込まれていても、
チップセレクト生成回路１１０６は、バンク用ラッチ１
１１２の出力に関係なく、書き込みアクセスであること
から、両方のメモリ１１０４，１１０５にチップセレク
ト信号を出力し、後は実施例１と同様に動作する。即
ち、メモリ１１０４，１１０５はこのチップセレクト信
号を受けて、ＣＰＵバス１１０８より受信したメモリア
ドレスに書き込みデータを書き込み、アクセス終了信号
１１０９，１１１０を出力する。データアクノリッジ作
成部１１１１ではこれらの信号が両方出力された時に初
めて、データアクノリッジ信号１１０７を出力する。こ
れにより一回の書き込み作業で両メモリに同一データを
書き込むことができる。
【００４８】以上のような構成は、通常動作時にはメモ
リ１０４を使用し、障害発生時にはメモリ１１０５に切
替えて使用する時に特に有効である。
リ１０４を使用し、障害発生時にはメモリ１１０５に切
替えて使用する時に特に有効である。
【００４９】このように、上記実施例によれば、上述の
ように実施例１の構成にＩ／Ｏポートを追加して、バン
ク切替方式とするようにしたので、バンクを切替える命
令が必要となるが、メモリ空間をフルに活用して二重書
込み，個別読出しが実行できるという効果がある。
ように実施例１の構成にＩ／Ｏポートを追加して、バン
ク切替方式とするようにしたので、バンクを切替える命
令が必要となるが、メモリ空間をフルに活用して二重書
込み，個別読出しが実行できるという効果がある。
【００５０】実施例３．以下、この発明の第３の実施例
を図について説明する。図５はこの発明の第３の実施例
による情報処理装置を示す。この実施例は二重化された
ＣＰＵカードにおいて、自系と他系のメモリ内容を自由
に読み出せるようにしたものである。図において、一点
鎖線で区切られた部分はそれぞれ１枚のＣＰＵカードを
示している。このＣＰＵカードとは１枚のプリント基板
上にＣＰＵやそのメモリ等を搭載してＣＰＵシステムを
構成したものである。この各々のＣＰＵカードの系にお
いて、１２０１，１２０４は所定の手順に従って演算処
理等を行なう中央処理装置、１２０２，１２０５はそれ
ぞれこの中央処理装置１２０１，１２０４に対応して設
けられたメモリ、１２０６，１２０７は中央処理装置１
２０１，１２０４とメモリ１２０２，１２０５との間を
それぞれ接続するデータバス、１２１２は中央処理装置
１２０１の側の系と中央処理装置１２０４の側の系とを
接続する系間データバス、１２１４，１２１７は系間デ
ータバス１２１２とデータバス１２０６，１２０７との
間を接断するバスゲート、１２１５，１２１８はメモリ
１２０２，１２０５を活性化状態にするチップセレクト
信号を生成するチップセレクト生成回路、１２１６，１
２１９はバスゲート１２１４，１２１７の開閉を制御す
るゲート制御部、１００３はチップセレクト生成回路１
２１５およびゲート制御部１２１６からなり情報を一方
のＣＰＵカード内のメモリに書き込んだ時は必ずもう一
方のＣＰＵカード内のメモリにも同一の情報を書き込
み、かつ自カード内のメモリ内容と他カード内のメモリ
内容を別アドレスにて個々に読出しを可能にする書き込
み／読み出し手段、１００４はチップセレクト生成回路
１２１８およびゲート制御部１２１９からなり情報を一
方のＣＰＵカード内のメモリに書き込んだ時は必ずもう
一方のＣＰＵカード内のメモリにも同一の情報を書き込
み、かつ自カード内のメモリ内容と他カード内のメモリ
内容を別アドレスにて個々に読出しを可能にする書き込
み／読み出し手段、１２２０，１２２１はそれぞれチッ
プセレクト生成回路１２１５，１２１８がメモリ１２０
２，１２０５に対し発するメモリ書き込み信号、１２２
２，１２２３はそれぞれチップセレクト生成回路１２１
５，１２１８がメモリ１２０２，１２０５に対し発する
メモリ読み出し信号、１２２４，１２２５はそれぞれゲ
ート制御部１２１６，１２１９が他方のゲート制御部１
２１９，１２１６に対し発する他系アクセス信号、１２
２６，１２２７はゲート制御部１２１６，１２１９がバ
スゲート１２１４，１２１７に対し発するバスゲート制
御信号、１２２８，１２２９はゲート制御部１２１６，
１２１９がチップセレクト生成回路１２１５，１２１８
に対し発する他系アクセス連絡信号である。
を図について説明する。図５はこの発明の第３の実施例
による情報処理装置を示す。この実施例は二重化された
ＣＰＵカードにおいて、自系と他系のメモリ内容を自由
に読み出せるようにしたものである。図において、一点
鎖線で区切られた部分はそれぞれ１枚のＣＰＵカードを
示している。このＣＰＵカードとは１枚のプリント基板
上にＣＰＵやそのメモリ等を搭載してＣＰＵシステムを
構成したものである。この各々のＣＰＵカードの系にお
いて、１２０１，１２０４は所定の手順に従って演算処
理等を行なう中央処理装置、１２０２，１２０５はそれ
ぞれこの中央処理装置１２０１，１２０４に対応して設
けられたメモリ、１２０６，１２０７は中央処理装置１
２０１，１２０４とメモリ１２０２，１２０５との間を
それぞれ接続するデータバス、１２１２は中央処理装置
１２０１の側の系と中央処理装置１２０４の側の系とを
接続する系間データバス、１２１４，１２１７は系間デ
ータバス１２１２とデータバス１２０６，１２０７との
間を接断するバスゲート、１２１５，１２１８はメモリ
１２０２，１２０５を活性化状態にするチップセレクト
信号を生成するチップセレクト生成回路、１２１６，１
２１９はバスゲート１２１４，１２１７の開閉を制御す
るゲート制御部、１００３はチップセレクト生成回路１
２１５およびゲート制御部１２１６からなり情報を一方
のＣＰＵカード内のメモリに書き込んだ時は必ずもう一
方のＣＰＵカード内のメモリにも同一の情報を書き込
み、かつ自カード内のメモリ内容と他カード内のメモリ
内容を別アドレスにて個々に読出しを可能にする書き込
み／読み出し手段、１００４はチップセレクト生成回路
１２１８およびゲート制御部１２１９からなり情報を一
方のＣＰＵカード内のメモリに書き込んだ時は必ずもう
一方のＣＰＵカード内のメモリにも同一の情報を書き込
み、かつ自カード内のメモリ内容と他カード内のメモリ
内容を別アドレスにて個々に読出しを可能にする書き込
み／読み出し手段、１２２０，１２２１はそれぞれチッ
プセレクト生成回路１２１５，１２１８がメモリ１２０
２，１２０５に対し発するメモリ書き込み信号、１２２
２，１２２３はそれぞれチップセレクト生成回路１２１
５，１２１８がメモリ１２０２，１２０５に対し発する
メモリ読み出し信号、１２２４，１２２５はそれぞれゲ
ート制御部１２１６，１２１９が他方のゲート制御部１
２１９，１２１６に対し発する他系アクセス信号、１２
２６，１２２７はゲート制御部１２１６，１２１９がバ
スゲート１２１４，１２１７に対し発するバスゲート制
御信号、１２２８，１２２９はゲート制御部１２１６，
１２１９がチップセレクト生成回路１２１５，１２１８
に対し発する他系アクセス連絡信号である。
【００５１】また、図６はこの実施例における各系のメ
モリのメモリマップを示し、そのアドレスＸからＸ＋Ｙ
−１までは二重書きまたは自系読み出しの旨が割当てら
れており、アドレスＸ＋ＹからＸ＋２Ｙ−１までは他系
読み出しの旨が割当てられている。実際にはこのメモリ
マップは二重書きまたは自系読み出しのエリアと他系読
み出しのエリアで２分割されている。
モリのメモリマップを示し、そのアドレスＸからＸ＋Ｙ
−１までは二重書きまたは自系読み出しの旨が割当てら
れており、アドレスＸ＋ＹからＸ＋２Ｙ−１までは他系
読み出しの旨が割当てられている。実際にはこのメモリ
マップは二重書きまたは自系読み出しのエリアと他系読
み出しのエリアで２分割されている。
【００５２】次に動作について説明する。それぞれの系
におけるＣＰＵのメモリマップを図６のように設定す
る。一方のＣＰＵ（例えばＳＴＢＹ系のＣＰＵ１２０
４）が自系のメモリ１２０５に対してメモリマップ上で
データ書き込みの旨を示すアドレスを発生した時、その
メモリアドレスと書き込み信号がチップセレクト生成回
路１２１８およびゲート制御部１２１９へデータバス１
２０７を介して入力される。チップセレクト生成回路１
２１８はこれらの信号をデコードしてメモリ書き込み信
号１２２１を出力する。メモリ１２０５にはそのメモリ
アドレスと書き込みデータがデータバス１２０７を介し
てＣＰＵ１２０４より入力されており、これとメモリ書
き込み信号１２２１により、書き込みを行う。同時にゲ
ート制御部１２１９もこれらの信号をデコードし、他系
アクセス信号１２２５を出力するとともに、ゲート制御
信号１２２７を出力してバスゲート１２１７を開ける。
ＡＣＴ系である他系のゲート制御部１２１６はゲート制
御部１２１９からの他系アクセス信号１２２５を受け、
ＣＰＵ１２０１がメモリ１２０２にアクセスしていない
ことを前提にゲート信号１２２６を出力してバスゲート
１２１４を開ける。これにより、ＣＰＵ１２０４から出
力されたメモリアドレス，書き込みデータ，書き込み信
号は、データバス１２０７，バスゲート１２１７，系間
データバス１２１２，バスゲート１２１４，データバス
１２０６を介して、チップセレクト生成回路１２１５に
入力される。チップセレクト生成回路１２１５はこれに
より、メモリ書き込み信号１２２０を発生し、メモリ１
２０５に書き込まれたものと同一のデータをメモリ１２
０２に書き込みを行う。これで、メモリの二重書きが実
行された。
におけるＣＰＵのメモリマップを図６のように設定す
る。一方のＣＰＵ（例えばＳＴＢＹ系のＣＰＵ１２０
４）が自系のメモリ１２０５に対してメモリマップ上で
データ書き込みの旨を示すアドレスを発生した時、その
メモリアドレスと書き込み信号がチップセレクト生成回
路１２１８およびゲート制御部１２１９へデータバス１
２０７を介して入力される。チップセレクト生成回路１
２１８はこれらの信号をデコードしてメモリ書き込み信
号１２２１を出力する。メモリ１２０５にはそのメモリ
アドレスと書き込みデータがデータバス１２０７を介し
てＣＰＵ１２０４より入力されており、これとメモリ書
き込み信号１２２１により、書き込みを行う。同時にゲ
ート制御部１２１９もこれらの信号をデコードし、他系
アクセス信号１２２５を出力するとともに、ゲート制御
信号１２２７を出力してバスゲート１２１７を開ける。
ＡＣＴ系である他系のゲート制御部１２１６はゲート制
御部１２１９からの他系アクセス信号１２２５を受け、
ＣＰＵ１２０１がメモリ１２０２にアクセスしていない
ことを前提にゲート信号１２２６を出力してバスゲート
１２１４を開ける。これにより、ＣＰＵ１２０４から出
力されたメモリアドレス，書き込みデータ，書き込み信
号は、データバス１２０７，バスゲート１２１７，系間
データバス１２１２，バスゲート１２１４，データバス
１２０６を介して、チップセレクト生成回路１２１５に
入力される。チップセレクト生成回路１２１５はこれに
より、メモリ書き込み信号１２２０を発生し、メモリ１
２０５に書き込まれたものと同一のデータをメモリ１２
０２に書き込みを行う。これで、メモリの二重書きが実
行された。
【００５３】次にＣＰＵ１２０４が自系のメモリ１２０
５の内容を知る場合は、図６のメモリマップ上で自系リ
ードの旨が割当てられたアドレスを出力する。これによ
り、チップセレクト生成回路１２１８およびゲート制御
部１２１９へはデータバス１２０７を介してメモリアド
レス読み出し信号が入力される。まず、チップセレクト
生成回路１２１８はこれらの信号をデコードしてメモリ
読み出し信号１２２３を出力し、メモリ１２０５は、デ
ータバス１２０７を介して入力されたメモリアドレスと
メモリ読み出し信号１２２３より読み出しデータをデー
タバス１２０７に乗せ、ＣＰＵ１２０４に知らせる。こ
の時ゲート制御部１２１９も同様にデコードを行うが、
その結果自系リードであることが判明するので、何の信
号も出力しない。
５の内容を知る場合は、図６のメモリマップ上で自系リ
ードの旨が割当てられたアドレスを出力する。これによ
り、チップセレクト生成回路１２１８およびゲート制御
部１２１９へはデータバス１２０７を介してメモリアド
レス読み出し信号が入力される。まず、チップセレクト
生成回路１２１８はこれらの信号をデコードしてメモリ
読み出し信号１２２３を出力し、メモリ１２０５は、デ
ータバス１２０７を介して入力されたメモリアドレスと
メモリ読み出し信号１２２３より読み出しデータをデー
タバス１２０７に乗せ、ＣＰＵ１２０４に知らせる。こ
の時ゲート制御部１２１９も同様にデコードを行うが、
その結果自系リードであることが判明するので、何の信
号も出力しない。
【００５４】一方ＣＰＵ１２０４が他系のメモリ１２０
２の内容を知る場合は、図６のメモリマップ上で他系リ
ードの旨が割当てられたアドレスを出力する。これによ
り、チップセレクト生成回路１２１８およびゲート制御
部１２１９へはデータバス１２０７を介してメモリアド
レスと読み出し信号が入力される。まず、チップセレク
ト生成回路１２１８はこれらの信号をデコードするが、
その結果他系リードであることを知り何の信号も出力し
ない。この時ゲート制御部１２１９も同様にデコードを
行い、ゲート制御部１２１６に対し他系アクセス信号１
２２５を出力するとともに、ゲート制御信号１２２７を
出力してバスゲート１２１７を開ける。他系のゲート制
御部１２１６は他系アクセス信号を受け、ＣＰＵ１２０
１がメモリ１２０２にアクセスしていないことを前提に
ゲート制御信号１２２６を出力してバスゲート１２１４
を開け、さらにチップセレクト生成回路１２１５に他系
アクセス連絡信号１２２８を出す。ＣＰＵ１２０４から
出力されたメモリアドレス，読み出し信号は、データバ
ス１２０７，バスゲート１２１７，系間データバス１２
１２，バスゲート１２１４，データバス１２０６を介し
てチップセレクト生成回路１２１５に入力される。チッ
プセレクト生成回路１２１５はこれらの信号とゲート制
御部１２１６からの他系アクセス連絡信号１２２８より
メモリ読み出し信号１２２２を出力し、メモリ１２０２
は読み出しデータをデータバス１２０６に乗せ、バスゲ
ート１２１４，系間データバス１２１２，バスゲート１
２１７，データバス１２０７を介してＣＰＵ１２０４に
知らせる。
２の内容を知る場合は、図６のメモリマップ上で他系リ
ードの旨が割当てられたアドレスを出力する。これによ
り、チップセレクト生成回路１２１８およびゲート制御
部１２１９へはデータバス１２０７を介してメモリアド
レスと読み出し信号が入力される。まず、チップセレク
ト生成回路１２１８はこれらの信号をデコードするが、
その結果他系リードであることを知り何の信号も出力し
ない。この時ゲート制御部１２１９も同様にデコードを
行い、ゲート制御部１２１６に対し他系アクセス信号１
２２５を出力するとともに、ゲート制御信号１２２７を
出力してバスゲート１２１７を開ける。他系のゲート制
御部１２１６は他系アクセス信号を受け、ＣＰＵ１２０
１がメモリ１２０２にアクセスしていないことを前提に
ゲート制御信号１２２６を出力してバスゲート１２１４
を開け、さらにチップセレクト生成回路１２１５に他系
アクセス連絡信号１２２８を出す。ＣＰＵ１２０４から
出力されたメモリアドレス，読み出し信号は、データバ
ス１２０７，バスゲート１２１７，系間データバス１２
１２，バスゲート１２１４，データバス１２０６を介し
てチップセレクト生成回路１２１５に入力される。チッ
プセレクト生成回路１２１５はこれらの信号とゲート制
御部１２１６からの他系アクセス連絡信号１２２８より
メモリ読み出し信号１２２２を出力し、メモリ１２０２
は読み出しデータをデータバス１２０６に乗せ、バスゲ
ート１２１４，系間データバス１２１２，バスゲート１
２１７，データバス１２０７を介してＣＰＵ１２０４に
知らせる。
【００５５】このように、上記実施例によれば、そのメ
モリマップを工夫し二重書込みまたは自系読出しを行な
うアドレスと他系読出しを行なうアドレスとにメモリマ
ップを分割するとともに、ＣＰＵが出力する書き込みま
たは読出し信号およびアドレス信号により系間データバ
スを接断するバスゲートの開閉制御および各系のメモリ
の選択制御を行なうように構成したので、自系と他系の
メモリ内容を自由に読み出すことが可能となった。従っ
て、例えばサムチェック等を使うことによってどちらか
の系に異常が発生したかを認識して二重化の切替えを行
い、システムダウンを防ぐことができるようになる等の
メリットがある。しかも、チップセレクト方式により書
込み，読出しを行なうべきメモリを選択するようにした
ので、自系のメモリ書込みと他系のメモリ書込みとを常
に同時に行なうことができ、メモリ内容の同一性を常に
保証できる。
モリマップを工夫し二重書込みまたは自系読出しを行な
うアドレスと他系読出しを行なうアドレスとにメモリマ
ップを分割するとともに、ＣＰＵが出力する書き込みま
たは読出し信号およびアドレス信号により系間データバ
スを接断するバスゲートの開閉制御および各系のメモリ
の選択制御を行なうように構成したので、自系と他系の
メモリ内容を自由に読み出すことが可能となった。従っ
て、例えばサムチェック等を使うことによってどちらか
の系に異常が発生したかを認識して二重化の切替えを行
い、システムダウンを防ぐことができるようになる等の
メリットがある。しかも、チップセレクト方式により書
込み，読出しを行なうべきメモリを選択するようにした
ので、自系のメモリ書込みと他系のメモリ書込みとを常
に同時に行なうことができ、メモリ内容の同一性を常に
保証できる。
【００５６】実施例４．なお上記実施例では、二重書き
時のアドレスと自系読み出し時のアドレスを同じにし、
データバス上の書き込み信号と読み出し信号でハードウ
ェア的に判断しているが、図７のようなメモリマップと
し、二重書き時のアドレスと自系読み出し時のアドレス
をも分けることによって、ハードウェア的にはアドレス
のみをリードするようにしても実現できる。
時のアドレスと自系読み出し時のアドレスを同じにし、
データバス上の書き込み信号と読み出し信号でハードウ
ェア的に判断しているが、図７のようなメモリマップと
し、二重書き時のアドレスと自系読み出し時のアドレス
をも分けることによって、ハードウェア的にはアドレス
のみをリードするようにしても実現できる。
【００５７】図７はこの発明の第４の実施例における各
系のメモリのメモリマップを示し、そのアドレスＸから
Ｘ＋Ｙ−１までは二重書きの旨が割当てられており、ア
ドレスＸ＋ＹからＸ＋２Ｙ−１までは自系読み出しの旨
が割当てられており、アドレスＸ＋２ＹからＸ＋３Ｙ−
１までは他系読み出しの旨が割当てられている。
系のメモリのメモリマップを示し、そのアドレスＸから
Ｘ＋Ｙ−１までは二重書きの旨が割当てられており、ア
ドレスＸ＋ＹからＸ＋２Ｙ−１までは自系読み出しの旨
が割当てられており、アドレスＸ＋２ＹからＸ＋３Ｙ−
１までは他系読み出しの旨が割当てられている。
【００５８】この場合の装置のブロック構成は図５に示
すものと同様であるが、データバスを介してチップセレ
クト生成回路およびゲート制御部に供給されるのはアド
レス信号のみになる。
すものと同様であるが、データバスを介してチップセレ
クト生成回路およびゲート制御部に供給されるのはアド
レス信号のみになる。
【００５９】次に動作について説明する。それぞれの系
におけるＣＰＵのメモリマップを図７のように設定す
る。一方のＣＰＵ（例えばＳＴＢＹ系のＣＰＵ１２０
４）が自系のメモリ１２０５に対してメモリマップ上で
データ書き込みの旨を示すアドレスを発生した時、その
メモリアドレスがチップセレクト生成回路１２１８およ
びゲート制御部１２１９へデータバス１２０７を介して
入力される。チップセレクト生成回路１２１８はこれら
の信号をデコードしてメモリ書き込み信号１２２１を出
力する。メモリ１２０５にはそのメモリアドレスと書き
込みデータがデータバス１２０７を介してＣＰＵ１２０
４より入力されており、これとメモリ書き込み信号１２
２１により、書き込みを行う。同時にゲート制御部１２
１９もこれらの信号をデコードし、他系アクセス信号１
２２５を出力するとともに、ゲート制御信号１２２７を
出力してバスゲート１２１７を開ける。ＡＣＴ系である
他系のゲート制御部１２１６はゲート制御部１２１９か
らの他系アクセス信号１２２５を受け、ＣＰＵ１２０１
がメモリ１２０２にアクセスしていないことを前提にゲ
ート信号１２２６を出力してバスゲート１２１４を開け
る。これにより、ＣＰＵ１２０４から出力されたメモリ
アドレス，書き込みデータは、データバス１２０７，バ
スゲート１２１７，系間データバス１２１２，バスゲー
ト１２１４，データバス１２０６を介して、チップセレ
クト生成回路１２１５に入力される。チップセレクト生
成回路１２１５はこれにより、メモリ書き込み信号１２
２０を発生し、メモリ１２０５に書き込まれたものと同
一のデータをメモリ１２０２に書き込みを行う。これ
で、メモリの二重書きが実行された。
におけるＣＰＵのメモリマップを図７のように設定す
る。一方のＣＰＵ（例えばＳＴＢＹ系のＣＰＵ１２０
４）が自系のメモリ１２０５に対してメモリマップ上で
データ書き込みの旨を示すアドレスを発生した時、その
メモリアドレスがチップセレクト生成回路１２１８およ
びゲート制御部１２１９へデータバス１２０７を介して
入力される。チップセレクト生成回路１２１８はこれら
の信号をデコードしてメモリ書き込み信号１２２１を出
力する。メモリ１２０５にはそのメモリアドレスと書き
込みデータがデータバス１２０７を介してＣＰＵ１２０
４より入力されており、これとメモリ書き込み信号１２
２１により、書き込みを行う。同時にゲート制御部１２
１９もこれらの信号をデコードし、他系アクセス信号１
２２５を出力するとともに、ゲート制御信号１２２７を
出力してバスゲート１２１７を開ける。ＡＣＴ系である
他系のゲート制御部１２１６はゲート制御部１２１９か
らの他系アクセス信号１２２５を受け、ＣＰＵ１２０１
がメモリ１２０２にアクセスしていないことを前提にゲ
ート信号１２２６を出力してバスゲート１２１４を開け
る。これにより、ＣＰＵ１２０４から出力されたメモリ
アドレス，書き込みデータは、データバス１２０７，バ
スゲート１２１７，系間データバス１２１２，バスゲー
ト１２１４，データバス１２０６を介して、チップセレ
クト生成回路１２１５に入力される。チップセレクト生
成回路１２１５はこれにより、メモリ書き込み信号１２
２０を発生し、メモリ１２０５に書き込まれたものと同
一のデータをメモリ１２０２に書き込みを行う。これ
で、メモリの二重書きが実行された。
【００６０】次にＣＰＵ１２０４が自系のメモリ１２０
５の内容を知る場合は、図７のメモリマップ上で自系リ
ードの旨が割当てられたアドレスを出力する。これによ
り、チップセレクト生成回路１２１８およびゲート制御
部１２１９へはデータバス１２０７を介してメモリアド
レスが入力される。まず、チップセレクト生成回路１２
１８はこれらの信号をデコードしてメモリ読み出し信号
１２２３を出力し、メモリ１２０５は、データバス１２
０７を介して入力されたメモリアドレスとメモリ読み出
し信号１２２３より読み出しデータをデータバス１２０
７に乗せ、ＣＰＵ１２０４に知らせる。この時ゲート制
御部１２１９も同様にデコードを行うが、その結果自系
リードであることが判明するので、何の信号も出力しな
い。
５の内容を知る場合は、図７のメモリマップ上で自系リ
ードの旨が割当てられたアドレスを出力する。これによ
り、チップセレクト生成回路１２１８およびゲート制御
部１２１９へはデータバス１２０７を介してメモリアド
レスが入力される。まず、チップセレクト生成回路１２
１８はこれらの信号をデコードしてメモリ読み出し信号
１２２３を出力し、メモリ１２０５は、データバス１２
０７を介して入力されたメモリアドレスとメモリ読み出
し信号１２２３より読み出しデータをデータバス１２０
７に乗せ、ＣＰＵ１２０４に知らせる。この時ゲート制
御部１２１９も同様にデコードを行うが、その結果自系
リードであることが判明するので、何の信号も出力しな
い。
【００６１】一方ＣＰＵ１２０４が他系のメモリ１２０
２の内容を知る場合は、図７のメモリマップ上で他系リ
ードの旨が割当てられたアドレスを出力する。これによ
り、チップセレクト生成回路１２１８およびゲート制御
部１２１９へはデータバス１２０７を介してメモリアド
レスが入力される。まず、チップセレクト生成回路１２
１８はこれらの信号をデコードするが、その結果他系リ
ードであることを知り何の信号も出力しない。この時ゲ
ート制御部１２１９も同様にデコードを行い、ゲート制
御部１２１６に対し他系アクセス信号１２２５を出力す
るとともに、ゲート制御信号１２２７を出力してバスゲ
ート１２１７を開ける。他系のゲート制御部１２１６は
他系アクセス信号を受け、ＣＰＵ１２０１がメモリ１２
０２にアクセスしていないことを前提にゲート制御信号
１２２６を出力してバスゲート１２１４を開け、さらに
チップセレクト生成回路１２１５に他系アクセス連絡信
号１２２８を出す。ＣＰＵ１２０４から出力されたメモ
リアドレス，読み出し信号は、データバス１２０７，バ
スゲート１２１７，系間データバス１２１２，バスゲー
ト１２１４，データバス１２０６を介してチップセレク
ト生成回路１２１５に入力される。チップセレクト生成
回路１２１５はこれらの信号とゲート制御部１２１６か
らの他系アクセス連絡信号１２２８よりメモリ読み出し
信号１２２２を出力し、メモリ１２０２は読み出しデー
タをデータバス１２０６に乗せ、バスゲート１２１４，
系間データバス１２１２，バスゲート１２１７，データ
バス１２０７を介してＣＰＵ１２０４に知らせる。
２の内容を知る場合は、図７のメモリマップ上で他系リ
ードの旨が割当てられたアドレスを出力する。これによ
り、チップセレクト生成回路１２１８およびゲート制御
部１２１９へはデータバス１２０７を介してメモリアド
レスが入力される。まず、チップセレクト生成回路１２
１８はこれらの信号をデコードするが、その結果他系リ
ードであることを知り何の信号も出力しない。この時ゲ
ート制御部１２１９も同様にデコードを行い、ゲート制
御部１２１６に対し他系アクセス信号１２２５を出力す
るとともに、ゲート制御信号１２２７を出力してバスゲ
ート１２１７を開ける。他系のゲート制御部１２１６は
他系アクセス信号を受け、ＣＰＵ１２０１がメモリ１２
０２にアクセスしていないことを前提にゲート制御信号
１２２６を出力してバスゲート１２１４を開け、さらに
チップセレクト生成回路１２１５に他系アクセス連絡信
号１２２８を出す。ＣＰＵ１２０４から出力されたメモ
リアドレス，読み出し信号は、データバス１２０７，バ
スゲート１２１７，系間データバス１２１２，バスゲー
ト１２１４，データバス１２０６を介してチップセレク
ト生成回路１２１５に入力される。チップセレクト生成
回路１２１５はこれらの信号とゲート制御部１２１６か
らの他系アクセス連絡信号１２２８よりメモリ読み出し
信号１２２２を出力し、メモリ１２０２は読み出しデー
タをデータバス１２０６に乗せ、バスゲート１２１４，
系間データバス１２１２，バスゲート１２１７，データ
バス１２０７を介してＣＰＵ１２０４に知らせる。
【００６２】このように、上記実施例によれば、そのメ
モリマップを工夫し二重書込みまたは自系読出しを行な
うアドレスと他系読出しを行なうアドレスとにメモリマ
ップを分割するとともに、ＣＰＵが出力するアドレス信
号により系間データバスを接断するバスゲートの開閉制
御および各系のメモリの選択制御を行なうように構成し
たので、自系と他系のメモリ内容を自由に読み出すこと
が可能となり、かつハードウエアも若干簡単な構成とな
る。
モリマップを工夫し二重書込みまたは自系読出しを行な
うアドレスと他系読出しを行なうアドレスとにメモリマ
ップを分割するとともに、ＣＰＵが出力するアドレス信
号により系間データバスを接断するバスゲートの開閉制
御および各系のメモリの選択制御を行なうように構成し
たので、自系と他系のメモリ内容を自由に読み出すこと
が可能となり、かつハードウエアも若干簡単な構成とな
る。
【００６３】実施例５．以下、この発明の第５の実施例
を図について説明する。図８はこの発明の第５の実施例
による情報処理装置を示す。この実施例は、単一のＣＰ
Ｕバスに複数のＣＰＵと複数のメモリが接続されている
場合に、複数のＣＰＵバスのメモリ同時アクセスを許可
できるようにしたものである。図において、１３０１
ａ，１３０１ｂは所定の手順に従って演算処理等を行な
う中央処理ユニット、１３０２ａ，１３０２ｂは中央処
理ユニット１３０１ａ，１３０１ｂが処理したデータ等
を記憶するメモリ、１３０３ａ，１３０３ｂはバスゲー
ト１３０５ａ，１３０５ｂを介して中央処理ユニット１
３０１ａ，１３０１ｂを接続するＣＰＵバス、１３０５
ａ，１３０５ｂは中央処理ユニット１３０１ａ，１３０
１ｂの入出力データをＣＰＵバスに伝達するか否かを決
めるバスゲート、１３０６ａ，１３０６ｂは中央処理ユ
ニット１３０１ａ，１３０１ｂの出力データをデコード
してバスアービタ１３０４に伝達するアドレスレコー
ダ、１３０９はＣＰＵバス１３０３ａ，１３０３ｂを接
断する双方向ゲート、１３０４はバスゲート１３０５
ａ，１３０５ｂおよび双方向ゲート１３０９の開閉制御
を行なうことによりＣＰＵバス１３０３の占有を裁定す
るバスアービタ、１００５はバスアービタ１３０４およ
びアドレスデコーダ１３０６ａ，１３０６ｂからなり各
々のＣＰＵがアクセスするメモリの組合せによっては各
ＣＰＵの相異なるメモリへの同時アクセスを許可するア
クセス制御手段である。また、１３０７ａ，１３０７ｂ
はアドレスレコーダ１３０６ａ，１３０６ｂが中央処理
ユニット１３０１ａ，１３０１ｂの出力データをデコー
ドして発するメモリアクセス要求信号、１３０８ａ，１
３０８ｂはバスアービタ１３０４が発するバスゲート制
御信号、１３１０はバスアービタ１３０４が発する双方
向ゲート制御信号、１３１１ａ，１３１１ｂはアドレス
レコーダ１３０６ａ，１３０６ｂが発するメモリ番号通
知信号である。
を図について説明する。図８はこの発明の第５の実施例
による情報処理装置を示す。この実施例は、単一のＣＰ
Ｕバスに複数のＣＰＵと複数のメモリが接続されている
場合に、複数のＣＰＵバスのメモリ同時アクセスを許可
できるようにしたものである。図において、１３０１
ａ，１３０１ｂは所定の手順に従って演算処理等を行な
う中央処理ユニット、１３０２ａ，１３０２ｂは中央処
理ユニット１３０１ａ，１３０１ｂが処理したデータ等
を記憶するメモリ、１３０３ａ，１３０３ｂはバスゲー
ト１３０５ａ，１３０５ｂを介して中央処理ユニット１
３０１ａ，１３０１ｂを接続するＣＰＵバス、１３０５
ａ，１３０５ｂは中央処理ユニット１３０１ａ，１３０
１ｂの入出力データをＣＰＵバスに伝達するか否かを決
めるバスゲート、１３０６ａ，１３０６ｂは中央処理ユ
ニット１３０１ａ，１３０１ｂの出力データをデコード
してバスアービタ１３０４に伝達するアドレスレコー
ダ、１３０９はＣＰＵバス１３０３ａ，１３０３ｂを接
断する双方向ゲート、１３０４はバスゲート１３０５
ａ，１３０５ｂおよび双方向ゲート１３０９の開閉制御
を行なうことによりＣＰＵバス１３０３の占有を裁定す
るバスアービタ、１００５はバスアービタ１３０４およ
びアドレスデコーダ１３０６ａ，１３０６ｂからなり各
々のＣＰＵがアクセスするメモリの組合せによっては各
ＣＰＵの相異なるメモリへの同時アクセスを許可するア
クセス制御手段である。また、１３０７ａ，１３０７ｂ
はアドレスレコーダ１３０６ａ，１３０６ｂが中央処理
ユニット１３０１ａ，１３０１ｂの出力データをデコー
ドして発するメモリアクセス要求信号、１３０８ａ，１
３０８ｂはバスアービタ１３０４が発するバスゲート制
御信号、１３１０はバスアービタ１３０４が発する双方
向ゲート制御信号、１３１１ａ，１３１１ｂはアドレス
レコーダ１３０６ａ，１３０６ｂが発するメモリ番号通
知信号である。
【００６４】次に動作について説明する。ＣＰＵ１３０
１ａがメモリ１３０２ａにアクセスする場合、アドレス
デコーダ１３０６ａはバスアービタ１３０４に対してメ
モリアクセス要求信号１３０７ａを出力するとともにメ
モリ番号通知信号１３１１ａにてメモリ１３０２ａをア
クセス要求していることを知らせる。バスアービタ１３
０４は他のＣＰＵ１３０１ｂがメモリ１３０２ａにアク
セスしていなければ、すなわちアドレスデコーダ１３０
６ｂがバスアービタ１３０４に対してメモリアクセス要
求信号１３０７ａを出力していないかまたはメモリ１３
０２ｂをアクセスしていれば、ＣＰＵ１３０１ａに対し
てメモリのアクセスを許可することとし、バスゲート制
御信号１３０８ａを出力してバスゲート１３０５ａを開
けるとともに双方向バスゲート制御信号１３１０は出力
せず、双方向バスゲート１３０９を閉めたままにしてお
く。逆に、すでにＣＰＵ１３０１ｂがメモリ１３０２ａ
にアクセスしている時は、双方向バスゲート制御信号１
３１０が出て双方向ゲート１３０９が開いている状態で
あるから、ＣＰＵ１３０１ａに対してメモリのアクセス
を許可せず、ＣＰＵ１３０１ｂのアクセスが終了するの
を待ってからバスゲート制御信号１３０８ａを出力す
る。
１ａがメモリ１３０２ａにアクセスする場合、アドレス
デコーダ１３０６ａはバスアービタ１３０４に対してメ
モリアクセス要求信号１３０７ａを出力するとともにメ
モリ番号通知信号１３１１ａにてメモリ１３０２ａをア
クセス要求していることを知らせる。バスアービタ１３
０４は他のＣＰＵ１３０１ｂがメモリ１３０２ａにアク
セスしていなければ、すなわちアドレスデコーダ１３０
６ｂがバスアービタ１３０４に対してメモリアクセス要
求信号１３０７ａを出力していないかまたはメモリ１３
０２ｂをアクセスしていれば、ＣＰＵ１３０１ａに対し
てメモリのアクセスを許可することとし、バスゲート制
御信号１３０８ａを出力してバスゲート１３０５ａを開
けるとともに双方向バスゲート制御信号１３１０は出力
せず、双方向バスゲート１３０９を閉めたままにしてお
く。逆に、すでにＣＰＵ１３０１ｂがメモリ１３０２ａ
にアクセスしている時は、双方向バスゲート制御信号１
３１０が出て双方向ゲート１３０９が開いている状態で
あるから、ＣＰＵ１３０１ａに対してメモリのアクセス
を許可せず、ＣＰＵ１３０１ｂのアクセスが終了するの
を待ってからバスゲート制御信号１３０８ａを出力す
る。
【００６５】両ＣＰＵが同時にアクセスできる組み合わ
せは表１に示すように、ＣＰＵ１３０１ａがメモリ１３
０２ａを、ＣＰＵ１３０１ｂがメモリ１３０２ｂをアク
セスする場合である。
せは表１に示すように、ＣＰＵ１３０１ａがメモリ１３
０２ａを、ＣＰＵ１３０１ｂがメモリ１３０２ｂをアク
セスする場合である。
【００６６】
【表１】
【００６７】このように、上記実施例によれば、単一の
ＣＰＵバスに２つのＣＰＵと２つのメモリが接続されて
いる場合に、ＣＰＵバスの中央に双方向バスゲートを設
け、ＣＰＵバスを２つに分離するようにしたので、ＣＰ
Ｕが自系のメモリをアクセスしている場合には他のＣＰ
Ｕは他系のメモリであればこれをアクセスでき、単位時
間あたりの処理能力の低下を極力抑えることができる。
ＣＰＵバスに２つのＣＰＵと２つのメモリが接続されて
いる場合に、ＣＰＵバスの中央に双方向バスゲートを設
け、ＣＰＵバスを２つに分離するようにしたので、ＣＰ
Ｕが自系のメモリをアクセスしている場合には他のＣＰ
Ｕは他系のメモリであればこれをアクセスでき、単位時
間あたりの処理能力の低下を極力抑えることができる。
【００６８】実施例６．なお、上記実施例ではＣＰＵバ
ス１３０３に接続されるメモリが２つの場合を示した
が、３つ以上でも同様の方式が適応できる。
ス１３０３に接続されるメモリが２つの場合を示した
が、３つ以上でも同様の方式が適応できる。
【００６９】以下、この発明の第６の実施例を図につい
て説明する。図９において、１３０１ａ，１３０１ｂは
所定の手順に従って演算処理等を行なう中央処理ユニッ
ト、１３０２ａ，１３０２ｂ，…，１３０２ｚは中央処
理ユニット１３０１ａ，１３０１ｂが処理したデータ等
を記憶するメモリ、１３０３ａ，１３０３ｂ，…，１３
０３ｚはバスゲート１３０５ａ，１３０５ｂを介して中
央処理ユニット１３０１ａ，１３０１ｂを接続するＣＰ
Ｕバス、１３０５ａ，１３０５ｂは中央処理ユニット１
３０１ａ，１３０１ｂの入出力データをＣＰＵバスに伝
達するか否かを決めるバスゲート、１３０６ａ，１３０
６ｂは中央処理ユニット１３０１ａ，１３０１ｂの出力
データをデコードしてバスアービタ１３０４に伝達する
アドレスレコーダ、１３０９ａ，…，１３０９ｙはＣＰ
Ｕバス１３０３ａ，１３０３ｂ，…，１３０３ｚを接断
する双方向ゲート、１３０４はバスゲート１３０５ａ，
１３０５ｂおよび双方向ゲート１３０９ａ，…，１３０
９ｙの開閉制御を行なうことによりＣＰＵバス１３０３
の占有を裁定するバスアービタ、１００６はバスアービ
タ１３０４およびアドレスデコーダ１３０６ａ，１３０
６ｂからなり各々のＣＰＵがアクセスするメモリの組合
せによっては各ＣＰＵの相異なるメモリへの同時アクセ
スを許可するアクセス制御手段である。１３０７ａ，１
３０７ｂはアドレスレコーダ１３０６ａ，１３０６ｂが
中央処理ユニット１３０１ａ，１３０１ｂの出力データ
をデコードして発するメモリアクセス要求信号、１３０
８ａ，１３０８ｂはバスアービタ１３０４が発するバス
ゲート制御信号、１３１０ａ，…，１３１０ｙはバスア
ービタ１３０４が発する双方向ゲート制御信号、１３１
１ａ，１３１１ｂはアドレスレコーダ１３０６ａ，１３
０６ｂが発するメモリ番号通知信号である。
て説明する。図９において、１３０１ａ，１３０１ｂは
所定の手順に従って演算処理等を行なう中央処理ユニッ
ト、１３０２ａ，１３０２ｂ，…，１３０２ｚは中央処
理ユニット１３０１ａ，１３０１ｂが処理したデータ等
を記憶するメモリ、１３０３ａ，１３０３ｂ，…，１３
０３ｚはバスゲート１３０５ａ，１３０５ｂを介して中
央処理ユニット１３０１ａ，１３０１ｂを接続するＣＰ
Ｕバス、１３０５ａ，１３０５ｂは中央処理ユニット１
３０１ａ，１３０１ｂの入出力データをＣＰＵバスに伝
達するか否かを決めるバスゲート、１３０６ａ，１３０
６ｂは中央処理ユニット１３０１ａ，１３０１ｂの出力
データをデコードしてバスアービタ１３０４に伝達する
アドレスレコーダ、１３０９ａ，…，１３０９ｙはＣＰ
Ｕバス１３０３ａ，１３０３ｂ，…，１３０３ｚを接断
する双方向ゲート、１３０４はバスゲート１３０５ａ，
１３０５ｂおよび双方向ゲート１３０９ａ，…，１３０
９ｙの開閉制御を行なうことによりＣＰＵバス１３０３
の占有を裁定するバスアービタ、１００６はバスアービ
タ１３０４およびアドレスデコーダ１３０６ａ，１３０
６ｂからなり各々のＣＰＵがアクセスするメモリの組合
せによっては各ＣＰＵの相異なるメモリへの同時アクセ
スを許可するアクセス制御手段である。１３０７ａ，１
３０７ｂはアドレスレコーダ１３０６ａ，１３０６ｂが
中央処理ユニット１３０１ａ，１３０１ｂの出力データ
をデコードして発するメモリアクセス要求信号、１３０
８ａ，１３０８ｂはバスアービタ１３０４が発するバス
ゲート制御信号、１３１０ａ，…，１３１０ｙはバスア
ービタ１３０４が発する双方向ゲート制御信号、１３１
１ａ，１３１１ｂはアドレスレコーダ１３０６ａ，１３
０６ｂが発するメモリ番号通知信号である。
【００７０】次に動作について説明する。ＣＰＵ１３０
１ａがメモリ１３０２ａにアクセスする場合、アドレス
デコーダ１３０６ａはバスアービタ１３０４に対してメ
モリアクセス要求信号１３０７ａを出力するとともにメ
モリ番号通知信号１３１１ａにてメモリ１３０２ａをア
クセス要求していることを知らせる。バスアービタ１３
０４は他のＣＰＵ１３０１ｂがメモリ１３０２ａにアク
セスしていなければ、すなわちアドレスデコーダ１３０
６ｂがバスアービタ１３０４に対してメモリアクセス要
求信号１３０７ｂを出していないかまたはメモリ１３０
２ｂ，…，１３０２ｚのいずれかをアクセスしていれ
ば、ＣＰＵ１３０１ａに対してメモリのアクセスを許可
することとし、バスゲート制御信号１３０８ａを出力し
てバスゲート１３０５ａを開けるとともに双方向バスゲ
ート制御信号１３１０ａ，…，１３１０ｙは出力せず、
双方向バスゲート１３０９ａ，…，１３０９ｙを閉めた
ままにしておく。逆に、すでにＣＰＵ１３０１ｂがメモ
リ１３０２ａにアクセスしている時は、双方向バスゲー
ト制御信号１３１０ａが出て双方向ゲート１３０９ａが
開いている状態であるから、ＣＰＵ１３０１ａに対して
メモリのアクセスを許可せず、ＣＰＵ１３０１ｂのアク
セスが終了するのを待ってからバスゲート制御信号１３
０８ａを出す。
１ａがメモリ１３０２ａにアクセスする場合、アドレス
デコーダ１３０６ａはバスアービタ１３０４に対してメ
モリアクセス要求信号１３０７ａを出力するとともにメ
モリ番号通知信号１３１１ａにてメモリ１３０２ａをア
クセス要求していることを知らせる。バスアービタ１３
０４は他のＣＰＵ１３０１ｂがメモリ１３０２ａにアク
セスしていなければ、すなわちアドレスデコーダ１３０
６ｂがバスアービタ１３０４に対してメモリアクセス要
求信号１３０７ｂを出していないかまたはメモリ１３０
２ｂ，…，１３０２ｚのいずれかをアクセスしていれ
ば、ＣＰＵ１３０１ａに対してメモリのアクセスを許可
することとし、バスゲート制御信号１３０８ａを出力し
てバスゲート１３０５ａを開けるとともに双方向バスゲ
ート制御信号１３１０ａ，…，１３１０ｙは出力せず、
双方向バスゲート１３０９ａ，…，１３０９ｙを閉めた
ままにしておく。逆に、すでにＣＰＵ１３０１ｂがメモ
リ１３０２ａにアクセスしている時は、双方向バスゲー
ト制御信号１３１０ａが出て双方向ゲート１３０９ａが
開いている状態であるから、ＣＰＵ１３０１ａに対して
メモリのアクセスを許可せず、ＣＰＵ１３０１ｂのアク
セスが終了するのを待ってからバスゲート制御信号１３
０８ａを出す。
【００７１】なお、この実施例の場合、両ＣＰＵが同時
にアクセスできる組合せは表２に示すようになる。
にアクセスできる組合せは表２に示すようになる。
【００７２】
【表２】
【００７３】このように、上記実施例によれば、単一の
ＣＰＵバスに２つのＣＰＵと３以上の複数のメモリが接
続されている場合に、ＣＰＵバスの各メモリの間に双方
向バスゲートを設け、ＣＰＵバスをメモリ単位で分離す
るようにしたので、ＣＰＵがあるメモリをアクセスして
いる場合には他のＣＰＵはこれより手前のメモリであれ
ばこれをアクセスでき、単位時間あたりの処理能力の低
下を極力抑えることができる。
ＣＰＵバスに２つのＣＰＵと３以上の複数のメモリが接
続されている場合に、ＣＰＵバスの各メモリの間に双方
向バスゲートを設け、ＣＰＵバスをメモリ単位で分離す
るようにしたので、ＣＰＵがあるメモリをアクセスして
いる場合には他のＣＰＵはこれより手前のメモリであれ
ばこれをアクセスでき、単位時間あたりの処理能力の低
下を極力抑えることができる。
【００７４】
【発明の効果】以上のように、この発明に係る情報処理
装置によれば、単一のＣＰＵバスに対し接続された二重
化されたメモリと、同一の情報をこの二重化されたメモ
リに同時に書き込み、これらの情報を個々のメモリにつ
いて読出し可能とする書き込み／読出し手段とを設ける
ようにしたので、ＣＰＵバスが複数のメモリに対し単一
で済み、少ないハードウェア量で二重書込、個別読出し
が行える効果がある。
装置によれば、単一のＣＰＵバスに対し接続された二重
化されたメモリと、同一の情報をこの二重化されたメモ
リに同時に書き込み、これらの情報を個々のメモリにつ
いて読出し可能とする書き込み／読出し手段とを設ける
ようにしたので、ＣＰＵバスが複数のメモリに対し単一
で済み、少ないハードウェア量で二重書込、個別読出し
が行える効果がある。
【００７５】また、この発明に係る情報処理装置によれ
ば、書き込みの際の二重化されたメモリの選択および読
出しの際の個々のメモリの選択をチップセレクト方式に
より行ない、チップセレクト回路はＣＰＵが出力するア
ドレスがどの領域に属するかに応じて二重化されたメモ
リの同時書き込みまたは個々のメモリについての個別読
出しを指示するようにしたので、指定された記憶装置の
書き込みアドレスに対応する他方の記憶装置の二重書き
込みアドレスを作成する必要がなく、少ないハードウェ
ア量で二重書込、個別読出しが行える効果がある。
ば、書き込みの際の二重化されたメモリの選択および読
出しの際の個々のメモリの選択をチップセレクト方式に
より行ない、チップセレクト回路はＣＰＵが出力するア
ドレスがどの領域に属するかに応じて二重化されたメモ
リの同時書き込みまたは個々のメモリについての個別読
出しを指示するようにしたので、指定された記憶装置の
書き込みアドレスに対応する他方の記憶装置の二重書き
込みアドレスを作成する必要がなく、少ないハードウェ
ア量で二重書込、個別読出しが行える効果がある。
【００７６】また、この発明に係る情報処理装置によれ
ば、書き込み／読出し手段は書き込みの際の二重化され
たメモリの選択および読出しの際の個々のメモリの選択
をチップセレクト方式により行ない、チップセレクト回
路はＣＰＵが出力するバンク指定信号に応じて二重化さ
れたメモリの同時書き込みまたは個々のメモリについて
の個別読出しを指示するようにしたので、メモリ領域を
フルに活用して二重書き込みと個別読出しを実行できる
効果がある。
ば、書き込み／読出し手段は書き込みの際の二重化され
たメモリの選択および読出しの際の個々のメモリの選択
をチップセレクト方式により行ない、チップセレクト回
路はＣＰＵが出力するバンク指定信号に応じて二重化さ
れたメモリの同時書き込みまたは個々のメモリについて
の個別読出しを指示するようにしたので、メモリ領域を
フルに活用して二重書き込みと個別読出しを実行できる
効果がある。
【００７７】また、この発明に係る情報処理装置によれ
ば、それぞれにＣＰＵおよびメモリを有し二重化されて
いるＣＰＵカードにおいて、情報を一方のカード内のメ
モリに書き込んだ時は必ずもう一方のカード内のメモリ
にも同一の情報を書き込み、かつ自カード内のメモリ内
容と他カード内のメモリ内容を、別アドレスにて個々に
読み出しを可能にするように構成したので、他系のメモ
リ内容を互いに知ることができる効果がある。
ば、それぞれにＣＰＵおよびメモリを有し二重化されて
いるＣＰＵカードにおいて、情報を一方のカード内のメ
モリに書き込んだ時は必ずもう一方のカード内のメモリ
にも同一の情報を書き込み、かつ自カード内のメモリ内
容と他カード内のメモリ内容を、別アドレスにて個々に
読み出しを可能にするように構成したので、他系のメモ
リ内容を互いに知ることができる効果がある。
【００７８】また、この発明に係る情報処理装置によれ
ば、二重化されている各ＣＰＵカードをバスゲートを介
して互いに接続するとともに、ＣＰＵが出力するアドレ
スがどの領域に属するかに応じて書き込みの際の二重化
されたメモリの選択および読出しの際の個々のメモリの
選択をチップセレクト方式により選択し、各カードのＣ
ＰＵが出力する書き込み信号あるいは読出し信号に応じ
て上記チップセレクト回路およびバスゲートを制御する
ゲート制御部とを設けるようにしたので、他系のメモリ
内容を互いに知ることができるのみならず、自系と他系
のメモリの書き込みを常に同時に行なうことができ、メ
モリ内容の同一性を常に保証できる効果がある。
ば、二重化されている各ＣＰＵカードをバスゲートを介
して互いに接続するとともに、ＣＰＵが出力するアドレ
スがどの領域に属するかに応じて書き込みの際の二重化
されたメモリの選択および読出しの際の個々のメモリの
選択をチップセレクト方式により選択し、各カードのＣ
ＰＵが出力する書き込み信号あるいは読出し信号に応じ
て上記チップセレクト回路およびバスゲートを制御する
ゲート制御部とを設けるようにしたので、他系のメモリ
内容を互いに知ることができるのみならず、自系と他系
のメモリの書き込みを常に同時に行なうことができ、メ
モリ内容の同一性を常に保証できる効果がある。
【００７９】また、この発明に係る情報処理装置によれ
ば、二重化されている各ＣＰＵカードをバスゲートを介
して互いに接続するとともに、ＣＰＵが出力するアドレ
スがどの領域に属するかに応じて書き込みの際の二重化
されたメモリの選択および読出しの際の個々のメモリの
選択をチップセレクト方式により行ない、各カードのＣ
ＰＵが出力するアドレスがどの領域に属するかに応じて
チップセレクト回路およびバスゲートを制御するゲート
制御部とを設けるようにしたので、他系のメモリ内容を
互いに知ることができるのみならず、自系と他系のメモ
リの書き込みを常に同時に行なうことができ、メモリ内
容の同一性を常に保証でき、かつハードウエアも若干簡
単になる効果がある。
ば、二重化されている各ＣＰＵカードをバスゲートを介
して互いに接続するとともに、ＣＰＵが出力するアドレ
スがどの領域に属するかに応じて書き込みの際の二重化
されたメモリの選択および読出しの際の個々のメモリの
選択をチップセレクト方式により行ない、各カードのＣ
ＰＵが出力するアドレスがどの領域に属するかに応じて
チップセレクト回路およびバスゲートを制御するゲート
制御部とを設けるようにしたので、他系のメモリ内容を
互いに知ることができるのみならず、自系と他系のメモ
リの書き込みを常に同時に行なうことができ、メモリ内
容の同一性を常に保証でき、かつハードウエアも若干簡
単になる効果がある。
【００８０】また、この発明に係る情報処理装置によれ
ば、複数のＣＰＵと複数のメモリがひとつのＣＰＵバス
を介して接続されるマルチプロセッサシステムにおい
て、各々のＣＰＵがアクセスするメモリの組合せによっ
ては各ＣＰＵの相異なるメモリへの同時アクセスを許可
するように構成したので、単位時間あたりの処理能力の
低下を極力抑えることができる効果がある。
ば、複数のＣＰＵと複数のメモリがひとつのＣＰＵバス
を介して接続されるマルチプロセッサシステムにおい
て、各々のＣＰＵがアクセスするメモリの組合せによっ
ては各ＣＰＵの相異なるメモリへの同時アクセスを許可
するように構成したので、単位時間あたりの処理能力の
低下を極力抑えることができる効果がある。
【００８１】また、この発明に係る情報処理装置によれ
ば、ＣＰＵバスの中央に双方向ゲートを設けるととも
に、２つのＣＰＵが出力するアドレスをデコードする２
つのアドレスデコーダと、アドレスデコーダのデコード
出力に応じて２つのバスゲートおよびひとつの双方向ゲ
ートの開閉制御を行なうバスアービタを設けることによ
り、２つのＣＰＵが同時に相異なるメモリをアクセスす
るときは、各ＣＰＵに対応するメモリを互いに分離する
ように構成したので、２つのＣＰＵと２つのメモリを有
するシステムにおいて、一方のＣＰＵが自系のメモリを
アクセスしているときは他方のＣＰＵはこれに対応する
メモリであれば同時にアクセスすることが可能となる効
果がある。
ば、ＣＰＵバスの中央に双方向ゲートを設けるととも
に、２つのＣＰＵが出力するアドレスをデコードする２
つのアドレスデコーダと、アドレスデコーダのデコード
出力に応じて２つのバスゲートおよびひとつの双方向ゲ
ートの開閉制御を行なうバスアービタを設けることによ
り、２つのＣＰＵが同時に相異なるメモリをアクセスす
るときは、各ＣＰＵに対応するメモリを互いに分離する
ように構成したので、２つのＣＰＵと２つのメモリを有
するシステムにおいて、一方のＣＰＵが自系のメモリを
アクセスしているときは他方のＣＰＵはこれに対応する
メモリであれば同時にアクセスすることが可能となる効
果がある。
【００８２】さらに、この発明に係る情報処理装置によ
れば、ＣＰＵバスに接続された各メモリの間に双方向ゲ
ートを設けるとともに、２つのＣＰＵが出力するアドレ
スをデコードする２つのアドレスデコーダと、アドレス
デコーダのデコード出力に応じて２つのバスゲートおよ
び双方向ゲートの開閉制御を行なうバスアービタを設け
ることにより、２つのＣＰＵが同時に相異なるメモリを
アクセスするときは、各ＣＰＵに対応するメモリを互い
に分離するように構成したので、一方のＣＰＵが特定の
メモリをアクセスしている時は他方のＣＰＵはその手前
のメモリならばこれにアクセスすることが可能となる効
果がある。
れば、ＣＰＵバスに接続された各メモリの間に双方向ゲ
ートを設けるとともに、２つのＣＰＵが出力するアドレ
スをデコードする２つのアドレスデコーダと、アドレス
デコーダのデコード出力に応じて２つのバスゲートおよ
び双方向ゲートの開閉制御を行なうバスアービタを設け
ることにより、２つのＣＰＵが同時に相異なるメモリを
アクセスするときは、各ＣＰＵに対応するメモリを互い
に分離するように構成したので、一方のＣＰＵが特定の
メモリをアクセスしている時は他方のＣＰＵはその手前
のメモリならばこれにアクセスすることが可能となる効
果がある。
【図１】この発明の一実施例による情報処理装置におけ
るメモリ二重化方式を示す図である。
るメモリ二重化方式を示す図である。
【図２】図１に対するＣＰＵのメモリマップを示す図で
ある。
ある。
【図３】この発明の第２の実施例による情報処理装置の
メモリ二重化方式を示す図である。
メモリ二重化方式を示す図である。
【図４】図３に対するＣＰＵのメモリマップを示す図で
ある。
ある。
【図５】この発明の第３の実施例による情報処理装置の
メモリの二重化制御方式を示す図である。
メモリの二重化制御方式を示す図である。
【図６】この発明の第３の実施例によるメモリマップ構
成を示す図である。
成を示す図である。
【図７】この発明の第４の実施例による情報処理装置の
メモリマップ構成を示す図である。
メモリマップ構成を示す図である。
【図８】この発明の第５の実施例による情報処理装置の
マルチプロセッサシステムを示す図である。
マルチプロセッサシステムを示す図である。
【図９】この発明の第６の実施例によるマルチプロセッ
サシステムを示す図である。
サシステムを示す図である。
【図１０】従来の情報処理装置における記憶制御方式を
示す図である。
示す図である。
【図１１】従来の二重化記憶装置へのデータ転写制御方
式を示す図である。
式を示す図である。
【図１２】従来のマルチプロセッサシステムを示す図で
ある。
ある。
１００１，１００２ 書き込み／読み出し手段 １００３，１００４ 書き込み／読み出し手段 １００５，１００６ アクセス制御手段 １１０１ ＣＰＵ １１０２ 記憶制御装置 １１０３ 二重書込装置 １１０４，１１０５ メモリ １１０６ チップセレクト生成回路 １１０７ データアクノリッジ １１０８ ＣＰＵバス １１０９，１１１０ アクセス終了信号 １１１１ データアクノリッジ作成部 １１１２ バンク指定用ラッチ １２０１，１２０４ 中央処理装置 １２０２，１２０５ 記憶装置 １２０３，１２０９ 系間情報転送装置 １２０６，１２０７ データバス １２０８ 系間情報送出装置 １２１０ バッファ回路 １２１１ 書き込み情報送出回路 １２１２ 系間データバス １２１３ データ比較回路 １２１４，１１１７ バスゲート １２１５，１１１８ チップセレクト生成回路 １２１６，１１１９ ゲート制御部 １２２０，１１２１ メモリ書き込み信号 １２２２，１１２３ メモリ読み出し信号 １２２４，１１２５ 他系アクセス信号 １２２６，１１２７ バスゲート制御信号 １２２８，１１２９ 他系アクセス連絡信号 １３０１ 中央処理ユニット １３０２ メモリ １３０３ ＣＰＵバス １３０４ バスアービタ １３０５ バスゲート １３０６ アドレスデコーダ １３０７ メモリアクセス要求信号 １３０８ バスゲート制御信号 １３０９ 双方向ゲート １３１０ 双方向ゲート制御信号 １３１１ メモリ番号通知信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】この装置は１６組のクラスタからなり、１
つのクラスタに４台のＣＰＵを含み、各クラスタは２台
の記憶装置を共有するように構成されている。
つのクラスタに４台のＣＰＵを含み、各クラスタは２台
の記憶装置を共有するように構成されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】さらに、図１２は従来のマルチプロセッサ
システムを示したものである。図において、３０１ａ，
３０１ｂは所定の手順に従って演算処理等を行なう中央
処理ユニット、３０２ａ，３０２ｂは中央処理ユニット
３０１ａ，３０１ｂが処理したデータ等を記憶するメモ
リ、３０３はバスゲート３０５ａ，３０５ｂを介して中
央処理ユニット３０１ａ，３０１ｂを接続するＣＰＵバ
ス、３０４はバスゲート３０５ａ，３０５ｂの開閉制御
を行なうことによりＣＰＵバス３０３の占有を裁定する
バスアービタ、３０５ａ，３０５ｂは中央処理ユニット
３０１ａ，３０１ｂの入出力データをＣＰＵバスに伝達
するか否かを決めるバスゲート、３０６ａ，３０６ｂは
中央処理ユニット３０１ａ，３０１ｂの出力データをデ
コードしてバスアービタ３０４に伝達するアドレスデコ
ーダ、３０７ａ，３０７ｂはアドレスデコーダ３０６
ａ，３０６ｂが発するメモリアクセス要求信号、３０８
ａ，３０８ｂはバスアービタ３０４が発するバスゲート
制御信号である。
システムを示したものである。図において、３０１ａ，
３０１ｂは所定の手順に従って演算処理等を行なう中央
処理ユニット、３０２ａ，３０２ｂは中央処理ユニット
３０１ａ，３０１ｂが処理したデータ等を記憶するメモ
リ、３０３はバスゲート３０５ａ，３０５ｂを介して中
央処理ユニット３０１ａ，３０１ｂを接続するＣＰＵバ
ス、３０４はバスゲート３０５ａ，３０５ｂの開閉制御
を行なうことによりＣＰＵバス３０３の占有を裁定する
バスアービタ、３０５ａ，３０５ｂは中央処理ユニット
３０１ａ，３０１ｂの入出力データをＣＰＵバスに伝達
するか否かを決めるバスゲート、３０６ａ，３０６ｂは
中央処理ユニット３０１ａ，３０１ｂの出力データをデ
コードしてバスアービタ３０４に伝達するアドレスデコ
ーダ、３０７ａ，３０７ｂはアドレスデコーダ３０６
ａ，３０６ｂが発するメモリアクセス要求信号、３０８
ａ，３０８ｂはバスアービタ３０４が発するバスゲート
制御信号である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】
【実施例】 実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による情報処理装置を
示す。この実施例は信頼性を高めるために記憶装置を二
重化する場合にそのハードウエア量を削減できるように
したものである。図において、１１０１は所定の手順に
従って演算処理等を行なうＣＰＵ、１１０４，１１０５
はこのＣＰＵ１１０１に対し２系統設けられたメモリ、
１１０６はこのメモリ１１０４，１１０５を活性化状態
にするチップセレクト信号を出力するチップセレクト生
成回路であり、同一の情報を二重化されたメモリ１１０
４，１１０５に同時に書き込みこれらの情報を個々のメ
モリについて読出し可能とする書き込み／読み出し制御
手段１００１がこれに相当する。１１０８はＣＰＵ１１
０１とメモリ１１０４，１１０５、チップセレクト生成
回路１１０６との間でデータのやりとりを行なうための
ＣＰＵバス、１１０９，１１１０はそれぞれアクセスが
終了した時にメモリ１１０４，１１０５が出力するアク
セス終了信号、１１１１はチップセレクト生成回路１１
０６によって活性化されたメモリ（１１０４，１１０５
又はその両方）がアクセス終了信号（１１０９，１１１
０又はその両方）を出力した時にデータアクノリッジ信
号１１０７を出力するデータアクノリッジ作成部であ
る。また、このデータアクノリッジ作成部１１１１にお
いて、１１１１ａはメモリ１１０４からのアクセス終了
信号１１０９が正相で入力されチップセレクト生成回路
１１０６からのチップセレクト信号が逆相で入力される
２入力のＯＲ回路、１１１１ｂはメモリ１１０５からの
アクセス終了信号１１１０が正相で入力されチップセレ
クト生成回路１１０６からのチップセレクト信号が逆相
で入力される２入力のＯＲ回路、１１１１ｃはこの２つ
の２入力ＯＲ回路１１１１ａ，１１１１ｂの出力を入力
してデータアクノリッジ信号１１０７を出力する２入力
のＡＮＤ回路である。
する。図１はこの発明の一実施例による情報処理装置を
示す。この実施例は信頼性を高めるために記憶装置を二
重化する場合にそのハードウエア量を削減できるように
したものである。図において、１１０１は所定の手順に
従って演算処理等を行なうＣＰＵ、１１０４，１１０５
はこのＣＰＵ１１０１に対し２系統設けられたメモリ、
１１０６はこのメモリ１１０４，１１０５を活性化状態
にするチップセレクト信号を出力するチップセレクト生
成回路であり、同一の情報を二重化されたメモリ１１０
４，１１０５に同時に書き込みこれらの情報を個々のメ
モリについて読出し可能とする書き込み／読み出し制御
手段１００１がこれに相当する。１１０８はＣＰＵ１１
０１とメモリ１１０４，１１０５、チップセレクト生成
回路１１０６との間でデータのやりとりを行なうための
ＣＰＵバス、１１０９，１１１０はそれぞれアクセスが
終了した時にメモリ１１０４，１１０５が出力するアク
セス終了信号、１１１１はチップセレクト生成回路１１
０６によって活性化されたメモリ（１１０４，１１０５
又はその両方）がアクセス終了信号（１１０９，１１１
０又はその両方）を出力した時にデータアクノリッジ信
号１１０７を出力するデータアクノリッジ作成部であ
る。また、このデータアクノリッジ作成部１１１１にお
いて、１１１１ａはメモリ１１０４からのアクセス終了
信号１１０９が正相で入力されチップセレクト生成回路
１１０６からのチップセレクト信号が逆相で入力される
２入力のＯＲ回路、１１１１ｂはメモリ１１０５からの
アクセス終了信号１１１０が正相で入力されチップセレ
クト生成回路１１０６からのチップセレクト信号が逆相
で入力される２入力のＯＲ回路、１１１１ｃはこの２つ
の２入力ＯＲ回路１１１１ａ，１１１１ｂの出力を入力
してデータアクノリッジ信号１１０７を出力する２入力
のＡＮＤ回路である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】また図２は、この実施例におけるＣＰＵ１
１０１のメモリマップであり、この実施例では４ビット
アドレスの場合を例にとって示している。この場合アド
レス００００〜０１１１の領域はメモリ１１０４の読出
しまたは二重書込みの旨を示し、アドレス１０００〜１
１１１の領域はメモリ１１０５の読出しの旨を示してい
る。
１０１のメモリマップであり、この実施例では４ビット
アドレスの場合を例にとって示している。この場合アド
レス００００〜０１１１の領域はメモリ１１０４の読出
しまたは二重書込みの旨を示し、アドレス１０００〜１
１１１の領域はメモリ１１０５の読出しの旨を示してい
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】このように、上記実施例によれば、チップ
セレクト方式により単一のＣＰＵバスに接続された複数
のメモリを選択するように構成し、かつそのメモリマッ
プを工夫し、読出し時、アドレスの最上位ビットが
「０」か「１」かに応じてメモリ読出しを行なうメモリ
を選択し、書込み時、最上位ビットが「０」であれば直
ちに二重書込みを行なうようにしたので、指定された記
憶装置の書き込みアドレスに対応する他方の記憶装置の
二重書込みアドレスを作成する必要がなく、ＣＰＵバス
も１本で済み、記憶装置の数だけ必要とせず、二重書込
みのためのハードウエア量が少なくて済むという効果が
ある。
セレクト方式により単一のＣＰＵバスに接続された複数
のメモリを選択するように構成し、かつそのメモリマッ
プを工夫し、読出し時、アドレスの最上位ビットが
「０」か「１」かに応じてメモリ読出しを行なうメモリ
を選択し、書込み時、最上位ビットが「０」であれば直
ちに二重書込みを行なうようにしたので、指定された記
憶装置の書き込みアドレスに対応する他方の記憶装置の
二重書込みアドレスを作成する必要がなく、ＣＰＵバス
も１本で済み、記憶装置の数だけ必要とせず、二重書込
みのためのハードウエア量が少なくて済むという効果が
ある。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】以下、この発明の第２の実施例を図につい
て説明する。図３において、１１０１は所定の手順に従
って演算処理等を行なうＣＰＵ、１１０４，１１０５は
このＣＰＵ１１０１に対し２系統設けられたメモリ、１
１０６はこのメモリ１１０４，１１０５を活性化状態に
するチップセレクト信号を出力するチップセレクト生成
回路、１１０８はＣＰＵ１１０１とメモリ１１０４，１
１０５、チップセレクト生成回路１１０６との間でデー
タのやりとりを行なうためのＣＰＵバス、１１０９，１
１１０はそれぞれアクセスが終了した時にメモリ１１０
４，１１０５が出力するアクセス終了信号、１１１１は
チップセレクト生成回路１１０６によって活性化された
メモリ（１１０４，１１０５又はその両方）がアクセス
終了信号（１１０９，１１１０又はその両方）を出力し
た時にデータアクノリッジ信号１１０７を出力するデー
タアクノリッジ作成部、１１１２はメモリ１１０４，１
１０５の全アドレス領域をバンク切換えするためのバン
ク指定用ラッチである。また１００２はバンク指定用ラ
ッチ１１１２およびチップセレクト生成回路１１０６か
らなる書き込み／読み出し制御手段である。
て説明する。図３において、１１０１は所定の手順に従
って演算処理等を行なうＣＰＵ、１１０４，１１０５は
このＣＰＵ１１０１に対し２系統設けられたメモリ、１
１０６はこのメモリ１１０４，１１０５を活性化状態に
するチップセレクト信号を出力するチップセレクト生成
回路、１１０８はＣＰＵ１１０１とメモリ１１０４，１
１０５、チップセレクト生成回路１１０６との間でデー
タのやりとりを行なうためのＣＰＵバス、１１０９，１
１１０はそれぞれアクセスが終了した時にメモリ１１０
４，１１０５が出力するアクセス終了信号、１１１１は
チップセレクト生成回路１１０６によって活性化された
メモリ（１１０４，１１０５又はその両方）がアクセス
終了信号（１１０９，１１１０又はその両方）を出力し
た時にデータアクノリッジ信号１１０７を出力するデー
タアクノリッジ作成部、１１１２はメモリ１１０４，１
１０５の全アドレス領域をバンク切換えするためのバン
ク指定用ラッチである。また１００２はバンク指定用ラ
ッチ１１１２およびチップセレクト生成回路１１０６か
らなる書き込み／読み出し制御手段である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】図４はこの実施例におけるＣＰＵ１１０１
のメモリマップであり、この実施例では４ビットアドレ
スの場合を例にとって示している。この場合バンク指定
出力が「０」であればアドレス００００〜１１１１の全
領域はメモリ１１０４の読出しまたは二重書込みの旨を
示し、バンク指定出力が「１」であればアドレス０００
０〜１１１１の全領域はメモリ１１０５の読出しまたは
二重書込みの旨を示している。
のメモリマップであり、この実施例では４ビットアドレ
スの場合を例にとって示している。この場合バンク指定
出力が「０」であればアドレス００００〜１１１１の全
領域はメモリ１１０４の読出しまたは二重書込みの旨を
示し、バンク指定出力が「１」であればアドレス０００
０〜１１１１の全領域はメモリ１１０５の読出しまたは
二重書込みの旨を示している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】次にＣＰＵ１２０４が自系のメモリ１２０
５の内容を知る場合は、図６のメモリマップ上で自系リ
ードの旨が割当てられたアドレスを出力する。これによ
り、チップセレクト生成回路１２１８およびゲート制御
部１２１９へはデータバス１２０７を介してメモリアド
レスと読み出し信号が入力される。まず、チップセレク
ト生成回路１２１８はこれらの信号をデコードしてメモ
リ読み出し信号１２２３を出力し、メモリ１２０５は、
データバス１２０７を介して入力されたメモリアドレス
とメモリ読み出し信号１２２３より読み出しデータをデ
ータバス１２０７に乗せ、ＣＰＵ１２０４に知らせる。
この時ゲート制御部１２１９も同様にデコードを行う
が、その結果自系リードであることが判明するので、何
の信号も出力しない。
５の内容を知る場合は、図６のメモリマップ上で自系リ
ードの旨が割当てられたアドレスを出力する。これによ
り、チップセレクト生成回路１２１８およびゲート制御
部１２１９へはデータバス１２０７を介してメモリアド
レスと読み出し信号が入力される。まず、チップセレク
ト生成回路１２１８はこれらの信号をデコードしてメモ
リ読み出し信号１２２３を出力し、メモリ１２０５は、
データバス１２０７を介して入力されたメモリアドレス
とメモリ読み出し信号１２２３より読み出しデータをデ
ータバス１２０７に乗せ、ＣＰＵ１２０４に知らせる。
この時ゲート制御部１２１９も同様にデコードを行う
が、その結果自系リードであることが判明するので、何
の信号も出力しない。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正内容】
【００６２】このように、上記実施例によれば、そのメ
モリマップを工夫し二重書込みを行なうアドレスと自系
読出しを行なうアドレスと他系読出しを行なうアドレス
とにメモリマップを分割するとともに、ＣＰＵが出力す
るアドレス信号により系間データバスを接断するバスゲ
ートの開閉制御および各系のメモリの選択制御を行なう
ように構成したので、自系と他系のメモリ内容を自由に
読み出すことが可能となり、かつハードウエアも若干簡
単な構成となる。
モリマップを工夫し二重書込みを行なうアドレスと自系
読出しを行なうアドレスと他系読出しを行なうアドレス
とにメモリマップを分割するとともに、ＣＰＵが出力す
るアドレス信号により系間データバスを接断するバスゲ
ートの開閉制御および各系のメモリの選択制御を行なう
ように構成したので、自系と他系のメモリ内容を自由に
読み出すことが可能となり、かつハードウエアも若干簡
単な構成となる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】実施例５．以下、この発明の第５の実施例
を図について説明する。図８はこの発明の第５の実施例
による情報処理装置を示す。この実施例は、単一のＣＰ
Ｕバスに複数のＣＰＵと複数のメモリが接続されている
場合に、複数のＣＰＵのメモリ同時アクセスを許可でき
るようにしたものである。図において、１３０１ａ，１
３０１ｂは所定の手順に従って演算処理等を行なう中央
処理ユニット、１３０２ａ，１３０２ｂは中央処理ユニ
ット１３０１ａ，１３０１ｂが処理したデータ等を記憶
するメモリ、１３０３ａ，１３０３ｂはバスゲート１３
０５ａ，１３０５ｂを介して中央処理ユニット１３０１
ａ，１３０１ｂを接続するＣＰＵバス、１３０５ａ，１
３０５ｂは中央処理ユニット１３０１ａ，１３０１ｂの
入出力データをＣＰＵバスに伝達するか否かを決めるバ
スゲート、１３０６ａ，１３０６ｂは中央処理ユニット
１３０１ａ，１３０１ｂの出力データをデコードしてバ
スアービタ１３０４に伝達するアドレスデコーダ、１３
０９はＣＰＵバス１３０３ａ，１３０３ｂを接断する双
方向ゲート、１３０４はバスゲート１３０５ａ，１３０
５ｂおよび双方向ゲート１３０９の開閉制御を行なうこ
とによりＣＰＵバス１３０３の占有を裁定するバスアー
ビタ、１００５はバスアービタ１３０４およびアドレス
デコーダ１３０６ａ，１３０６ｂからなり各々のＣＰＵ
がアクセスするメモリの組合せによっては各ＣＰＵの相
異なるメモリへの同時アクセスを許可するアクセス制御
手段である。また、１３０７ａ，１３０７ｂはアドレス
デコーダ１３０６ａ，１３０６ｂが中央処理ユニット１
３０１ａ，１３０１ｂの出力データをデコードして発す
るメモリアクセス要求信号、１３０８ａ，１３０８ｂは
バスアービタ１３０４が発するバスゲート制御信号、１
３１０はバスアービタ１３０４が発する双方向ゲート制
御信号、１３１１ａ，１３１１ｂはアドレスデコーダ１
３０６ａ，１３０６ｂが発するメモリ番号通知信号であ
る。
を図について説明する。図８はこの発明の第５の実施例
による情報処理装置を示す。この実施例は、単一のＣＰ
Ｕバスに複数のＣＰＵと複数のメモリが接続されている
場合に、複数のＣＰＵのメモリ同時アクセスを許可でき
るようにしたものである。図において、１３０１ａ，１
３０１ｂは所定の手順に従って演算処理等を行なう中央
処理ユニット、１３０２ａ，１３０２ｂは中央処理ユニ
ット１３０１ａ，１３０１ｂが処理したデータ等を記憶
するメモリ、１３０３ａ，１３０３ｂはバスゲート１３
０５ａ，１３０５ｂを介して中央処理ユニット１３０１
ａ，１３０１ｂを接続するＣＰＵバス、１３０５ａ，１
３０５ｂは中央処理ユニット１３０１ａ，１３０１ｂの
入出力データをＣＰＵバスに伝達するか否かを決めるバ
スゲート、１３０６ａ，１３０６ｂは中央処理ユニット
１３０１ａ，１３０１ｂの出力データをデコードしてバ
スアービタ１３０４に伝達するアドレスデコーダ、１３
０９はＣＰＵバス１３０３ａ，１３０３ｂを接断する双
方向ゲート、１３０４はバスゲート１３０５ａ，１３０
５ｂおよび双方向ゲート１３０９の開閉制御を行なうこ
とによりＣＰＵバス１３０３の占有を裁定するバスアー
ビタ、１００５はバスアービタ１３０４およびアドレス
デコーダ１３０６ａ，１３０６ｂからなり各々のＣＰＵ
がアクセスするメモリの組合せによっては各ＣＰＵの相
異なるメモリへの同時アクセスを許可するアクセス制御
手段である。また、１３０７ａ，１３０７ｂはアドレス
デコーダ１３０６ａ，１３０６ｂが中央処理ユニット１
３０１ａ，１３０１ｂの出力データをデコードして発す
るメモリアクセス要求信号、１３０８ａ，１３０８ｂは
バスアービタ１３０４が発するバスゲート制御信号、１
３１０はバスアービタ１３０４が発する双方向ゲート制
御信号、１３１１ａ，１３１１ｂはアドレスデコーダ１
３０６ａ，１３０６ｂが発するメモリ番号通知信号であ
る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】次に動作について説明する。ＣＰＵ１３０
１ａがメモリ１３０２ａにアクセスする場合、アドレス
デコーダ１３０６ａはバスアービタ１３０４に対してメ
モリアクセス要求信号１３０７ａを出力するとともにメ
モリ番号通知信号１３１１ａにてメモリ１３０２ａをア
クセス要求していることを知らせる。バスアービタ１３
０４は他のＣＰＵ１３０１ｂがメモリ１３０２ａにアク
セスしていなければ、すなわちアドレスデコーダ１３０
６ｂがバスアービタ１３０４に対してメモリアクセス要
求信号１３０７ｂを出力していないかまたはメモリ１３
０２ｂをアクセスしていれば、ＣＰＵ１３０１ａに対し
てメモリのアクセスを許可することとし、バスゲート制
御信号１３０８ａを出力してバスゲート１３０５ａを開
けるとともに双方向バスゲート制御信号１３１０は出力
せず、双方向バスゲート１３０９を閉めたままにしてお
く。逆に、すでにＣＰＵ１３０１ｂがメモリ１３０２ａ
にアクセスしている時は、双方向バスゲート制御信号１
３１０が出て双方向ゲート１３０９が開いている状態で
あるから、ＣＰＵ１３０１ａに対してメモリのアクセス
を許可せず、ＣＰＵ１３０１ｂのアクセスが終了するの
を待ってからＣＰＵ１３０１ａに対してメモリのアクセ
スを許可する。
１ａがメモリ１３０２ａにアクセスする場合、アドレス
デコーダ１３０６ａはバスアービタ１３０４に対してメ
モリアクセス要求信号１３０７ａを出力するとともにメ
モリ番号通知信号１３１１ａにてメモリ１３０２ａをア
クセス要求していることを知らせる。バスアービタ１３
０４は他のＣＰＵ１３０１ｂがメモリ１３０２ａにアク
セスしていなければ、すなわちアドレスデコーダ１３０
６ｂがバスアービタ１３０４に対してメモリアクセス要
求信号１３０７ｂを出力していないかまたはメモリ１３
０２ｂをアクセスしていれば、ＣＰＵ１３０１ａに対し
てメモリのアクセスを許可することとし、バスゲート制
御信号１３０８ａを出力してバスゲート１３０５ａを開
けるとともに双方向バスゲート制御信号１３１０は出力
せず、双方向バスゲート１３０９を閉めたままにしてお
く。逆に、すでにＣＰＵ１３０１ｂがメモリ１３０２ａ
にアクセスしている時は、双方向バスゲート制御信号１
３１０が出て双方向ゲート１３０９が開いている状態で
あるから、ＣＰＵ１３０１ａに対してメモリのアクセス
を許可せず、ＣＰＵ１３０１ｂのアクセスが終了するの
を待ってからＣＰＵ１３０１ａに対してメモリのアクセ
スを許可する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】以下、この発明の第６の実施例を図につい
て説明する。図９において、１３０１ａ，１３０１ｂは
所定の手順に従って演算処理等を行なう中央処理ユニッ
ト、１３０２ａ，１３０２ｂ，…，１３０２ｚは中央処
理ユニット１３０１ａ，１３０１ｂが処理したデータ等
を記憶するメモリ、１３０３ａ，１３０３ｂ，…，１３
０３ｚはバスゲート１３０５ａ，１３０５ｂを介して中
央処理ユニット１３０１ａ，１３０１ｂを接続するＣＰ
Ｕバス、１３０５ａ，１３０５ｂは中央処理ユニット１
３０１ａ，１３０１ｂの入出力データをＣＰＵバスに伝
達するか否かを決めるバスゲート、１３０６ａ，１３０
６ｂは中央処理ユニット１３０１ａ，１３０１ｂの出力
データをデコードしてバスアービタ１３０４に伝達する
アドレスデコーダ、１３０９ａ，…，１３０９ｙはＣＰ
Ｕバス１３０３ａ，１３０３ｂ，…，１３０３ｚを接断
する双方向ゲート、１３０４はバスゲート１３０５ａ，
１３０５ｂおよび双方向ゲート１３０９ａ，…，１３０
９ｙの開閉制御を行なうことによりＣＰＵバス１３０３
の占有を裁定するバスアービタ、１００６はバスアービ
タ１３０４およびアドレスデコーダ１３０６ａ，１３０
６ｂからなり各々のＣＰＵがアクセスするメモリの組合
せによっては各ＣＰＵの相異なるメモリへの同時アクセ
スを許可するアクセス制御手段である。１３０７ａ，１
３０７ｂはアドレスデコーダ１３０６ａ，１３０６ｂが
中央処理ユニット１３０１ａ，１３０１ｂの出力データ
をデコードして発するメモリアクセス要求信号、１３０
８ａ，１３０８ｂはバスアービタ１３０４が発するバス
ゲート制御信号、１３１０ａ，…，１３１０ｙはバスア
ービタ１３０４が発する双方向ゲート制御信号、１３１
１ａ，１３１１ｂはアドレスデコーダ１３０６ａ，１３
０６ｂが発するメモリ番号通知信号である。
て説明する。図９において、１３０１ａ，１３０１ｂは
所定の手順に従って演算処理等を行なう中央処理ユニッ
ト、１３０２ａ，１３０２ｂ，…，１３０２ｚは中央処
理ユニット１３０１ａ，１３０１ｂが処理したデータ等
を記憶するメモリ、１３０３ａ，１３０３ｂ，…，１３
０３ｚはバスゲート１３０５ａ，１３０５ｂを介して中
央処理ユニット１３０１ａ，１３０１ｂを接続するＣＰ
Ｕバス、１３０５ａ，１３０５ｂは中央処理ユニット１
３０１ａ，１３０１ｂの入出力データをＣＰＵバスに伝
達するか否かを決めるバスゲート、１３０６ａ，１３０
６ｂは中央処理ユニット１３０１ａ，１３０１ｂの出力
データをデコードしてバスアービタ１３０４に伝達する
アドレスデコーダ、１３０９ａ，…，１３０９ｙはＣＰ
Ｕバス１３０３ａ，１３０３ｂ，…，１３０３ｚを接断
する双方向ゲート、１３０４はバスゲート１３０５ａ，
１３０５ｂおよび双方向ゲート１３０９ａ，…，１３０
９ｙの開閉制御を行なうことによりＣＰＵバス１３０３
の占有を裁定するバスアービタ、１００６はバスアービ
タ１３０４およびアドレスデコーダ１３０６ａ，１３０
６ｂからなり各々のＣＰＵがアクセスするメモリの組合
せによっては各ＣＰＵの相異なるメモリへの同時アクセ
スを許可するアクセス制御手段である。１３０７ａ，１
３０７ｂはアドレスデコーダ１３０６ａ，１３０６ｂが
中央処理ユニット１３０１ａ，１３０１ｂの出力データ
をデコードして発するメモリアクセス要求信号、１３０
８ａ，１３０８ｂはバスアービタ１３０４が発するバス
ゲート制御信号、１３１０ａ，…，１３１０ｙはバスア
ービタ１３０４が発する双方向ゲート制御信号、１３１
１ａ，１３１１ｂはアドレスデコーダ１３０６ａ，１３
０６ｂが発するメモリ番号通知信号である。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】次に動作について説明する。ＣＰＵ１３０
１ａがメモリ１３０２ａにアクセスする場合、アドレス
デコーダ１３０６ａはバスアービタ１３０４に対してメ
モリアクセス要求信号１３０７ａを出力するとともにメ
モリ番号通知信号１３１１ａにてメモリ１３０２ａをア
クセス要求していることを知らせる。バスアービタ１３
０４は他のＣＰＵ１３０１ｂがメモリ１３０２ａにアク
セスしていなければ、すなわちアドレスデコーダ１３０
６ｂがバスアービタ１３０４に対してメモリアクセス要
求信号１３０７ｂを出していないかまたはメモリ１３０
２ｂ，…，１３０２ｚのいずれかをアクセスしていれ
ば、ＣＰＵ１３０１ａに対してメモリのアクセスを許可
することとし、バスゲート制御信号１３０８ａを出力し
てバスゲート１３０５ａを開けるとともに双方向バスゲ
ート制御信号１３１０ａは出力せず、双方向バスゲート
１３０９ａを閉めたままにしておく。逆に、すでにＣＰ
Ｕ１３０１ｂがメモリ１３０２ａにアクセスしている時
は、双方向バスゲート制御信号１３１０ａ，…，１３１
０ｙが出て双方向ゲート１３０９ａ，…，１３０９ｙが
開いている状態であるから、ＣＰＵ１３０１ａに対して
メモリのアクセスを許可せず、ＣＰＵ１３０１ｂのアク
セスが終了するのを待ってからＣＰＵ１３０１ａに対し
てメモリのアクセスを許可する。
１ａがメモリ１３０２ａにアクセスする場合、アドレス
デコーダ１３０６ａはバスアービタ１３０４に対してメ
モリアクセス要求信号１３０７ａを出力するとともにメ
モリ番号通知信号１３１１ａにてメモリ１３０２ａをア
クセス要求していることを知らせる。バスアービタ１３
０４は他のＣＰＵ１３０１ｂがメモリ１３０２ａにアク
セスしていなければ、すなわちアドレスデコーダ１３０
６ｂがバスアービタ１３０４に対してメモリアクセス要
求信号１３０７ｂを出していないかまたはメモリ１３０
２ｂ，…，１３０２ｚのいずれかをアクセスしていれ
ば、ＣＰＵ１３０１ａに対してメモリのアクセスを許可
することとし、バスゲート制御信号１３０８ａを出力し
てバスゲート１３０５ａを開けるとともに双方向バスゲ
ート制御信号１３１０ａは出力せず、双方向バスゲート
１３０９ａを閉めたままにしておく。逆に、すでにＣＰ
Ｕ１３０１ｂがメモリ１３０２ａにアクセスしている時
は、双方向バスゲート制御信号１３１０ａ，…，１３１
０ｙが出て双方向ゲート１３０９ａ，…，１３０９ｙが
開いている状態であるから、ＣＰＵ１３０１ａに対して
メモリのアクセスを許可せず、ＣＰＵ１３０１ｂのアク
セスが終了するのを待ってからＣＰＵ１３０１ａに対し
てメモリのアクセスを許可する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】この発明の一実施例による情報処理装置におけ
るメモリ二重化方式を示す図である。
るメモリ二重化方式を示す図である。
【図２】図１に対するＣＰＵのメモリマップを示す図で
ある。
ある。
【図３】この発明の第２の実施例による情報処理装置の
メモリ二重化方式を示す図である。
メモリ二重化方式を示す図である。
【図４】図３に対するＣＰＵのメモリマップを示す図で
ある。
ある。
【図５】この発明の第３の実施例による情報処理装置の
メモリの二重化制御方式を示す図である。
メモリの二重化制御方式を示す図である。
【図６】この発明の第３の実施例によるメモリマップ構
成を示す図である。
成を示す図である。
【図７】この発明の第４の実施例による情報処理装置の
メモリマップ構成を示す図である。
メモリマップ構成を示す図である。
【図８】この発明の第５の実施例による情報処理装置の
マルチプロセッサシステムを示す図である。
マルチプロセッサシステムを示す図である。
【図９】この発明の第６の実施例によるマルチプロセッ
サシステムを示す図である。
サシステムを示す図である。
【図１０】従来の情報処理装置における記憶制御方式を
示す図である。
示す図である。
【図１１】従来の二重化記憶装置へのデータ転写制御方
式を示す図である。
式を示す図である。
【図１２】従来のマルチプロセッサシステムを示す図で
ある。
ある。
【符号の説明】 １００１，１００２ 書き込み／読み出し手段 １００３，１００４ 書き込み／読み出し手段 １００５，１００６ アクセス制御手段 １１０１ ＣＰＵ１ ０２ 記憶制御装置１ ０３ 二重書込装置 １１０４，１１０５ メモリ １１０６ チップセレクト生成回路 １１０７ データアクノリッジ １１０８ ＣＰＵバス １１０９，１１１０ アクセス終了信号 １１１１ データアクノリッジ作成部 １１１２ バンク指定用ラッチ １２０１，１２０４ 中央処理装置 １２０２，１２０５ 記憶装置 １２０３，１２０９ 系間情報転送装置 １２０６，１２０７ データバス２ ０８ 系間情報送出装置２ １０ バッファ回路２ １１ 書き込み情報送出回路２ １２ 系間データバス２ １３ データ比較回路 １２１４，１２１７ バスゲート １２１５，１２１８ チップセレクト生成回路 １２１６，１２１９ ゲート制御部 １２２０，１２２１ メモリ書き込み信号 １２２２，１２２３ メモリ読み出し信号 １２２４，１２２５ 他系アクセス信号 １２２６，１２２７ バスゲート制御信号 １２２８，１２２９ 他系アクセス連絡信号 １３０１ 中央処理ユニット １３０２ メモリ １３０３ ＣＰＵバス １３０４ バスアービタ １３０５ バスゲート １３０６ アドレスデコーダ １３０７ メモリアクセス要求信号 １３０８ バスゲート制御信号 １３０９ 双方向ゲート １３１０ 双方向ゲート制御信号 １３１１ メモリ番号通知信号
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
Claims (9)
- 【請求項１】 ＣＰＵおよびメモリを有するプロセッサ
システムにおいて、 単一のＣＰＵバスに対し接続された二重化されたメモリ
と、 同一の情報を上記二重化されたメモリに同時に書き込
み、これらの情報を個々のメモリについて読出し可能と
する書き込み／読出し手段とを備えたことを特徴とする
情報処理装置。 - 【請求項２】 請求項１記載の情報処理装置において、 上記書き込み／読出し手段は書き込みの際の二重化され
たメモリの選択および読出しの際の個々のメモリの選択
をチップセレクト方式により行なうチップセレクト回路
を有し、 上記チップセレクト回路は上記ＣＰＵが出力するアドレ
スがどの領域に属するかに応じて上記二重化されたメモ
リの同時書き込みまたは個々のメモリについての個別読
出しを指示することを特徴とする情報処理装置。 - 【請求項３】 請求項１記載の情報処理装置において、 上記書き込み／読出し手段は書き込みの際の二重化され
たメモリの選択および読出しの際の個々のメモリの選択
をチップセレクト方式により行なうチップセレクト回路
を有し、 上記チップセレクト回路は上記ＣＰＵが出力するバンク
指定信号に応じて上記二重化されたメモリの同時書き込
みまたは個々のメモリについての個別読出しを指示する
ことを特徴とする情報処理装置。 - 【請求項４】 それぞれにＣＰＵおよびメモリを有し二
重化されているＣＰＵカードにおいて、 情報を一方のカード内のメモリに書き込んだ時は必ずも
う一方のカード内のメモリにも同一の情報を書き込み、
かつ自カード内のメモリ内容と他カード内のメモリ内容
を、別アドレスにて個々に読み出しを可能にする書き込
み／読出し手段を備えたことを特徴とする情報処理装
置。 - 【請求項５】 請求項４記載の情報処理装置において、 上記二重化されているＣＰＵカードは各カードがバスゲ
ートを介して互いに接続されており、 上記書き込み／読出し手段は、上記ＣＰＵが出力するア
ドレスがどの領域に属するかに応じて書き込みの際の二
重化されたメモリの選択および読出しの際の個々のメモ
リの選択をチップセレクト方式により行なうチップセレ
クト回路と、 各カードのＣＰＵが出力する書き込み信号あるいは読出
し信号に応じて上記チップセレクト回路および上記バス
ゲートを制御するゲート制御部とを有することを特徴と
する情報処理装置。 - 【請求項６】 請求項４記載の情報処理装置において、 上記二重化されているＣＰＵカードは各カードがバスゲ
ートを介して互いに接続されており、 上記書き込み／読出し手段は、上記ＣＰＵが出力するア
ドレスがどの領域に属するかに応じて書き込みの際の二
重化されたメモリの選択および読出しの際の個々のメモ
リの選択をチップセレクト方式により行なうチップセレ
クト回路と、 各カードのＣＰＵが出力するアドレスがどの領域に属す
るかに応じて上記チップセレクト回路および上記バスゲ
ートを制御するゲート制御部とを有することを特徴とす
る情報処理装置。 - 【請求項７】 複数のＣＰＵと複数のメモリがひとつの
ＣＰＵバスを介して接続されるマルチプロセッサシステ
ムにおいて、 各々のＣＰＵがアクセスするメモリの組合せによっては
各ＣＰＵの相異なるメモリへの同時アクセスを許可する
アクセス制御手段を備えたことを特徴とする情報処理装
置。 - 【請求項８】 請求項７記載の情報処理装置において、 ２つの上記ＣＰＵとひとつの上記ＣＰＵバスとを接断す
る２つのバスゲートと、 ひとつの上記ＣＰＵバスを２つの上記メモリに対応する
２つの部分バスに分割するひとつの双方向ゲートとを備
え、 上記アクセス制御手段は、２つのＣＰＵが出力するアド
レスをデコードする２つのアドレスデコーダと、 上記アドレスデコーダのデコード出力に応じて２つの上
記バスゲートおよびひとつの上記双方向ゲートの開閉制
御を行なうバスアービタとを有し、 一方のＣＰＵが自系のメモリをアクセスしている状態で
は他方のＣＰＵが他系のメモリをみをアクセス可能なよ
うに上記双方向ゲートを閉じるように制御するものであ
ることを特徴とする情報処理装置。 - 【請求項９】 請求項７記載の情報処理装置において、 ２つの上記ＣＰＵとひとつの上記ＣＰＵバスとを接断す
るバスゲートと、 ひとつの上記ＣＰＵバスをｎ個の部分バスに分割するｎ
−１個の双方向ゲートとを備え、 上記アクセス制御手段は、２つのＣＰＵが出力するアド
レスをデコードする２つのアドレスデコーダと、 上記アドレスデコーダのデコード出力に応じて２つの上
記バスゲートおよびｎ−１個の上記双方向ゲートの開閉
制御を行なうバスアービタとを有し、 一方のＣＰＵが特定のメモリをアクセスしている状態で
は他方のＣＰＵがその手前のいずれかのメモリをアクセ
ス可能なように所要の上記双方向ゲートを閉じるように
制御するものであることを特徴とする情報処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5037203A JPH06250931A (ja) | 1993-02-26 | 1993-02-26 | 情報処理装置 |
| US08/202,105 US6308244B1 (en) | 1993-02-26 | 1994-02-25 | Information processing apparatus with improved multiple memory access and control |
| FR9402212A FR2702061B1 (fr) | 1993-02-26 | 1994-02-25 | Dispositif de traitement d'informations. |
| DE4406258A DE4406258C2 (de) | 1993-02-26 | 1994-02-25 | Informationsverarbeitungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5037203A JPH06250931A (ja) | 1993-02-26 | 1993-02-26 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06250931A true JPH06250931A (ja) | 1994-09-09 |
Family
ID=12491034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5037203A Pending JPH06250931A (ja) | 1993-02-26 | 1993-02-26 | 情報処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6308244B1 (ja) |
| JP (1) | JPH06250931A (ja) |
| DE (1) | DE4406258C2 (ja) |
| FR (1) | FR2702061B1 (ja) |
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|---|---|
| US6308244B1 (en) | 2001-10-23 |
| FR2702061A1 (fr) | 1994-09-02 |
| DE4406258A1 (de) | 1994-09-08 |
| DE4406258C2 (de) | 1998-01-29 |
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