JPS60123952A - 入出力制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、実時間処理を行うデータ処理装置に適した入
出力制御方式に関するものである。

従来技術とその問題点 一般にデータ処理装置は、′高速動作のＣｐＵと低速動
作の入出力装置とを直結することによるＣＰＵの処理能
力の低下を防ぐために、主メモリ上に入出力データのバ
ッファ領域を設け、この主メモリ上のバッファ領域と入
出力装置間で入出力制御装置を介してデータ転送を行う
方式を採用している。この場合、主メモリ上のバッファ
領域と入出力制御装置間のデータ転送はシステムパスの
使用時間を短縮するために、ＤＭＡ転送方式が採用され
ている。

しかしながら、このような従来方式によっても、ＤＭＡ
転送中はＣＰＵがハスを使用できないためＣＰＵの処理
能力が低下すると云う問題は完全には解決されていない
。また、入出力データをバ・ノファするために、主メモ
リと入出力制御装置の両方にバッファ領域を必要とする
無駄がある。特に、プロセス制御装置など実時間のデー
タ処理を行う装置では入出力動作が全動作の主要な部分
を占めるという点で２合理的な入出力制御方式が望まれ
る。

発明の目的 本発明は上述した従来の問題点に鑑みてなされたもので
あり、その目的は、ｃｐｕの処理能力を低下させること
のない合理的な入出力制御方式を提供することにある。

本発明の他の目的は、主メモリ内と入出力制御装置内の
双方に重複してノ・・ノファ領域を必要としない簡易・
安価な実時間処理用のデータ処理装置を構成するための
人出力制御方式を提供することにある。

発明の要点 上記目的を達成する本発明は、主メモリ内のバッファ領
域を入出力制御装置内に移設し１人出力制御装置内のバ
ッファメモリを兼用させるようＧこ構成されている。こ
の兼用のへソファメモリは。

２バンクのデュアルポートメモリで構成され、入出力制
御装置内のマイクロプログラム制御部によって高速なア
クセス及びノ＼ンク切替え制御が行われる。

以下１本発明の更に詳細を実施例によって説明する。

発明の実施例 第１図は本発明の一実施例が適用されるデータ処理装置
の構成ブロック図であり、１は入出力制御装置、２はシ
ステムパス、３は入出力装置に連なるデータ伝送路、４
ばＣＰＵ、５は主メモリである。入出力制御装置１は、
２バンクのデュアルポートメモリを備えたバッファメモ
リ部４０．とのバッファメモリ部４０と入出力装置間の
データ転送と誤り制御を行うＡＬＵ部２０．データ伝送
路とのインタフェース部３０及びこれら各部の動作を制
御するマイクロプログラム制御部１０から構成されてい
る。

バッファメモリ部４０は２バンク構成のデュアルポート
メモリ４２，４３．　これらとＡＬＵ部２０とのインタ
フェースを行うインタフェース回路４１、システムパス
２とのインタフェースを行うインクフェース回路４４か
ら構成されている。へのレジスフを備えている。インタ
フェース部３０は、入出力装置に連なるデータ伝送路と
のインタフェースを行うインタフェース回１／８３１．
トライバ３２．レシーバ３３を備えている。これら各部
を制御するマイクロプログラム制御部１０は、マイクロ
プログラム・マツパ１１．マイクロプログラム・シーケ
ンサ１２．マイクロプログラム・メモリ１３．パイプラ
インレジスタ１４．デコーダ１５を備えている。

マイクロプログラム・メモリ１３内に格納されているマ
イクロ命令は、マイクロプログラム・シーケンサ１２の
アドレス指定により読出されてパイプラインレジスタ１
５にセットされ、デコーダ１５で解読される。このマイ
クロ命令の構成の一例は、第２図に示すように１分岐制
御フィールドＢＯＰ、テスト条件フィールドｒＣ３，Ａ
ＬＵ２１の演算操作の内容を指定するＡＬＵ制御フィー
ルドＡＬＵ、転送元レジスタ指定フィールドＲＳｌ、Ｒ
３２，転送先レジスフ指定フィールドＲｄ。

分岐アドレス指定Ｄ等の汎用的なものに加えて。

本発明に固有なものとしてリード要求信号Ｒ２゜ライト
要求信号Ｗ２．両メモリバンク・ライト信号りを備えて
いる。

第３図は、デコーダ１５のうちバッファメモリ部４０の
制御に関連する部分を、バッファメモリ部４０との関連
において示した論理回路図である。本図の左端に表示さ
れた信号Ｒ１はＣＰＵ側からのリード信号、ＷｌはＣＰ
Ｕ側からのライト信号、Ｒ２，Ｗ２及びＤは前述したマ
イクロ命令内のリード要求信号、ライト要求信号及び両
バンク・ライト信号であり、またＥＮＤはバッファメモ
リ部４０と入出力装置間のデータ転送が正常に終了した
ときにＡＬＵ部２部内０内ジスタ２５にハイレベルとし
てセットされる正常終了信号である。

この正常終了信号ＥＮＤがハイになるたびに、フリップ
フロップＦＦから出力されるバンク選択信号ＢＳが反転
してバッファメモリ部４０内のバンクの切替えが行われ
る。以下本図を参照しつつバッファメモリ部４０に対す
るアクセス及びハング切替え制御を詳細に説明する。

（１）アクセスの排他制御動作 マイクロプログラム命令によるリート、ライト信号Ｒ２
，Ｗ２　（以下、内部側からのリード、ライト信号と称
する）のいずれかがハイになると。

即ち内部側からのメモリアクセスが行われると。

ノアゲー）Ｂｌの出力がローとなり、アンドゲートＡｌ
、Ａ２が遮断されてＣＰ　Ｕ側からのり−１：信号Ｒ１
とライト信号Ｗｌはいずれも阻止される。

即ち、ＣＰＵ側からのメモリアクセスが排除される。こ
れと同時に、ノアゲートＢ１のロー出力はバッファメモ
リ部４０内のアドレスバス切替え回路４５に供給され１
　これを受けたアドレスバス切替え回ＩＩ！ｆ４５は、
バンク４２と４３に連なるアドレスバスをＣＰＵ側のア
ドレスバス４６からＡＬＵ部２部内０内ドレスバス２３
に接続切替えする。

内部側のリード信号Ｒ２とライト信号ｗ２のいずれもが
ローになれば、ＣＰＵ側からのリード信号Ｒ１もライト
信号Ｗ１もアンドゲートメ２を通過できるようになる。

これと同時に、ノアゲー）Ｂｌのハイ出力はパンツアメ
モリ部４０内のアドレスバス切替え回路４５に供給され
５　これを受けたアドレスバス切替え回路４５は、バン
ク４２と４３に連なるアドレスバスをＡ・ＬＵＵ３Ｏ内
のアドレスバス２３からＣＰＵ側のアドレスバス４６に
接続切替えする。

（２）ＣＰＵ側からのライト動作 内部側からのメモリアクセスが行われていない場合にお
いてＣＰＵ側からのライト信号ｗ１がハイになると、ア
ンドゲートＡ２のハイ出力がオアゲートＢ６．Ｂ７．Ｂ
８．Ｂ９を経て両バンクのチップイネーブル端子ＣＢに
供給され、ＣＰＵ側からのデータがシステムバス２．イ
ンクフェース回路４４を介して両バンクの同一アドレス
位置に同時に書込まれる。

（３）ＣＰＵ側からのリード動作 内部側からのメモリアクセスが行われていない場合にお
いてＣＰＵ側からのリード信号Ｒ１がハイになると、ア
ンドゲートＡ１のハイ出力がアンドゲートＡ４とＡ６の
それぞれの一方の入力端子に供給される。アンドゲート
Ａ４とＡ６の他方の入力端子には、それぞれバンク選択
信号ＢＳとそのコンブリメントが供給されているので、
いずれか一方のアンドゲートの出力がハイになる。バン
ク選択信号ＢＳがローであるためアンドゲートＡ４の出
力がハイになったものとすればこのハイ出力はオアゲー
トＢ４を経てバンク４２の出力イネーブル端子ＯＥに供
給されると共に、オアゲートＢ８を経て同一バンク４２
のチップイネーブル端子ＣＥにも供給される。一方アン
ドゲ−ＬＡ６のロー出力は、オアゲー）Ｂ５を経てバン
ク４３の出力イネーブル端子ＯＥに供給されると共に、
オアゲートＢ９を経て同一バンク４３のチップイネーブ
ル端子ＣＥにも供給される。なお、オアゲートＢ４．Ｂ
５．Ｂ８．Ｂ９の他方の入力端子に供給される信号は、
ＣＰＵ側からのライト信号Ｗ１、内部側のリード信号Ｒ
２，内部側のライト信号Ｗ２の全てがローであるため全
てローに保たれている。同様に、バンク選択信号ＢＳが
ハイであるためアンドゲートＡ６の出力がハイになった
場合には、バンク４３のチップイネーブル端子ＣＥと出
力イネーブル端子ＯＥにだけハイ信号が供給される。

このように、ＣＰＵ側からのリード信号Ｒ１がハイにな
ることに伴い、バンク選択信号ＢＳのハイ又はロー状態
に応じてバンク４２と４３のいずれか一方がＣＰＬＩ側
からのデータ書込み用として選択される。　“−″パ′ （４）内部側からのライト動作 内部側のライト信号Ｗ２がハイになると、このハイ信号
はそれぞれアントゲ−）Ａ７と八８の一方の入力端子に
供給される。アントゲ−１・Ａ７と八８の他方の入力端
子には、それぞれオアゲートＢ２とＢ３を介してバンク
選択信号ＢＳとそのコンブリメントが供給されているの
で、いずれか一方のアンドゲートの出力がハイになる。

なお、この場合１両バンク・ライト信号りはローである
ため、オアゲー）８２，１３３の他方の入力端子にはい
ずれもロー信号が供給されている。バンク選択信号ＢＳ
がハイであるためアンドゲートＡ７の出力がハイになっ
たものとすればこのハイ出力はオアゲー１−Ｂ６とＢ８
を経てバンク４２のチンブイネーブル端子ＣＥに供給さ
れる。一方アンドゲートＡ８のロー出力は、オアゲー）
Ｂ７とＢ９を経てバンク４３のチップイネーブル端子Ｃ
Ｅ＆こ供給される。なお、オアゲートＢ６．Ｂ７．Ｂ８
．Ｂ９の他方の入力端子に供給される信号しよ、ＣＩ）
ＩＪ側からのライト信号ｗｔ、ｃｐｕ側からの１ノー　
１＝信号Ｒ１，内部側からのり一ト信号Ｒ２の全て力（
ローであるため全てローに保たれている。同様Ｇこ、バ
ンク選択信号ＢＳがローであるためアントゲートＡ８の
出力がハイになった場合には、）＼ツク４３のチップイ
ネーブル端子ＣＢにだけノ＼イ信号が供給される。

このように、内部側からのライト信号Ｗ２がノ＼イにな
ることに伴い、バンク選択信号ＢＳのノ＼イ又はロー状
態に応じてノ＼ンク４２と４３のし１ずれか一方が、内
部側からのデータ書込み用として選択される。

（５）内部側からのリード動作 内部側からのリード信号Ｒ２がノ＼イになると。

このハイ出力がアンドゲートＡ３とＡ５のそれぞれの一
方の入力端子に供給される。アンドゲートＡ３とＡ５の
他方の入力端子には、それぞれバンク選択信号ＢＳとそ
のコンブリメントが供給されているので、いずれか一方
のアンドゲートの出力がハイになる。バンク選択信号Ｂ
ＳがハイであるためアンドゲートＡ３の出力がハイにな
ったものとすればこのハイ出力はオアゲートＢ４を経て
バンク４２の出力イネーブル端子ＯＥに供給されると共
に、オアゲートＢ８を経て同一バンク４２のチップイネ
ーブル端子ＣＥにも供給される。一方アンドゲートＡ５
のロー出力は、オアゲートＢ５を経てバンク４３の出力
イネーブル端：１−ＯＥに供給されると共に、オアゲー
）Ｂ９を経て同一バンク４３のチップイネーブル端子Ｃ
Ｂにも供給される。なお、オアゲートＢ４．Ｂ５．Ｂ８
．Ｂ９の他方の入力端子に供給される信号は、アンドゲ
ートＡ１．Ａ２の出力及び内部側からのライト信号Ｗ２
がローであるため全てローに保たれている。

同様に、バンク選択信号ＢＳがローであるためアントゲ
−）Ａ５の出力がハイになった場合には。

バンク４３のチップイネーブル端子ＣＥと出力イネーブ
ル端子ＯＲにだけハイ信号が供給される。

このように、内部側からのリート信号Ｒ２がノ＼イにな
ることに伴い、バンク選択信号ＢＳのハイ又はロー状態
に応じてバンク４２と４３のいずれか一方−が内部側か
らのデータ書込み用として選択される。

（６）内部側からの両バンク・ライト動作側バンク・ラ
イト信号りと内部側からのライト信号Ｗ２が同時にハイ
になると、アンドゲートＡ７とＡ８の出力が同時にハイ
になり、これらハイ信号はそれぞれオアゲートＢ６．Ｂ
７．Ｂ８．Ｂ９を介して両バンク４２と４３のチップイ
ネーブル端子ＣＥに供給され、ＡＬＵ部２部内０内ス２
３上のデータが両バンクの同一アドレス位置に同時に書
込まれる。内部側からの両バンク・ライト動作は、バッ
ツァメモリ部４０と入出力装置間のデータ転送に異常が
生じた場合に、この異常に関する情報側バンクに書込ん
でＣＩ）　Ｕ側に通知する時に使用される。

（７）バンクの排反選択動作 本実施例においては、入出力装置からへソファメモリ部
４０へのデータ転送（内部側からのライト動作）が正常
に終了すると、フリップフロップＦＦの出力が反転され
て内部側から次に書込みを行うべきバンクの切替えが行
われるが、このバンク切替え後におけるＣＰＵ側からの
リード動作は切替え前のバンク（内部側からのライト動
作が正常に終了したバンク）に対して行われるというバ
ンクの排反選択機能が備えられている。

即ち、まずバンク選択信号ＢＳがハイである場合におい
て内部側からのライト信号Ｗ２がハイになると、アンド
ゲートＡ７のハイ出力がオアゲー）Ｂ６．Ｂ８を介して
バンク４２のチップイネーブル端子ＣＥに供給され、入
出力装置から転送されてきたデータはバンク４２に書込
まれる。この書込み（入出力装置からのデータ転送）が
正常に終了すると、フリップフロップＦＦの出力が反転
しバンク選択信号ＢＳがローになる。この結果。

アンドゲートＡ７の出力はローになり１代りにアンドゲ
ートＡ８の出力がノ＼イになって内部側力）ら次に書込
みを行うべきノλンクとしてノｈンク４３力く選択され
る。これと同時に、ローになったノ１ンク選択信号ＢＳ
はインバータ■で反転され、ノ＼イ信号となってアント
ゲ−１−Ａ　４４こ供給されるので。

上記バンク切替え後にＣＰＵ側からのリード信号Ｒ１が
ハイになると、アントゲ−１・Ａ４の出ノｊ力くハイに
なってＣＰＵ側からのリード動作に対してはバンク４２
が選択される。逆に、入出力装置力Ａらのデータがバン
ク４３に書込まれた後におけるＣＰＵ側からのリード動
作は）＜ンク４３に対して行われる。

このように、内部側からのライト動作とＣＰＵ側からの
リード動作におけるノ＼ンク選択の排反性により、ＣＰ
Ｕ側は入出力装置から転送されてきたばかりの最新のデ
ータを読込むことができる。

第４図と第５図は上述の動作説明を補足するための概念
であり２図中バンクＡ、Ｂのそれぞわ、しよ第１図と第
３図におけるノ＼ンク４２と４３４こ対）Ｉ６している
。

第４図は入出力装置からバッファメモリ部４０にデータ
を転送し、このバッファメモリ部４０に転送されたデー
タをＣＰｔＪ側から読出す動作の例を示している。まず
（ａ）に示すように、入出力装置から転送されてきたデ
ータＤＯを内部側からバンクＡに書込み、これが正常に
行われたことによりバンク切替えを行う。次に（ｂ）に
示すように、バンクＡ内のデータＤＯがＣＰＵ側に読出
され、この後入出力装置から転送されてきた新たなデー
タＤ１がバンクＢに書込まれ、これが正常に行われたこ
とによりバンク切替えが行われる。この後、　（Ｃ）に
示すように、バンクＢ内のデータＤＩがＣＰＵ側に読出
され、この後入出力装置から転送されてきた新たなデー
タＤ２がバンクＡに書込まれ、これが正常に行われたこ
とに１リバンク切替えが行われる。

次に（ｄ）に示すように、バンクＡ内のデータＤ２がＣ
ＰＵ側に読出され、この後入出力装置から転送されてき
た新たなデータＤ３がバンクＢに書込まれるが、この書
込み（入出力装置からのデータ転送）にパリティエラー
等の異常が発生したため、バンク切替えは行われない。

この場合、必要に応じて（ｅ）に示すように転送異常に
関する情１ＲＡｓが両バンクＡとＢに書込まれる。この
後、　（ｆ）に示すように、入出力装置から再送されて
きた新たなデータＤ３’　がバンクＢに書込まれ、この
書込み（入出力装置からのデータ転送）が正常に行われ
たことによりバンク切替えが行われる。この後、　（ｇ
）に示すように、バンクＢ内のデータＤ３’がＣＰＵ側
に読出され、この後入出力装置から転送されてきた新た
なデータＤ４がバンクＡに書込まれ、これが正常に行わ
れたことによりバンク切替えが行われる。次に（ｈ）２
に示すように、バンクＡ内のデータＤ４がＣＰＩＪ側に
読出され、この後入出力装置から転送されてきた新たな
データＤ５がバンクＢに書込まれる。

上述の動作において、ＣＰＵ側から入力データＤｏが読
出される前に内部側からの入力データＤ１の書込みが正
常に行われると、ＣＰＵ側が次に読出す入力データはり
、０ではなくてＤｌである。

即ち、旧入力データＤＯのＣＰＵ側への読出しはスキッ
プされることになる。同様に、ＣＰＵ側から入力データ
ＤＯとＤＩが読出される前に内部側からの入力データＤ
２の書込みが正常に行われると、ＣＰＵ側が次に読出す
入力データはＤＯでもＤＩでもなくてＤ２である。即ち
、旧入力データＤｏとＤｌのＣＰＵ側への読出しはスキ
ップされ、ｃｐｕ側は常にかつ自動的に最新の入力デー
タのみを読出ずことになる。実時間処理装置、特にプロ
セス制御装置への入力データは１時々刻々変化するプロ
セスの状態信号（スイッチの開閉状態や温度、圧力等を
表示する信号）であるから２時系列上の旧入力データを
捨て去ってもなんら支障がなく、最新の入力データを読
出すことのほうが重要である。また、ＣＰＵ側ではどの
バンクにアクセスすべきかを全く意識しないで済むとい
う利便がある。

入力データＤｏ、ＤＩ、Ｄ２・・・の−例は。

対応のサンプリング時点ＴＩ、Ｔ２．Ｔ３・・・におい
て入出力装置の各入力ポートから入力された状態信号群
であり、これらの状態信号群は例えば各入力ポートごと
にアドレスが割り当てられたバンク内に書込まれる。各
バンクは、好適にばＣＰＵ側からプロセスに対する制御
情報等の出力データや入出力制御装置１に対するコマン
ドを書込む領域と、入出力制御装置１の内部側から入力
データやＲＡＳ情報を書込む領域とに分離されている。

第５図は、ＣＰＵ側からバッファメモリ部４０に出力デ
ータを書込み、この出力データを内部側から読出して入
出力装置に転送する動作の例を示している。

まず、　（ａ）に示すように、ｃｐｕ側からＡ。

８両バンクにライトコマンド（Ｗコマンド）と出力デー
タＤＯが書込まれる。次に、（ｂ）に示すように、バン
クＡからこのライトコマンドを読出した内部側は、同バ
ンクから出力データＤＯを読出し入出力装置に転送し、
このデータ転送が正常に終了したことにより、バンク切
替えを行う。さらに、　（Ｃ）に示すように、ｃｐｕ側
からＡ、８両バンクにライトコマンドと出力データＤ１
が書込まれ、引き続き（ｄ）に示すように、バンクＢか
らこのライトコマンドを読出した内部側は、同バンクか
ら出力データＤｉを読出し入出力装置に転送し、このデ
ータ転送が正常に終了したことにより、バンク切替えを
行う。

この後、　（ｅ）に示すように、ＣＰＵ側からＡ、８両
バンクにライトコマンドと出力データＤ２が書込まれ、
引き続き（ｆ）に示すように、バンクＡからこのライト
コマンドを読出した内部側は同バンクから出力データＤ
２を読出し入出力装置に転送す乞が、このデータ転送に
異常が発生したことによりパンク切替えは行われない。

内部側は必要に応じて（ｇ）に示すように両バンクＡ、
Ｂに転送の異常に関する情報ＲＡＳを書込んだ後。

（ｈ）に示すようにバンクＡから再び出力データＤ２を
読出してこれを入出力装置に転送する。

上述の例では、ノアゲートＢ１とアンドゲートＡｌ、Ａ
２を設けることにより、内部側からのメモリアクセスが
ＣＰＵ側からのメモリアクセスよりも優先される構成と
したが、この優先性を逆転させてもよい。−また、先に
アクセスした側のアクセスが終了するまで後にアクセス
した側が待たされる構成としてもよい。要するに、ｃｐ
ｕ側と内部側からのアクセスが同時に行われないような
ものでありさえずれば９適宜なアクセスの競合解決方式
を採用できる。

発明の効果 以上詳細に説明したように９本発明は、主メモリ内のバ
ッファ領域を入出力制御装置内に移設して入出力制御装
置内のバッファメモリを兼用させると共に、この兼用の
バッファメモリを２バンクのデュアルポートメモリで構
成し、入出力制御装置内のマイクロプログラム制御部に
よって高速なアクセス及びバンク切替え制御が行うよう
に構成したので、入出力制御装置と主メモリ間のデータ
転送に伴うシステムバス使用時のＣＰＵの処理能力の低
下がなく、また、主メモリ内と入出力制御装置内の双方
に重複してバッファ領域を必要としないので簡易・安価
な実時間処理用のデータ処理装置を構成することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例が通用されるデータ処理装置
の構成ブロック図、第２図はマイクロプログラム制御に
使用されるマイクロ命令の構成の一例を示す図、第３図
は、第１図のデコーダ１５１・・入出力制御装置、２・
・システムバス。 ３・・入出力装置に連なるデータ伝送路、４・・ＣＰＵ
、５・・主メモリ、１０・・マイクロプログラム制御部
、２０・・ＡＬＵ部、３０・・インタフェース部、４０
・・バッファメモリ部、４２．４３・・２バンクのデュ
アルポートメモリ。 特許出願人　富士電機製造株式会社（外１名）代　理　
人　弁理士　玉蟲久五部（外１名）（ｅ）　（ｆ） ４図 ５図 （ｇ）　、（ｈ）

Claims (1)

1. 【特許請求の範囲】 データを実時間処理するデータ処理装置及び該データ処
   理装置に処理対象のデータを供給し処理結果に基づくデ
   ータを受け取る入出力装置間に設置された入出力制御装
   置を備えた入出力制御方式該入出力制御装置は、データ
   処理装置側及び該入出力制御装置の内部側の双方からア
   クセス可能な２バンクのデュアルポートメモリ、該デュ
   アルポートメモリと入出力装置との間でデータ転送を行
   うデータ転送手段、並びに、該デュアルポートメモリ及
   びデータ転送手段の動作を制御するマイクロプログラム
   制御手段を備え。 該マイクロプログラム制御手段は。 データ処理装置及びデータ転送手段によるデュアルポー
   トメモリへのアクセスが同時に行われないように。 データ処理装置側からのデータの書込みがデュアルポー
   トメモリの両パンクに行われるように。 前記データ転送が正常に終了した場合にはデュアルポー
   トメモリのバンクが切替えられ、前記データ転送に異常
   があった場合にはパンク切替えが行われずに再度のデー
   タ転送が行われると共に該異常に関する情報が必要に応
   してデータ転送手段からデュアルポートメモリの両パン
   クに書込まれるように、且つ データ処理装置側からのデータの読出しが、デュアルポ
   ートメモリへのデータ転送が正常にかつ最新に終了した
   側のパンクから行われるようにデュアルポートメモリ及
   びデータ転送手段を制御することを特徴とする入出力制
   御方式。