JPH07262091A - メモリシステム - Google Patents
メモリシステムInfo
- Publication number
- JPH07262091A JPH07262091A JP6053703A JP5370394A JPH07262091A JP H07262091 A JPH07262091 A JP H07262091A JP 6053703 A JP6053703 A JP 6053703A JP 5370394 A JP5370394 A JP 5370394A JP H07262091 A JPH07262091 A JP H07262091A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- bus master
- write
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 メインメモリへの書込み動作を一回のみにし
てメインメモリの性能低下を防止するメモリシステムを
提供する。 【構成】 ライトバック方式のキャッシュメモリ１０２
と、メインメモリ１０３と、ＣＰＵ以外のバスマスタ１
０４とを有し、バスマスタ１０４から出力されるスヌー
プ信号に応答してバスマスタ１０４がメインメモリ１０
３にライト動作を行うメインシステムにおいて、バスマ
スタ１０４がキャッシュメモリ１０２のモディファイド
ラインにライト動作を行う際、バスマスタ１０４からの
データとキャッシュメモリ１０２からのライトバックデ
ータとの間で、バスマスタ１０４からのデータの方が優
先されるよう合成してメインメモリ１０３に書き込むデ
ータ合成回路１０５を設ける。
てメインメモリの性能低下を防止するメモリシステムを
提供する。 【構成】 ライトバック方式のキャッシュメモリ１０２
と、メインメモリ１０３と、ＣＰＵ以外のバスマスタ１
０４とを有し、バスマスタ１０４から出力されるスヌー
プ信号に応答してバスマスタ１０４がメインメモリ１０
３にライト動作を行うメインシステムにおいて、バスマ
スタ１０４がキャッシュメモリ１０２のモディファイド
ラインにライト動作を行う際、バスマスタ１０４からの
データとキャッシュメモリ１０２からのライトバックデ
ータとの間で、バスマスタ１０４からのデータの方が優
先されるよう合成してメインメモリ１０３に書き込むデ
ータ合成回路１０５を設ける。
Description
【０００１】
【産業上の利用分野】本発明はメモリシステムに係り、
特にライトバック方式のキャッシュメモリを用いキャッ
シュスヌープ方式でメインメモリにライト動作を行なう
メモリシステムに関する。
特にライトバック方式のキャッシュメモリを用いキャッ
シュスヌープ方式でメインメモリにライト動作を行なう
メモリシステムに関する。
【０００２】
【従来の技術】図３は従来のライトバック方式のキャッ
シュメモリを用いたメモリシステムの構成を示すブロッ
ク図で、この図を用いて従来のキャッシュスヌープ動作
を説明する。
シュメモリを用いたメモリシステムの構成を示すブロッ
ク図で、この図を用いて従来のキャッシュスヌープ動作
を説明する。
【０００３】メモリシステムはＣＰＵ１０１と、ライト
バック方式のキャッシュメモリ１０２と、メインメモリ
３０３と、ＣＰＵ以外のバスマスタ１０４とにより構成
され、おのおのの構成要素はＣＰＵバス１０６により互
いに接続されている。またＣＰＵ以外のバスマスタ１０
４から出力されるスヌープ信号１０７がメインメモリ３
０３とキャッシュメモリ１０２とに伝送され、キャッシ
ュメモリ１０２より出力されるＨＩＴＭ信号１０８がメ
インメモリ３０３に伝送されるよう構成されている。Ｃ
ＰＵ以外のバスマスタ１０４からメインメモリ３０３に
対するデータのライト動作は次のように行なわれる。
バック方式のキャッシュメモリ１０２と、メインメモリ
３０３と、ＣＰＵ以外のバスマスタ１０４とにより構成
され、おのおのの構成要素はＣＰＵバス１０６により互
いに接続されている。またＣＰＵ以外のバスマスタ１０
４から出力されるスヌープ信号１０７がメインメモリ３
０３とキャッシュメモリ１０２とに伝送され、キャッシ
ュメモリ１０２より出力されるＨＩＴＭ信号１０８がメ
インメモリ３０３に伝送されるよう構成されている。Ｃ
ＰＵ以外のバスマスタ１０４からメインメモリ３０３に
対するデータのライト動作は次のように行なわれる。
【０００４】 スヌープ信号１０７によりメインメモ
リ３０３とキャッシュメモリ１０２とを起動する。
リ３０３とキャッシュメモリ１０２とを起動する。
【０００５】 バスマスタ１０４が書込みを行なうア
ドレスがキャッシュメモリ１０２に存在し、かつそのア
ドレスのデータがキャッシュメモリ１０２とメインメモ
リ３０３とで異なる場合、すなわちキャッシュメモリ１
０２のモディファイドラインにヒットした場合、キャッ
シュメモリ１０２はＨＩＴＭ信号１０８を有効とする。
ドレスがキャッシュメモリ１０２に存在し、かつそのア
ドレスのデータがキャッシュメモリ１０２とメインメモ
リ３０３とで異なる場合、すなわちキャッシュメモリ１
０２のモディファイドラインにヒットした場合、キャッ
シュメモリ１０２はＨＩＴＭ信号１０８を有効とする。
【０００６】 メインメモリ３０３はＨＩＴＭ信号１
０８が有効であると、メインメモリ３０３とキャッシュ
メモリ１０２のデータの一貫性を保証するため、アクセ
スされたキャッシュメモリ１０２のモディファイドライ
ンの内容をメインメモリ３０３に書き込む。
０８が有効であると、メインメモリ３０３とキャッシュ
メモリ１０２のデータの一貫性を保証するため、アクセ
スされたキャッシュメモリ１０２のモディファイドライ
ンの内容をメインメモリ３０３に書き込む。
【０００７】 ＣＰＵ以外のバスマスタ１０４がメイ
ンメモリ３０３にデータを書き込む。
ンメモリ３０３にデータを書き込む。
【０００８】
【発明が解決しようとする課題】しかし上述した従来の
メモリシステムでは、キャッシュメモリのモディファイ
ドラインにＣＰＵ以外のバスマスタがデータライトを行
なう際、メインメモリを２回アクセスする必要があっ
た。このためメインメモリの性能は低下するという問題
点があった。本発明は上述した問題点を解消するために
なされたものでメインメモリへの書込み動作を一回のみ
にしてメインメモリの性能低下を防止するメモリシステ
ムを提供することを目的とする。
メモリシステムでは、キャッシュメモリのモディファイ
ドラインにＣＰＵ以外のバスマスタがデータライトを行
なう際、メインメモリを２回アクセスする必要があっ
た。このためメインメモリの性能は低下するという問題
点があった。本発明は上述した問題点を解消するために
なされたものでメインメモリへの書込み動作を一回のみ
にしてメインメモリの性能低下を防止するメモリシステ
ムを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、ライトバック
方式のキャッシュメモリと、メインメモリと、ＣＰＵ以
外のバスマスタとを有し、前記バスマスタから出力され
るスヌープ信号に応答して前記バスマスタが前記メイン
メモリにライト動作を行うメインシステムにおいて、前
記バスマスタが前記キャッシュメモリのモディファイド
ラインにライト動作を行う際、前記バスマスタからのデ
ータと前記キャッシュメモリからのライトバックデータ
との間で、前記バスマスタからのデータの方が優先され
るよう合成して前記メインメモリに書き込むデータ合成
回路を設けたものである。
方式のキャッシュメモリと、メインメモリと、ＣＰＵ以
外のバスマスタとを有し、前記バスマスタから出力され
るスヌープ信号に応答して前記バスマスタが前記メイン
メモリにライト動作を行うメインシステムにおいて、前
記バスマスタが前記キャッシュメモリのモディファイド
ラインにライト動作を行う際、前記バスマスタからのデ
ータと前記キャッシュメモリからのライトバックデータ
との間で、前記バスマスタからのデータの方が優先され
るよう合成して前記メインメモリに書き込むデータ合成
回路を設けたものである。
【００１０】
【作用】本発明ではデータ合成回路が設けられ、このデ
ータ合成回路はキャッシュメモリからのライトバックデ
ータよりもバスマスタからのデータの方が優先されるよ
うに合成してメインメモリにデータを伝送する。従って
ＣＰＵ以外のバスマスタがキャッシュメモリのモディフ
ァイドラインにライト動作を行なう際にはメインメモリ
を２回アクセスすることなく１回のアクセスで書込みが
行なわれる。
ータ合成回路はキャッシュメモリからのライトバックデ
ータよりもバスマスタからのデータの方が優先されるよ
うに合成してメインメモリにデータを伝送する。従って
ＣＰＵ以外のバスマスタがキャッシュメモリのモディフ
ァイドラインにライト動作を行なう際にはメインメモリ
を２回アクセスすることなく１回のアクセスで書込みが
行なわれる。
【００１１】
【実施例】図１は本発明の１実施例に係るメモリシステ
ムの構成を説明するブロック図である。図３に示した従
来の構成に加えデータ合成回路１０５が別途設けられて
いる。
ムの構成を説明するブロック図である。図３に示した従
来の構成に加えデータ合成回路１０５が別途設けられて
いる。
【００１２】ＣＰＵ１０１、キャッシュメモリ１０２、
ＣＰＵ以外のバスマスタ１０４及びデータ合成回路１０
５は各々ＣＰＵバス１０６により互いに接続される。ま
たＣＰＵ以外のバスマスタ１０４から出力されるスヌー
プ信号１０７はメインメモリ１０３とキャッシュメモリ
１０２とに伝送され、キャッシュメモリ１０２より出力
されるＨＩＴＭ信号１０８はメインメモリ１０３に伝送
される。さらにキャッシュメモリ１０２から出力される
データ１０９とＣＰＵ以外のバスマスタ１０４から出力
されるデータ１１０はデータ合成回路１０５に伝送さ
れ、データ合成回路１０５から出力されるデータ１１１
はメインメモリ１０３に伝送される。
ＣＰＵ以外のバスマスタ１０４及びデータ合成回路１０
５は各々ＣＰＵバス１０６により互いに接続される。ま
たＣＰＵ以外のバスマスタ１０４から出力されるスヌー
プ信号１０７はメインメモリ１０３とキャッシュメモリ
１０２とに伝送され、キャッシュメモリ１０２より出力
されるＨＩＴＭ信号１０８はメインメモリ１０３に伝送
される。さらにキャッシュメモリ１０２から出力される
データ１０９とＣＰＵ以外のバスマスタ１０４から出力
されるデータ１１０はデータ合成回路１０５に伝送さ
れ、データ合成回路１０５から出力されるデータ１１１
はメインメモリ１０３に伝送される。
【００１３】次に回路動作について説明する。ＣＰＵ以
外のバスマスタ１０４がメインメモリ１０３にデータの
ライト動作を行なう場合、以下の手順で実行する。
外のバスマスタ１０４がメインメモリ１０３にデータの
ライト動作を行なう場合、以下の手順で実行する。
【００１４】 スヌープ信号１０７によりメインメモ
リ１０３とキャッシュメモリ１０２とを起動する。
リ１０３とキャッシュメモリ１０２とを起動する。
【００１５】 ＣＰＵ以外のバスマスタ１０４が書込
みを行なうアドレスがキャッシュメモリ１０２に存在
し、かつそのアドレスのデータがキャッシュメモリ１０
２とメインメモリ１０３とで異なる場合、すなわちキャ
ッシュメモリ１０２のモディファイドラインにヒットし
た場合、キャッシュメモリ１０２はＨＩＴＭ信号１０８
を有効とする。
みを行なうアドレスがキャッシュメモリ１０２に存在
し、かつそのアドレスのデータがキャッシュメモリ１０
２とメインメモリ１０３とで異なる場合、すなわちキャ
ッシュメモリ１０２のモディファイドラインにヒットし
た場合、キャッシュメモリ１０２はＨＩＴＭ信号１０８
を有効とする。
【００１６】 メインメモリ１０３はＨＩＴＭ信号１
０８が有効であるとメインメモリ１０３とキャッシュメ
モリ１０２とのデータの一貫性を保証するためアクセス
されたキャッシュメモリ１０２のモディファイドライン
の内容をデータ合成回路１０５に出力する。
０８が有効であるとメインメモリ１０３とキャッシュメ
モリ１０２とのデータの一貫性を保証するためアクセス
されたキャッシュメモリ１０２のモディファイドライン
の内容をデータ合成回路１０５に出力する。
【００１７】 ＣＰＵ以外のバスマスタ１０４がデー
タ合成回路１０５にデータを出力する。
タ合成回路１０５にデータを出力する。
【００１８】 データ合成回路１０５がメインメモリ
１０３にデータを出力し、メインメモリ１０３に書込み
動作を行なう。
１０３にデータを出力し、メインメモリ１０３に書込み
動作を行なう。
【００１９】以上説明したデータの流れは図１に点線で
示してある。次にデータ合成回路１０５の動作を説明す
る。図２はデータ合成回路１０５の詳細構成を示すブロ
ック図である。データ合成回路１０５は本実施例の場合
４バイトのデータを取り扱うため４個の選択回路１０５
ａと４個の２入力アンドゲートからなる選択ゲート回路
１０５ｂから構成される。選択回路１０５ａは入力端子
Ａと入力端子Ｂとに各々選択されるべきデータが入力さ
れ、セット端子Ｓに印加される信号によりいずれかの入
力端子に入力されたデータが出力端子Ｙから出力され
る。
示してある。次にデータ合成回路１０５の動作を説明す
る。図２はデータ合成回路１０５の詳細構成を示すブロ
ック図である。データ合成回路１０５は本実施例の場合
４バイトのデータを取り扱うため４個の選択回路１０５
ａと４個の２入力アンドゲートからなる選択ゲート回路
１０５ｂから構成される。選択回路１０５ａは入力端子
Ａと入力端子Ｂとに各々選択されるべきデータが入力さ
れ、セット端子Ｓに印加される信号によりいずれかの入
力端子に入力されたデータが出力端子Ｙから出力され
る。
【００２０】本実施例の場合、セット端子Ｓにハイレベ
ルの信号が印加されたとき、入力端子Ｂに接続されたデ
ータは出力端子Ｙから出力される。データ合成回路１０
５にはキャッシュメモリ１０２からのライトバックデー
タ１０９とＣＰＵ以外のバスマスタ１０４からのライト
データ１１０が入力されている。ここでキャッシュメモ
リ１０２からのライトバックデータ１０４は４バイトで
バイト０，バイト１，バイト２，バイト３のデータがそ
れぞれ“０”，“１”，“２”，“３”とする。またＣ
ＰＵ以外のバスマスタからのライトデータ１１０はライ
ト２のみは有効でありそのデータが“４”であるとす
る。
ルの信号が印加されたとき、入力端子Ｂに接続されたデ
ータは出力端子Ｙから出力される。データ合成回路１０
５にはキャッシュメモリ１０２からのライトバックデー
タ１０９とＣＰＵ以外のバスマスタ１０４からのライト
データ１１０が入力されている。ここでキャッシュメモ
リ１０２からのライトバックデータ１０４は４バイトで
バイト０，バイト１，バイト２，バイト３のデータがそ
れぞれ“０”，“１”，“２”，“３”とする。またＣ
ＰＵ以外のバスマスタからのライトデータ１１０はライ
ト２のみは有効でありそのデータが“４”であるとす
る。
【００２１】これらのデータ１０９及び１１０はバイト
ごとに選択回路１０５ａの入力端子ａ，ｂに入力され、
バイトごとのバイト有効信号１１２は選択ゲート回路１
０５の一方の入力端子にそれぞれ入力され、他方の入力
端子は共通接続されてＨＩＴＭ信号１０８に接続され
る。選択ゲート回路１０５ｂの出力端子は選択回路１０
５ａのセット端子Ｓにそれぞれ接続される。従ってバイ
ト有効信号１１２とＨＩＴＭ信号１０８とが共に有効と
なり（ハイレベル信号が出力される）、対応する選択ゲ
ート回路１０５ｂの出力端子がハイレベルとなった時、
選択回路１０５ａのセット端子Ｓにハイレベルが印加さ
れ入力端子Ｂに接続されたデータが選択されて出力され
る。
ごとに選択回路１０５ａの入力端子ａ，ｂに入力され、
バイトごとのバイト有効信号１１２は選択ゲート回路１
０５の一方の入力端子にそれぞれ入力され、他方の入力
端子は共通接続されてＨＩＴＭ信号１０８に接続され
る。選択ゲート回路１０５ｂの出力端子は選択回路１０
５ａのセット端子Ｓにそれぞれ接続される。従ってバイ
ト有効信号１１２とＨＩＴＭ信号１０８とが共に有効と
なり（ハイレベル信号が出力される）、対応する選択ゲ
ート回路１０５ｂの出力端子がハイレベルとなった時、
選択回路１０５ａのセット端子Ｓにハイレベルが印加さ
れ入力端子Ｂに接続されたデータが選択されて出力され
る。
【００２２】ＣＰＵ以外のバスマスタ１０４からのライ
トデータ１１０はバイト２のみが有効であり、そのデー
タは“４”であるとする。その時キャッシュメモリ１０
２のモディファイドラインに対してライト動作を行って
いるため、ＨＩＴＭ信号１０８は有効となりまたＣＰＵ
以外のバスマスタ１０４からのライトデータ１１０はバ
イト２のみ有効であるのでバイト２に対応するバイト有
効信号１１２が有効となる。そこで選択回路１０５ａは
バイト０，バイト１，バイト３ではキャッシュメモリか
らのライトバックデータ１０９を選択し、バイト２では
ＣＰＵ以外のバスマスタ１０４からのライトデータ１１
０を選択する。すなわちバイト０，バイト１，バイト
２，バイト３にそれぞれ“０”，“１”，“４”，
“３”のデータをメインメモリ１０３に選択して出力す
ることになる。
トデータ１１０はバイト２のみが有効であり、そのデー
タは“４”であるとする。その時キャッシュメモリ１０
２のモディファイドラインに対してライト動作を行って
いるため、ＨＩＴＭ信号１０８は有効となりまたＣＰＵ
以外のバスマスタ１０４からのライトデータ１１０はバ
イト２のみ有効であるのでバイト２に対応するバイト有
効信号１１２が有効となる。そこで選択回路１０５ａは
バイト０，バイト１，バイト３ではキャッシュメモリか
らのライトバックデータ１０９を選択し、バイト２では
ＣＰＵ以外のバスマスタ１０４からのライトデータ１１
０を選択する。すなわちバイト０，バイト１，バイト
２，バイト３にそれぞれ“０”，“１”，“４”，
“３”のデータをメインメモリ１０３に選択して出力す
ることになる。
【００２３】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明ではＣＰＵ以外のバスマスタがキャッシュ
メモリのモディファイドラインに書き込み動作を行なう
場合、ＣＰＵ以外のバスマスタからのデータとキャッシ
ュメモリからのライトバックデータとの間で、ＣＰＵ以
外のバスマスタの方を優先して合成し、メインメモリに
１回のみの書き込み動作を行なうようにしたためメイン
メモリの性能が低下することなく高速にアクセスするこ
とができるという利点がある。
うに、本発明ではＣＰＵ以外のバスマスタがキャッシュ
メモリのモディファイドラインに書き込み動作を行なう
場合、ＣＰＵ以外のバスマスタからのデータとキャッシ
ュメモリからのライトバックデータとの間で、ＣＰＵ以
外のバスマスタの方を優先して合成し、メインメモリに
１回のみの書き込み動作を行なうようにしたためメイン
メモリの性能が低下することなく高速にアクセスするこ
とができるという利点がある。
【図１】本発明の一実施例に係るメモリシステムの構成
を説明するブロック図。
を説明するブロック図。
【図２】データ合成回路の動作を示すブロック図。
【図３】従来のメモリシステムの構成を説明するブロッ
ク図。
ク図。
１０１ ＣＰＵ １０２ キャッシュメモリ １０３ メインメモリ １０４ ＣＰＵ以外のバスマスタ １０５ データ合成回路 １０６ ＣＰＵバス １０７ スヌープ信号 １０８ ＨＩＴＭ信号 １０９ キャッシュメモリからのデータ １１０ ＣＰＵ以外のバスマスタからのデータ １１１ データ合成回路からのデータ。
Claims (2)
- 【請求項１】 ライトバック方式のキャッシュメモリ
と、メインメモリと、ＣＰＵ以外のバスマスタとを有
し、前記バスマスタから出力されるスヌープ信号に応答
して前記バスマスタが前記メインメモリにライト動作を
行うメモリシステムにおいて、 前記バスマスタが前記キャッシュメモリのモディファイ
ドラインにライト動作を行う際、前記バスマスタからの
データと前記キャッシュメモリからのライトバックデー
タとの間で、前記バスマスタからのデータの方が優先さ
れるよう合成して前記メインメモリに書き込むデータ合
成回路を設けた事を特徴とするメモリシステム。 - 【請求項２】 前記データ合成回路が、 前記キャッシュメモリからのライトバックデータが各バ
イト毎に第１の入力端子に、前記バスマスタからのライ
トデータが各バイト毎に第２の入力端子にそれぞれ入力
された選択回路と、 前記バスマスタからのライトデータを各バイト単位で有
効とするバイト有効信号と前記キャッシュメモリから出
力されるＨＩＴＭ信号とが共に有効であった時、有効で
あった前記バスマスタからのバイト毎のライトデータを
選択するよう前記選択回路に選択信号を出力する選択ゲ
ート回路とから構成される事を特徴とする請求項１記載
のメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6053703A JPH07262091A (ja) | 1994-03-24 | 1994-03-24 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6053703A JPH07262091A (ja) | 1994-03-24 | 1994-03-24 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07262091A true JPH07262091A (ja) | 1995-10-13 |
Family
ID=12950194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6053703A Pending JPH07262091A (ja) | 1994-03-24 | 1994-03-24 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07262091A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164077A (ja) * | 2004-12-09 | 2006-06-22 | Internatl Business Mach Corp <Ibm> | メモリ・システムとその制御方法、データ・コヒーレンシを保つ方法 |
-
1994
- 1994-03-24 JP JP6053703A patent/JPH07262091A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164077A (ja) * | 2004-12-09 | 2006-06-22 | Internatl Business Mach Corp <Ibm> | メモリ・システムとその制御方法、データ・コヒーレンシを保つ方法 |
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