JPH10228416A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 １６ビットバスを有する第２のバスマスタが
メモリ回路にアクセス中は、３２ビットバスを有する第
１のバスマスタはバス幅変換以外のタスク処理を行うこ
とができず、全体の処理時間に影響が及ぶ。 【解決手段】 第１のバスマスタ１６と第２のバスマス
タ１７が共通のメモリ回路１５をアクセスするとき、そ
のメモリ回路１５にバスアービタであるバス選択回路１
８を持たせて、そのアクセスが３２ビットバス９からの
ものか１６ビットバス１３からのものかを即時に判断
し、３２ビットデータあるいは１６ビットデータを書き
込み／読み出し可能な状態にすることで、第１のバスマ
スタ１６がバス幅変換の処理を行う必要をなくした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、３２ビットバス
を有する第１のバスマスタと１６ビットバスを有する第
２のバスマスタとが、共通のメモリ回路をアクセスする
データ処理装置に関するものである。

【０００２】

【従来の技術】図６は従来のデータ処理装置におけるメ
モリ回路とデータバスとの接続を示したブロック図であ
る。図において、１はデータの処理を、例えば３２ビッ
ト単位で行うデータ処理装置としての３２ビットマイク
ロコンピュータにおけるメモリ回路であり、２はこのメ
モリ回路１のデータ入出力線としての３２ビット幅を有
するデータバス（以下、３２ビットバスという）であ
る。このような３２ビットバス２に接続されたメモリ回
路１においては、その３２ビットバス２を使用して、３
２ビット単位でデータの書き込みあるいは読み出しが行
われている。

【０００３】また、３２ビットマイクロコンピュータ
（データ処理装置）には、このような３２ビットバスを
有するバスマスタと、１６ビット幅のデータバス（１６
ビットバス）を有するバスマスタとが共存するものもあ
る。図７はそのような３２ビットマイクロコンピュータ
の構成を示したブロック図である。図において、３は図
６に符号１を付して示したものに相当する、３２ビット
バスのみを有したメモリ回路である。４は３２ビットバ
スを有してこのメモリ回路３をアクセスする第１のバス
マスタであり、５はこの第１のバスマスタ４を経由して
メモリ回路３をアクセスする、１６ビットバスを有した
第２のバスマスタである。

【０００４】６は第１のバスマスタ４からメモリ回路３
へ送られるｎビットの制御信号が伝送される信号線、７
は同じく１２ビットのアドレス信号ａｄ［８：２９］が
伝送されるアドレスバス、８は同じく４ビットのバイト
コントロール信号ｂｃ［０：３］が伝送される信号線で
あり、９は第１のバスマスタ４とメモリ回路３の間で授
受される３２ビットのデータｄｂ［０：３１］が伝送さ
れるデータバス（以下、３２ビットバスという）であ
る。１０は第２のバスマスタ５から第１のバスマスタ４
へ送られるｍビットの制御信号が伝送される信号線、１
１は同じく１３ビットのアドレス信号ａｄ［８：３０］
が伝送されるアドレスバス、１２は同じく２ビットのバ
イトコントロール信号ｅｂｃ［０：１］が伝送される信
号線であり、１３は第１のバスマスタ４と第２のバスマ
スタ５の間で授受される１６ビットのデータｄｂ［０：
１５］が伝送されるデータバス（以下、１６ビットバス
という）である。

【０００５】さらに、１４は第１のバスマスタ４内に設
けられたバスアービタであるバス幅選択回路であり、第
２のバスマスタ５からメモリ回路３への書き込みあるい
は読み出しを行うときに、データバスのバス幅を１６ビ
ットから３２ビットに、あるいは３２ビットから１６ビ
ットに変換する。

【０００６】次に動作について説明する。３２ビットバ
ス９を有する第１のバスマスタ４と１６ビットバス１３
を有する第２のバスマスタ５が共存する３２ビットマイ
クロコンピュータにおいて、第１のバスマスタ４からメ
モリ回路３に、３２ビットのデータｄｂ［０：３１］を
書き込みあるいは読み出す場合には、図７に示すよう
に、３２ビットバス９を使用することが可能である。一
方、第２のバスマスタ５からメモリ回路３に、１６ビッ
トのデータｄｂ［０：１５］を書き込みあるいは読み出
す場合には、図７に示すように、バスアービタであるバ
ス幅選択回路１４を有する第１のバスマスタ４を経由し
て、メモリ回路３への書き込み時には、バス幅を１６ビ
ットバス１３から３２ビットバス９ヘ、また、メモリ回
路３からの読み出し時には、バス幅を３２ビットバス９
から１６ビットバス１３に変換する処理を行っている。

【０００７】また、このような、メモリ回路３の外部に
２種類のデータバスが存在し、データバスのバス幅に対
応してメモリ回路３のビット幅を切り替えて制御すると
いった、従来のデータ処理装置に関する記載がある文献
としては、例えば、特開平２−９０３４４号公報、特開
平５−５３９０４号公報、特開平３−６５７４５号公
報、特開昭６２−９２０５１号公報などがある。なお、
これらの各文献に示されたデータ処理装置はいずれも、
図７に示したデータ処理装置と同様に、メモリ回路には
１種類のデータバスのみが接続されているものである。

【０００８】

【発明が解決しようとする課題】従来のデータ処理装置
は以上のように構成されているので、メモリ回路３には
常に３２ビットバス９を有する第１のバスマスタ４のみ
が接続されており、この第１のバスマスタ４では内蔵し
ているバスアービタであるバス幅選択回路１４でバス幅
変換を行っている期間中、これ以外のタスク処理を実行
することができず、全体の処理時間に影響を及ぼすとい
う課題があった。なお、このことは、上記各文献におけ
るデータ処理装置についても同様のことが言える。

【０００９】この発明は上記のような課題を解決するた
めになされたもので、１６ビットバスを有する第２のバ
スマスタがメモリ回路をアクセスする場合でも、３２ビ
ットバスを有する第１のバスマスタが、当該メモリ回路
への書き込みあるいは読み出し以外のタスク処理を実行
することが可能なデータ処理装置を得ることを目的とす
る。

【００１０】

【課題を解決するための手段】請求項１記載の発明に係
るデータ処理装置は、メモリ回路のデータ入出力部分
に、第１のバスマスタと第２のバスマスタによって３２
ビットバスと１６ビットバスを常時接続しておき、メモ
リ回路内に、第１のバスマスタのアクセス時には３２ビ
ットバスによるデータの書き込み／読み出しを、第２の
バスマスタのアクセス時には１６ビットバスによるデー
タの書き込み／読み出しをそれぞれ可能にするバス幅選
択回路を配置したものである。

【００１１】請求項２記載の発明に係るデータ処理装置
は、バス幅選択回路において、バス選択信号とバス制御
信号とを、第１のバスマスタと第２のバスマスタからの
各バイトコントロール信号に基づいて生成し、１６ビッ
トバスが選択された場合には、そのバス選択信号と第２
のバスマスタからのアドレス信号とに基づいて、メモリ
回路の上位側の１６ビットと下位側の１６ビットのいず
れを１６ビットバスに接続するかを決定し、バス制御信
号と書き込みイネーブル信号もしくは読み出しイネーブ
ル信号に基づいて、メモリ回路への書き込みあるいは読
み出しの動作を行うようにしたものである。

【００１２】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるデ
ータ処理装置を示したブロック図である。図において、
１５は３２ビットバスのみではなく、１６ビットバスも
備えている点で図７に符号３を付したものとは異なるメ
モリ回路である。１６は３２ビットバスを有してこのメ
モリ回路１５をアクセスする第１のバスマスタであり、
バス幅選択回路を備えていない点で、図７に符号４を付
した従来のものとは異なっている。１７は１６ビットバ
スを有してメモリ回路１５をアクセスする第２のバスマ
スタであるが、メモリ回路１５へのアクセスを、第１の
バスマスタ１６経由ではなく、直接行っている点で、図
７に符号５を付した従来のものとは異なっている。

【００１３】また、６は第１のバスマスタ１６からメモ
リ回路１５へ送られるｎビットの制御信号が伝送される
信号線、７は同じく１２ビットのアドレス信号ａｄ
［８：２９］が伝送されるアドレスバス、８は同じく、
このアドレス信号の補助信号としての４ビットのバイト
コントロール信号ｂｃ［０：３］が伝送される信号線で
あり、９は第１のバスマスタ１６とメモリ回路１５との
間で授受される３２ビットのデータｄｂ［０：３１］が
伝送されるデータバス（以下、３２ビットバスという）
である。１０は第２のバスマスタ１７からメモリ回路１
５へ送られるｍビットの制御信号が伝送される信号線、
１１は同じく１３ビットのアドレス信号ａｄ［８：３
０］が伝送されるアドレスバス、１２は同じく、このア
ドレス信号の補助信号としての２ビットのバイトコント
ロール信号ｅｂｃ［０：１］が伝送される信号線であ
り、１３は第２のバスマスタ１７とメモリ回路１５との
間で授受される１６ビットのデータｄｂ［０：１５］が
伝送されるデータバス（以下、１６ビットバスという）
である。なお、これらは、図７に同一の符号を付して示
したものにそれぞれ相当している。

【００１４】さらに、１８は第１のバスマスタ１６がメ
モリ回路１５をアクセスしたときには、当該メモリ回路
１５が第１のバスマスタ１６に対して３２ビットバス９
によるデータｄｂ［０：３１］の書き込みあるいは読み
出しを可能にし、第２のバスマスタ１７がメモリ回路１
５をアクセスしたときには、当該メモリ回路１５が第２
のバスマスタ１７に対して、１６ビットバス１３による
データｄｂ［０：１５］の書き込みあるいは読み出しを
可能にするためのバスアービタとしてのバス幅選択回路
であり、図７に符号１４を付したものとは異なり、第１
のバスマスタ内ではなく、メモリ回路１５内に配置され
ている。

【００１５】次に動作について説明する。３２ビットバ
スを有する第１のバスマスタ１６が、メモリ回路１５に
対して書き込みあるいは読み出し動作を行うときには、
第１のバスマスタ１６からメモリ回路１５に対して、信
号線６よりｎビットの制御信号を、アドレスバス７より
１２ビットのアドレス信号ａｄ［８：２９］を、信号線
８より４ビットのバイトコントロール信号ｂｃ［０：
３］をそれぞれ出力する。また、１６ビットバスを有す
る第２のバスマスタ１７が、メモリ回路１５に対して書
き込みあるいは読み出し動作を行うときには、第２のバ
スマスタ１７からメモリ回路１５に対して、信号線１０
よりｍビットの制御信号を、アドレスバス１１より１３
ビットのアドレス信号ａｄ［８：３０］を、信号線１２
より２ビットのバイトコントロール信号ｅｂｃ［０：
１］をそれぞれ出力する。メモリ回路１５ではそれを受
け付けると、内蔵しているバス幅選択回路１８におい
て、それが３２ビットバス９からのアクセスか１６ビッ
トバス１３からのアクセスかを判断する。

【００１６】ここで、図２はそのバス幅選択回路１８の
構成を示したブロック図である。図において、２０は第
１のバスマスタ１６から送られてくる、アドレス信号の
補助信号としての４ビットのバイトコントロール信号ｂ
ｃ［０：３］のアンド（ＡＮＤ）論理をとるアンドゲー
ト、２１はこのアンドゲート２０の出力を論理反転させ
るインバータであり、２２は第２のバスマスタ１７から
送られてくる、アドレス信号の補助信号としての２ビッ
トのバイトコントロール信号ｅｂｃ［０：１］のアンド
論理をとるアンドゲートである。２３はアンドゲート２
０と２２の出力のナンド（ＮＡＮＤ）論理をとってバス
制御信号ｌｂｕｓｃｎｔを生成するナンドゲートであ
り、２４はインバータ２１とアンドゲート２２との出力
のナンド論理をとるナンドゲート、２５はこのナンドゲ
ート２４の出力を論理反転させてバス選択信号ｂｕｓｓ
ｅｌを生成するインバータである。

【００１７】このように構成されたバス幅選択回路１８
では、第２のバスマスタ１７から送られてきたバイトコ
ントロール信号ｅｂｃ［０：１］のいずれか一方でもロ
ーレベル（以下、Ｌレベルという）であれば、アンドゲ
ート２２の出力がＬレベルとなるため、第１のバスマス
タ１６から送られてきたバイトコントロール信号ｂｃ
［０：３］のレベルにかかわりなく、出力するバス選択
信号ｂｕｓｓｅｌがＬレベルになる。また、第２のバス
マスタ１７からのバイトコントロール信号ｅｂｃ［０：
１］のすべてがハイレベル（以下、Ｈレベルという）で
あれば、第１のバスマスタ１６から送られてきたバイト
コントロール信号ｂｃ［０：３］のいずれか一方でもＬ
レベルであれば、インバータ２１の出力がＨレベルとな
り、出力するバス選択信号ｂｕｓｓｅｌがＨレベルにな
る。このバス選択信号ｂｕｓｓｅｌがＬレベルになると
１６ビットバス１３側が選択され、Ｈレベルになると３
２ビットバス９側が選択される。

【００１８】このとき、アンドゲート２０あるいは２２
の出力のいずれか一方は必ずＬレベルであるため、ナン
ドゲート２３から出力されるバス制御信号ｌｂｕｓｃｎ
ｔはＨレベルとなる。ここで、このバス制御信号ｌｂｕ
ｓｃｎｔは、メモリ回路１５が選択されている状態のと
きにＨレベルとなって、１６ビットタバス１３および３
２ビットバス９を有効（電気的に遮断されていない状
態）にするための信号である。なお、第２のバスマスタ
１７からのバイトコントロール信号ｅｂｃ［０：１］
と、第１のバスマスタ１６からのバイトコントロール信
号ｂｃ［０：３］がすべてＨレベルであった場合には、
インバータ２５から出力されるバス選択信号ｂｕｓｓｅ
ｌは１６ビットバス１３側を選択するＬレベルとなる
が、このバス選択信号ｌｂｕｓｃｎｔがＬレベルになる
ため、１６ビットバス１３も３２ビットバス９も有効に
はならず、いずれのデータバスも選択されない。このよ
うなバス幅選択回路１８における判定動作の真理値表を
図３に示す。以上のように、このバス幅選択回路１８に
おいては、１６ビットバス１３の選択は３２ビットバス
９の選択に優先して行われる。

【００１９】次に、このバス幅選択回路１８より出力さ
れるバス選択信号ｂｕｓｓｅｌおよびバス制御信号ｌｂ
ｕｓｃｎｔによる、３２ビットバス９と１６ビットバス
１３の選択について具体的に説明する。

【００２０】ここで、図４はこのバス幅選択回路１８の
出力するバス制御信号ｌｂｕｓｃｎｔおよびバス選択信
号ｂｕｓｓｅｌにしたがって、３２ビットバス９の選択
を行う３２ビットバス選択回路の構成を示したブロック
図であり、例えばメモリ回路１５内にバス幅選択回路１
８とともに配置されている。図において、９はその３２
ビットバスであり、３０はメモリ回路１５における３２
ビットのデータラインである。

【００２１】３１はバス制御信号ｌｂｕｓｃｎｔと書き
込みイネーブル信号ｗｒｉｔｅとのアンド論理に基づい
て書き込み許可信号を生成するアンドゲート、３２はバ
ス制御信号ｌｂｕｓｃｎｔと読み出しイネーブル信号ｒ
ｅａｄとのアンド論理に基づいて読み出し許可信号を生
成するアンドゲートであり、３３はアンドゲート３１か
らの書き込み許可信号によって電気的に接続された状態
となる書き込みバッファ、３４はアンドゲート３２から
の読み出し許可信号によって電気的に接続された状態と
なる読み出しバッファである。３５はバス幅選択回路１
８からのバス選択信号ｂｕｓｓｅｌを論理反転させるイ
ンバータであり、３６はこのインバータ３５の出力とバ
ス選択信号ｂｕｓｓｅｌとによって開閉され、データラ
イン３０を書き込みバッファ３３、読み出しバッファ３
４を介して３２ビットバス９に接続するためのスイッチ
である。

【００２２】また、図５はバス幅選択回路１８の出力す
るバス制御信号ｌｂｕｓｃｎｔおよびバス選択信号ｂｕ
ｓｓｅｌにしたがって、１６ビットバス１３の選択を行
う１６ビットバス選択回路の構成例を示したブロック図
であり、この１６ビットバス選択回路も、例えばメモリ
回路１５内にバス幅選択回路１８とともに配置されてい
る。図において、１３は１６ビットバスであり、３０は
メモリ回路１５の３２ビットのデータラインである。３
１は書き込み許可信号を生成するアンドゲート、３２は
読み出し許可信号を生成するアンドゲート、３３は書き
込みバッファ、３４は読み出しバッファであり、これら
は図４に同一符号を付して示した３２ビットバス選択回
路におけるそれらと同一のものである。

【００２３】３７はバス幅選択回路１８からのバス選択
信号ｂｕｓｓｅｌの反転信号と、第２のバスマスタ１７
からのアドレス信号ａｄ［３０］の反転信号とのアンド
論理をとるアンドゲートであり、３８はこのアンドゲー
ト３７の出力を論理反転させるインバータである。３９
ａ、３９ｂはこのアンドゲート３７の出力とインバータ
３８の出力とによって開閉され、データライン３０の上
位側１６ビットあるいは下位側１６ビットを、書き込み
バッファ３３、読み出しバッファ３４を介してそれぞれ
１６ビットバス１３に接続するためのスイッチであり、
このスイッチ３９ａと３９ｂとではアンドゲート３７と
インバータ３８の出力が逆方向に印加されており、互い
に相補に動作するようになっている。

【００２４】前述のように、バス幅選択回路１８より出
力されるバス選択信号ｂｕｓｓｅｌがＨレベルになる
と、図４に示した３２ビットバス選択回路の各スイッチ
３６が導通状態となってそのデータライン３０がアサー
ト状態となり、３２ビットバス９が有効となる。ここ
で、書き込みイネーブル信号ｗｒｉｔｅと読み出しイネ
ーブル信号ｒｅａｄは同時に有効（Ｈレベル）および無
効（Ｌレベル）にはならない信号であり、メモリ回路１
５が選択されてバス制御信号ｌｂｕｓｃｎｔがＨレベル
になると、これら書き込みイネーブル信号ｗｒｉｔｅと
読み出しイネーブル信号ｒｅａｄとの組み合わせによっ
て、書き込みバッファ３３あるいは読み出しバッファ３
４が動作状態となる。

【００２５】例えば、バス制御信号ｌｂｕｓｃｎｔがＨ
レベルの状態において、書き込みイネーブル信号ｗｒｉ
ｔｅがＨレベルとなれば読み出しイネーブル信号ｒｅａ
ｄがＬレベルとなり、書き込みバッファ３３が電気的に
接続された状態になり、読み出しバッファ３４は電気的
に遮断された状態となる。逆に、読み出しイネーブル信
号ｒｅａｄがＨレベルとなれば書き込みイネーブル信号
ｗｒｉｔｅがＬレベルとなり、読み出しバッファ３４が
電気的に接続された状態になり、書き込みバッファ３３
は電気的に遮断された状態となる。これにより、書き込
みバッファ３３と読み出しバッファ３４で構成される閉
じた回路において、書き込み／読み出し時におけるデー
タの衝突がなくなり、図１に示したメモリ回路１５から
３２ビットバス９へのデータの書き込みおよび読み出し
が可能となる。

【００２６】また、バス幅選択回路１８により出力され
るバス選択信号ｂｕｓｓｅｌがＬレベルになると、図５
に示した１６ビットバス選択回路のスイッチ３９ａある
いは３９ｂが導通状態となって、そのデータライン３０
の上位側の１６ビットまたは下位側の１６ビットがアサ
ート状態となり、１６ビットバス１３が有効となる。こ
の１６ビットバス選択回路で１６ビットデータを扱う場
合、第２のバスマスタ１７からのアドレス信号ａｄ［３
０］がＨレベルの時にはスイッチ３９ａが導通状態とな
って、上位側のデータｄａｔａ［０：１５］が１６ビッ
トバス１３に電気的に接続され、下位側のデータｄａｔ
ａ［１６：３１］は電気的に遮断される。一方、上記ア
ドレス信号ａｄ［３０］がＬレベルの時にはスイッチ３
９ｂが導通状態となって、下位側のデータｄａｔａ［１
６：３１］が１６ビットバス１３に電気的に接続され、
上位側のデータｄａｔａ［０：１５］は電気的に遮断さ
れる。その結果、図１に示したメモリ回路１５から１６
ビットバス１３へのデータの書き込みおよび読み出しが
可能となる。なお、データの入出力に関する事象は上記
３２ビットバス選択回路の場合と同様であるため、ここ
ではその説明は割愛する。

【００２７】このように、１６ビットバス１３を有する
第２のバスマスタ１７が１６ビットのバス幅でメモリ回
路１５に対してデータの書き込みあるいは読み出しを行
っている時に、３２ビットバス９を有する第１のバスマ
スタ１６はバス幅変換のために行っていた処理を行う必
要がなくなる。したがって、この第２のバスマスタ１７
がメモリ回路１５に対してデータの書き込みあるいは読
み出しを行っている期間に、第１のバスマスタ１６はメ
モリ回路１５への書き込み／読み出し以外のタスク処
理、例えばメモリ回路１５以外の周辺入出力装置への書
き込み／読み出し動作、あるいはマイクロコンピュータ
の外部に対する書き込み／読み出しの動作などを実行す
ることが可能となる。

【００２８】なお、３２ビットバス９を有する第１のバ
スマスタ１６と１６ビットバス１３を有する第２のバス
マスタ１７が、同時刻にメモリ回路１５に対して書き込
みあるいは読み出し動作を行った場合には、図３に示す
真理値表にしたがって、第２のバスマスタ１７が優先さ
れ、図５に示した１６ビットバス幅選択回路により１６
ビットバス１３がイネーブル状態となり、メモリ回路１
５から１６ビットデータの書き込み、読み出しが可能と
なる。

【００２９】また、第１のバスマスタ１６と第２のバス
マスタ１７がともに、メモリ回路１５に対して書き込み
あるいは読み出しの動作を行わないときには、図２に示
したバス幅選択回路１８の出力するバス制御信号ｌｂｕ
ｓｃｎｔがＬレベルになるため、図４に示した３２ビッ
トバス選択回路、および図５に示した１６ビットバス選
択回路のアンドゲート３１、３２より出力される書き込
み許可信号と読み出し許可信号がネゲート状態となる。
そのため、書き込みバッファ３３および読み出しバッフ
ァ３４がともに電気的に遮断された状態となって、メモ
リ回路１５のデータライン３０は３２ビットバス９と１
６ビットバス１３の双方から切り離される。

【００３０】

【発明の効果】以上のように、請求項１記載の発明によ
れば、メモリ回路のデータ入出力部分に３２ビットバス
と１６ビットバスを、第１のバスマスタと第２のバスマ
スタにて常時接続しておき、バスアービタであるバス幅
選択回路をメモリ回路内に配置するように構成したの
で、３２ビットバスを有する第１のバスマスタと１６ビ
ットバスを有する第２のバスマスタが、共通のメモリ回
路をアクセスするとき、３２ビットバスからのアクセス
か１６ビットバスからのアクセスかを、メモリ回路内の
バス幅選択回路にて即時に判断し、３２ビットデータあ
るいは１６ビットデータを書き込み／読み出し可能な状
態にすることが可能となり、第２のバスマスタが１６ビ
ットのバス幅でメモリ回路をアクセスするときに、第１
のバスマスタがバス幅変換のために行っていた処理を行
う必要がなくなるため、第１のバスマスタがその期間
に、メモリ回路に対する書き込み／読み出し以外のタス
ク処理を実行することができるデータ処理装置が得られ
る効果がある。

【００３１】請求項２記載の発明によれば、第１のバス
マスタと第２のバスマスタからの各バイトコントロール
信号に基づいて、バス幅選択回路がバス選択信号とバス
制御信号とを生成し、１６ビットバスが選択された場合
には、そのバス選択信号と第２のバスマスタからのアド
レス信号に基づいて、１６ビットバスにメモリ回路の上
位側の１６ビットと下位側の１６ビットのいずれを接続
するかを決定し、メモリ回路への書き込みあるいは読み
出しの動作を、バス制御信号と書き込みイネーブル信号
もしくは読み出しイネーブル信号に基づいて行うように
構成したので、第２のバスマスタがメモリ回路にアクセ
スを行っている期間に、第１のバスマスタがメモリ回路
への書き込み／読み出し以外のタスク処理を実行するこ
とが可能なデータ処理装置を、簡単な回路構成で実現で
きる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるデータ処理装
置を示すブロック図である。

【図２】 この発明の実施の形態１におけるバス幅選択
回路の構成を示すブロック図である。

【図３】 この発明の実施の形態１によるバス回路の真
理値表を示す説明図である。

【図４】 この発明の実施の形態１における３２ビット
バス選択回路の構成例を示すブロック図である。

【図５】 この発明の実施の形態１における１６ビット
バス選択回路の構成例を示すブロック図である。

【図６】 従来のデータ処理装置におけるメモリ回路と
データバスとの接続を示すブロック図である。

【図７】 ３２ビットバスを有するバスマスタと１６ビ
ットバスを有するバスマスタが共存する従来のデータ処
理装置を示すブロック図である。

【符号の説明】

９ ３２ビットバス、１３ １６ビットバス、１５ メ
モリ回路、１６ 第１のバスマスタ、１７ 第２のバス
マスタ、１８ バス幅選択回路、ｂｃ［０：３］，ｅｂ
ｃ［０：１］ バイトコントロール信号、ａｄ［８：３
０］，ａｄ［３０］ アドレス信号、ｂｕｓｓｅｌ バ
ス選択信号、ｌｂｕｓｃｎｔ バス制御信号、ｗｒｉｔ
ｅ 書き込みイネーブル信号、ｒｅａｄ 読み出しイネ
ーブル信号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ３２ビットバスを有する第１のバスマス
   タと１６ビットバスを有する第２のバスマスタとが、共
   通のメモリ回路をアクセスするデータ処理装置におい
   て、 前記メモリ回路の外部に常に存在している前記３２ビッ
   トバスおよび１６ビットバスの２種類のデータバスのう
   ちの、前記３２ビットバスは前記第１のバスマスタにて
   前記メモリ回路のデータ入出力部分に、前記１６ビット
   バスは前記第２のバスマスタにて前記メモリ回路のデー
   タ入出力部分に常に接続しておき、 前記第１のバスマスタが前記メモリ回路をアクセスした
   ときには、前記第１のバスマスタに対して前記３２ビッ
   トバスによる当該メモリ回路へのデータの書き込みある
   いは読み出しを可能にし、前記第２のバスマスタが前記
   メモリ回路をアクセスしたときには、前記第２のバスマ
   スタに対して前記１６ビットバスによる当該メモリ回路
   へのデータの書き込みあるいは読み出しを可能にするバ
   ス幅選択回路を、前記メモリ回路内に設けたことを特徴
   とするデータ処理装置。
2. 【請求項２】 バス幅選択回路より、第１のバスマスタ
   および第２のバスマスタがそれぞれ出力するバイトコン
   トロール信号に基づいて、３２ビットバスおよび１６ビ
   ットバスの２種類のデータバスのうちのいずれを選択す
   るかを示すバス選択信号と、メモリ回路が選択されてい
   る時に前記データバスを有効にするためのバス制御信号
   を生成し、 前記バス選択信号によって３２ビットバスが選択された
   場合には、前記メモリ回路の全ビットを前記３２ビット
   バスに接続し、 また、前記バス選択信号によって１６ビットバスが選択
   された場合には、当該バス選択信号と第２のバスマスタ
   の出力するアドレス信号の一部とに基づいて決定され
   た、前記メモリ回路の上位側の１６ビットあるいは下位
   側の１６ビットを、前記１６ビットバスに接続して、 前記バス制御信号と書き込みイネーブル信号もしくは読
   み出しイネーブル信号に基づいて、前記メモリ回路への
   書き込みあるいは読み出しの動作を行うことを特徴とす
   る請求項１記載のデータ処理装置。