JP2563807B2

JP2563807B2 - ダイレクトメモリアクセス制御回路

Info

Publication number: JP2563807B2
Application number: JP62204076A
Authority: JP
Inventors: 勉小田原
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-08-19
Filing date: 1987-08-19
Publication date: 1996-12-18
Anticipated expiration: 2011-12-18
Also published as: JPS6448158A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はダイレクトメモリアクセス（以下DMAと略
す。）制御回路に関し、特に16ビット長の中央処理装置
（以下CPUと略す。）とメモリ、８ビット長の入出力
（以下I/Oと略す。）デバイスを備えた電子機器におけ
るDMAの転送制御に関するものである。

（従来の技術）従来よりCPUを介さずにメモリとI/Oデバイスとの間で
直接データを転送するダイレクトメモリアクセスは、CP
Uが介在するデータ転送の場合と異なり、命令のリー
ド，解読という時間が必要なく、転送するデータを一時
レジスタへ読み込み次にそのデータを転送先へ書き込む
といった動作を必要とせず、データの読み出しと書き込
みを同時に行なう高速なデータ転送が出来る為、電気機
器では広く使用されている。

しかしDMAはCPUとメモリ及びI/Oデバイスを接続する
データバス，アドレスバスを用いて行なわれる為、DMA
実行中、CPUはメモリ又はI/Oデバイスへのアクセスを中
断しホールド状態となる。従って、DMAによるPCPUのホ
ールド時間が少ない程電子機器の処理速度が向上する。
又最近は、電子機器の処理速度向上を目的として16ビッ
トCPUが一般化し、メモリ及びデータバスが16ビット構
造を持つ様になっている。しかし、I/Oデバイスは従来
通り８ビット構造のままが殆どである為、DMAは16ビッ
ト長のワードデータを上位、下位それぞれ８ビット長の
バイトデータに分割して行なわれている。従って１ワー
ドのデータ転送は、バイト単位のDMA2回で及なうことに
なる。さらにI/Oデバイスは16ビットデータバスの上位
又は下位８ビットのいずれか一方に接続されている為、
上位データバスと下位データバスを交互に接続する回路
も必要となり、複雑化してしまう。

この問題に対処する為、16ビットCPUを備えた電子機
器において、16ビットン構造を持つメモリと８ビットI/
Oデバイスの間で、16ビット長のワードデータを１回のD
MAでデータ転送を行なうようにしたDMA制御回路が特開
昭60−211557号公報に提案されている。第４図は、前記
文献に開示されたDMA制御回路の構成を示すブロック図
である。また第５図は第４図の回路のデータ転送動作の
説明図である。第４図において41は電子機器を制御する
16ビットCPU,42は上位８ビットデータバス（以下、上位
データバスと略す。）43は下位８ビットデータバス（以
下、下位データバスと略す。）、44はアドレスバス、45
はリード／ライト制御信号である。46はDMA転送時、CPU
41に代わり、データ転送を制御するDMAコントローラ
（以下DMACと略す。）、47は16ビット構造を持つメモ
リ、48は８ビット長のI/Oデバイスである。49は上位デ
ータバス42へ接続された８ビット長双方向リッチ回路
で、ラッチデータバス50を介して切換回路51とデータの
授受を行なう。切換回路51は双方向でメモリ47からI/O
デバイス48へデータ転送する時、下位データバス43又は
ラッチデータバス50のデータをI/Oデバイス48へ送出
し、I/Oデバイス48からメモリ47へデータ転送する時、I
/Oデバイス48から出力されたデータを下位データバス43
又はラッチデータバス50へ送出する。切換回路51とI/O
デバイス48はI/Oデバイスデータバス52により接続され
る。I/Oデバイス48とラッチ回路49及び切換回路51は、
制御回路53が出力する制御信号54によって制御される。
I/Oデバイス48がデータ転送リクエスト信号55を制御回
路53へONとし、制御回路53が必要に応じDMAC46へDMAリ
クエスト信号56をONとするDMA転送が開始される。

次に動作について説明する。最初にメモリ47の０番地
から９番地に記憶されているデータ“A,B,C,…,H,I,J"
をI/Oデバイス48へDMA転送する場合を例に上記回路のセ
ーブ動作を説明する。

まず、I/Oデバイス48から制御回路53へデータ転送リ
クエスト信号55が送出され、制御回路53からDMAC46へDM
Aリクエスト信号56が送出される。DMAC46はCPU41に対し
必要な手続を終えた後、アドレスバス44ヘメモリアドレ
ス０番地を送出し、メモリ47に対しリード信号を、制御
回路53に対しライト信号をONとする。これに対し、メモ
リ47は下位データバス43へ０番地のデータ“A"を、上位
データバス42へ１番地のデータ“B"を送出する。制御回
路53は、ラッチ回路に対し上位データバス42に送出され
たデータ49“B"をラッチする様制御し、切換回路51に対
し下位データバス43をI/Oデバイスデータバス52へ接続
する様制御し、I/Oデバイス48に対しライト信号をONと
する。これに対し、I/Oデバイス48はI/Oデバイスデータ
バス52へ送出されたデータ“A"を取込み、１回目のDMA
転送が終了する。

再び、I/Oデバイス48から制御回路53へデータ転送リ
クエスト信号55が送出されると、制御回路53はDMAC46へ
DMAリクエスト信号56を送出せず、リッチ回路49に対し
ラッチしたデータ“B"をラッチデータバス50へ送出する
様制御し、切換回路51に対し、ラッチデータバス50をI/
Oデバイスデータバス52へ接続する様制御し、I/Oデバイ
ス48に対し、ライト信号をONとする。これに対し、I/O
デバイス48は、I/Oデバイスデータバス52へ送出された
データ“B"を取り込む。同様の動作を５回繰り返すこと
によりメモリブロック０番地から９番地のデータ“A,B,
C,…,H,I,J"がI/Oデバイス48は、“A,B,C,…,H,I,J"と
いった順序でDMA転送される。

次に、I/Oデバイス48へセーブしたデータ“A,B,C,…,
H,I,J"をメモリ47の０番地から９番地へDMA転送する場
合を例に上記回路のロード動作を説明する。

まずI/Oデバイス48から生後回路53へデータ転送リク
エスト信号55が送出されると、制御回路53はDMAC46へDM
Aリクエスト信号56を送出せずに、I/Oデバイス48に対し
リード信号をONとし、切換回路51に対しI/Oデバイスデ
ータバス52をラッチデータバス50へ接続する様制御し、
ラッチ回路49に対しラッチデータバス50へ送出されたデ
ータをラッチする様制御する。従って、I/Oデバイス48
から送出されたデータ“A"はラッチ回路49へラッチされ
る。

再びI/Oデバイス48から制御回路53へデータ転送リク
エスト信号55が送出されると、制御回路53はDMAC46へDM
Aリクエスト信号56を送出する。DMAC46は、CPU41に対し
必要な手続を終えた後、アドレスバス44へメモリアドレ
ス０番地を送出し、メモリ47に対しライト信号を、制御
回路53に対してリード信号をONとする。これに対し、制
御回路53は、ラッチ回路49に対しラッチしたデータ“A"
を上位データバス42へ送出する様制御し、切換回路51に
対しI/Oデバイスデータバス52を下位データバス43へ接
続する様制御し、I/Oデバイス48に対しデータ“B"を送
出する様リード信号をONとする。メモリ47は、下位デー
タバス43へ送出されたデータ“B"を０番地へ、上位デー
タバス42へ送出されたデータ“A"を１番地へ取り込み、
１回のDMA転送が終了する。同様の動作を５回繰り返す
ことによりI/Oデバイス48へセーブされていたデータ
“A,B,C,D,…,G,H,I,J"が、メモリブロック０番地から
９番地へ“B,A,D,C,…,H,G,J,I"と云った順序でDMA転送
される。

以上説明した様に、前記文献のDMA制御回路によれば1
0バイトのデータを５回のDMAで転送することが出来、従
来のバイト単位のDMA転送に比べ、CPU41のホールド時間
が半分に減少され、上位データバスと下位データバスを
交互に接続する回路も必要なくなる。

（発明が解決しようとする問題点）しかし、以上述べたDMA制御回路では、第５図で示す
通り、セーブ前のメモリブロックのデータとロード後の
メモリブロックのデータとが、上位、下位入れ換わって
しまうという問題がある。これを解決する為には、セー
ブ時のDMA転送とロード時のDMA転送とで、DMAC46が送出
するメモリアドレスの推移方向を逆にし、かつ、I/Oデ
バイス48へセーブしたデータと逆の順序でロードする様
I/Oデバイス48を制御する必要がある。しかしDMA転送時
のメモリアドレス推移方向を変えることは、制御が複雑
化していまい、又、I/Oデバイス48がフロッピーディス
クやハードデイスクの場合などセーブしたデータと逆の
順序で出力することは不可能である。

この発明は、以上述べた16ビット構造を持つメモリと
８ビットI/Oデバイス間のDMA転送を制御する回路におい
て、従来技術が有していた、・セーブ時のDMA転送とロード時のDMA転送とで、メモリ
アドレス推移方向を反転させなければならない点と、・I/Oデバイスへセーブしたデータの入力順序と逆の順
序でメモリへロードしなければならない点の問題を除去
し、・セーブ又はロードにおけるDMA転送時のメモリアドレ
ス推移方向を同一とし、・I/Oデバイスへセーブしたデータの入力順序と同順序
でメモリへロード可能な、DMA制御回路を提供すること
を目的とする。

（問題を解決するための手段）所定ビット長の中央処理装置と、該中央処理装置のビ
ット長と同じビット長のメモリと、中央処理装置のビッ
ト長の半分のビット長の入出力デバイスを備えた電子機
器におけるDMA制御回路を対象とし、前記従来技術の問
題点を解決するため、ダイレクトメモリアクセス転送時
に中央処理装置に代わってデータ転送を制御するダイレ
クトメモリアクセスコントローラと、中央処理装置、メ
モリ及びダイレクトメモリアクセスコントローラを相互
接続する所定のビット長のデータバスの上位、下位それ
ぞれに接続された所定のビット長の半分のビット長のデ
ータをラッチ又は伝送可能な双方向ラッチ／トランスフ
ァ回路と、ダイレクトメモリアクセス転送時のデータの
転送方向を予め記憶する第１のレジスタと、ダイレクト
メモリアクセス時のメモリアドレス推移方向を予め記憶
する第２のレジスタとを含み、第１のレジスタにより双
方向ラッチ／トランスファ回路の入出力方向を選択し、
第２のレジスタにより前記双方向ラッチ／トランスファ
回路の上位又は下位のいずれかりデータをラッチさせる
かを指示し、第２のレジスタにより双方向ラッチ／トラ
ンスファ回路の上位又は下位のいずれかのデータを出力
させるかを選択するラッチ／トランスファ制御部と、メ
モリから入出力デバイスへのダイレクトメモリアクセス
転送時、入出力デバイスからの第１回目のデータ転送要
求に対し、ダイレクトメモリアクセスコントローラへ、
ダイレクトメモリアクセス要求信号を出力するととも
に、入出力デバイスからの第２回目のデータ転送要求に
対し、ダイレクトメモリアクセスコントローラへ、ダイ
レクトメモリアクセス要求信号を出力せずに、または、
入出力デバイスからメモリへのダイレクトメモリアクセ
ス転送時、入出力デバイスからの第１回目のデータ転送
要求に対し、ダイレクトメモリアクセスコントローラ
へ、ダイレクトメモリアクセス要求信号を出力せずに、
入出力デバイスからの第２回目のデータ転送要求に対
し、ダイレクトメモリアクセスコントローラへ、ダイレ
クトメモリアクセス要求信号を出力する入出力デバイス
制御部とを設けたものである。

（作用）本発明の各技術手段は次のように作用する。

先ず、メモリからI/OデバイスDMA転送するセーブ時に
は、I/Oデバイス制御部はDMACに対し、DMA要求を行い、
DMACはCPUにホールドリクエストを要求し、CPUはホール
ド状態となる。そしてDMACはメモリ読み出しアドレスを
送出するとともに、メモリリード信号及びI/Oライト信
号を送出する。これによりメモリはデータバスの下位に
第１のデータを、上位へ第２のデータを出力する。ラッ
チ／トランスファ制御部はラッチ／トランスファ回路に
第２のデータをラッチさせ、第１のデータをトランスフ
ァさせる。I/Oデバイス制御部からのライト信号によ
り、I/Oデバイスは第１のデータを取り込む。次にDMA要
求があるとI/Oデバイス制御部はDMACにはDMA要求せず
に、ラッチ／トランスファ制御部がラッチ／トランスフ
ァ回路にラッチされている第２のデータを出力させ、I/
OデバイスはI/Oデバイス制御部からのライト信号により
第２のデータを取り込む。同様の動作を何回か繰り返す
ことによりセーブ動作が終了する。

一方、I/OデバイスへセーブされたデータをメモリへD
MA転送するロード時には、I/Oデバイス制御部はDMACに
対してDMA要求はせずに、I/Oデバイスに対しリード信号
を送出し、I/Oデバイスは第１のデータを送出し、ラッ
チ／トランスファ制御部の制御によりラッチ／トランス
ファ回路がそれをラッチする。次にDMA要求があると、I
/Oデバイス制御部はDMACにDMA要求を送り、DMACはCPUに
ホールドリクエストを要求し、CPUはホールド状態にな
る。これによりDMACはメモリ書き込みアドレスを送出す
るとともに、メモリライト信号及びI/Oリード信号を送
出する。I/Oデバイス制御部はリード信号をI/Oデバイス
に出力し、I/Oデバイスは第２のデータを出力する。こ
こでラッチ／トランスファ制御部の指示により、ラッチ
／トランスファ回路はラッチしている第１のデータ、及
び第２のデータをデータバスの下位、上位を介してメモ
リに送出する。メモリは第１のデータ、第２のデータを
所定番地に取り込む。同様な動作を何回か繰り返すこと
によりロード動作が終了する。

また、DMA転送時、アドレス推移方向が減少する場合
には、ラッチ／トランスファ制御部により信号反転等に
よりその順序でDMA転送がなされる。

従って、セーブ及びロードにおけるDMA転送時のメモ
リアドレス推移方向が同一となり、I/Oデバイスへセー
ブしたデータの入力順序と同順序でメモリのロードが可
能となり、前記従来技術の問題点が解決される。

（実施例）以下本発明の実施例を詳細に説明する。

第１図は本発明の一実施例の構成を示すブロック図で
あって、１は電子機器の動作を制御する16ビットCPU、
２は上位データバス、３は下位データバス、４はアドレ
スバス、５はDMA転送時にCPU1に代わりデータ転送を制
御するDMAC、６はプログラムやデータを記憶する16ビッ
ト構造を持ったメモリ、７は８ビットI/Oデバイスであ
る。CPU1はメモリ６に対し、MRD（メモリリード）信号
８及びMWR（メモリライト）信号９を以ってデータの授
受を行ない、DMAC5及びI/Oデバイス７に対しIORD（IOリ
ード）信号10及びIOWR（IOライト）信号11を以ってコマ
ンド及びステータスの授受を行なう。DMAC5は、CPU1に
対してHLDREQ（ホールドリクエスト）信号12をONとし、
これに対しHLDACK（ホールド応答）信号13がONとなる
と、CPU1に代わりバスを制御しDMAを実行する。DMA転送
時、DMAC5は、アドレスバス４にメモリアドレスを送出
し、メモリ６に対しMRD信号８又はMWR信号９をONとし、
I/Oデバイス７に対し、IORD信号10又は10RW信号11をON
とする。14はI/Oデバイス制御部で、CPU1又は、DMAC5に
より送出されるIORD信号10とIOWR信号11及びI/Oデバイ
ス７より送出されるDTREQデータ転送リクエスト（デー
タ転送要求）信号15に従ってI/Oデバイス７に対しDRD
（データリード）信号16又はDWR（データライト）信号1
7をONとし、又、DMAC5に対し、DMAREQ（DMAリクエスト
（DMA要求））信号18をONとする。19は上位データバス
２に接続された上位データラッチ／トランスファ回路、
20は下位データバス３に接続された下位データラッチ／
トランスファ回路であり、両者とも８ビット長のI/Oデ
バイスデータバス21によりI/Oデバイス７と接続され
る。19および20のラッチ／トランスファ回路は双方向性
で、８ビット長のデータをラッチ又は伝達可能でありDI
R信号28がOFFの時のI/Oデバイスデータバス21側が入
力、システムデータバス側が出力となり、ONの時システ
ムデータバス側が入力、I/Oデバイスデータバス21側が
出力となる。又、CLK（クロック）信号27の立ち下がり
エッヂで入力側のデータをラッチする。出力側へ出力す
るデータはHSEL（上位選択）信号25及びLSEL（下位選
択）信号26によって選択可能で、これら信号がOFFの時
入力側データバスのデータをそのまま出力側データバス
へ伝送し、ONの時ラッチされているデータを出力側デー
タバスへ送出する。更に、HEN（上位イネーブル）信号2
9又はLEN（下位イネーブル）信号30がOFFの時出力側は
ハイインピーダンス状態（以下、ｚ状態と略す。）とな
り、ONの時以上説明した通り出力側データバスデータを
送出する。31はラッチ／トランスファ制御部で、DMAC5
より送出されるDMAACK（DMA応答）信号22、IORD信号1
0、IOWR信号11及びDTREQ信号15を受け取り、HSEL信号25
及びLSEL信号26を以って上位データラッチ／トランスフ
ァ回路19及び下位データラッチ／トランスファ回路20が
送出するデータを選択し、CLK信号27の立ち下がりエッ
ヂでデータをラッチさせ、DIR信号28を以って上位、下
位それぞれのラッチ／トランスファ回路19,20の入出力
を選択し、HEN信号29及びLEN信号30を以って出力側をｚ
状態とさせる。このラッチ／トランスファ制御部31はDM
A転送時のデータ転送方向を記憶するデータ転送方向レ
ジスタ23及びアドレス推移方向を記憶するアドレス推移
方向レジスタ24を備えている。データ転送方向レジスタ
23にはI/Oデバイス７からメモリ６へデータ転送される
時“0"が、メモリ６からI/Oデバイス７へデータ転送さ
れる時、“1"がDMA転送前にセットされ、アドレス推移
方向レジスタ24にはDMA転送時アドレスが増加する方向
へ推移する時“0"が減少する方向へ推移する時“1"がDM
A転送前にセットされ、ラッチ／トランスファ制御部31
がDTREQ信号15またはDMAACK信号22を受け取った時に出
力する信号を決定させる。

次に動作について説明する。

最初に、メモリ６の０番地から９番地に記憶されてい
るデータ“A,B,C,…,H,I,J"がI/Oデバイス７へDMA転送
する場合を例に、第２図を参照して、本実施例のセーブ
動作を説明する。第２図は本実施例のセーブ動作を説明
するタイムチャートである。

まずI/Oデバイス７のDTREQ信号15がONになると（第２
図t1）、I/Oデバイス制御部14はDMAREQ信号18をONとす
る（第２図t2）。これに対し、DMAC5はCPU1に対しHLDRE
Q信号12をONとし、HLDFCK信号13が返されるとラッチ／
トランスファ信号部31に対しDMAACK信号22をONとし、同
時にメモリ６に対するアドレス０番地をアドレスバス４
へ送出し、MRD信号８及びIOWR信号11をONとし（第２図t
3）DMA転送が開始される。メモリ６はアドレスバス４に
送出されたアドレス０番地及びMRD信号８に従って、下
位データバス３へデータ“A"を、上位データバス２へデ
ータ“B"を出力する（第２図t5）。ラッチ／トランスフ
ァ制御部31は、LSEL信号26をOFFに、DIR信号28をONに、
HEN信号29をOFFに、LEN信号30をONに保ち、CLK信号27を
出力する。ラッチ／トランスファ制御部31が出力した信
号に従い、上位データラッチ・トランスファ回路19は上
位データバス２に送出されたデータ“B"をラッチし（第
２図t9）、下位データラッチ／トランスファ回路20は下
位データバス３に送出されたデータ“A"をI/Oデバイス
データバス21へ伝達する（第２図t6）。I/Oデバイス制
御部14はDWR信号17を出力し（第２図t4）I/Oデバイス７
はI/Oデバイスデータバス21に送出されたデータ“A"を
取り込み（第２図t10）、DTREQ信号15をOFFとする（第
２図t7）。DTREQ信号15がOFFとなると、DMAREQ信号18、
HLDREQ信号12,HLDACK信号13,DMAACK信号22もOFFとな
り、１回のDMA転送が終了する。

再びI/Oデバイス７のDTRREQ信号15がONとなると（第
２図t11）、I/Oデバイス制御部14はDMAREQ信号18をONと
ぜず、DWR信号17をONとする（第２図t13）。これと同時
にラッチ／トランスファ制御部31はHSEL信号25をONに、
DIR信号28をONにHEN信号29をONにLEN信号30をOFFに保
つ。ラッチ／トランスファ制御部が出力した信号に従
い、上位データラッチ／トランスファ回路19は前回ラッ
チしたデータ“B"をI/Oデバイスデータバス21に出力す
る為（第２図t12）、I/Oデバイス７はデータ“B"を取り
込み、（第２図t15）、DTREQ信号15をOFFとする（第２
図t14）。このように、２バイトのデータ転送するのに
１回のDMA転送で行っている。同様の動作を５回繰り返
すことにより、メモリブロック０番地から９番地のデー
タ“A,B,C,…,H,I,J"がI/Oデバイス７へ“A,B,C,…,H,
I,J"の順でDMA転送される。

又、DMA転送時、アドレス推移方向が減少する場合の
動作は、ラッチ／トランスファ制御部31が、HSEL信号2
5,LSEL信号26,HEN信号29及びLEN信号30を反転して出力
する違いがあるだけで、メモリブロック９番地から０番
地のデータ“J,I,H,…,C,B,A"がI/Oデバイス７へ“J,I,
H,…,C,B,A"の順でDMA転送される。

次にI/Oデバイス７へセーブされたデータ“A,B,C,…,
H,I,J"をメモリ６の０番地から９番地へDMA転送する場
合を例に、第３図を参照して本実施例のロード動作を説
明する。第３図は本実施例のロード動作を説明するタイ
ムチャートである。

まず、I/Oデバイス７がDTREQ信号15をONにすると（第
３図t1）、I/Oデバイス制御部14はDMAREQ信号18をOFFの
まま、DRD信号16をONにする（第３図t2）。これに対しI
/Oデハイス７はデータ“A"をI/Oデバイスデータバス21
へ送出する（第５図t4）。一方、ラッチ／トランスファ
制御部31はDIR信号28をOFFにHEN信号29及びLEN信号30を
OFFに保ち、CLK信号27を出力し（第３図t3）、I/Oデバ
イス７より出力されたデータ“A"を下位データラッチ／
トランスファ回路20にラッチさせる（第３図t5）。

再びI/Oデバイス７からDTREQ信号15がONとなると（第
３図t6）、I/Oデバイス制御部14はDMAREQ信号18をONと
する（第３図t7）。これに対しDMAC5はCPU1に対しHLDRE
Q信号12をONとし、HLDACK信号13が返されるとラッチ／
トランスファ制御部31に対し、DMAACK信号22をONとし、
同時にメモリ６に対するアドレス０番地をアドレスバス
４へ送出し、MWR信号９及びIORED信号10をONとし（第３
図t8）、DMA転送が開始される。I/Oデバイス制御部14は
DRD信号16を出力し（第３図t9）、I/Oデバイス７はデー
タ“B"をI/Oデバイスデータバス21へ出力する（第３図t
10）。ラッチ／トランスファ制御部31は、HSEL信号25を
OFFに、LSEL信号26をONに、DIR信号28をOFFに、HEN信号
29及びLEN信号30をONに保つ。従って、下位データラッ
チ／トランスファ回路20は、前回ラッチしたデータ“A"
を下位データバス３へ送出し、上位データラッチ／トラ
ンスファ回路19はI/Oデバイスデータバス21へ送出され
たデータ“B"を上位データバスへ伝達する（第３図t1
1）。メモリ６はアドレスバス４に送出されたアドレス
０番地及びMWR信号９に従って、０番地にデータ“A"
を、１番地へデータ“B"を取り込む。以上の動作が終了
すると、I/Oデバイス７はDTREQ信号15をOFFとする（第
３図t12）。DTREQ信号15がOFFとなると、DMAREQ信号18,
HLDREQ信号12,HLDACK信号13,DMAACK信号22もOFFとな
り、１回のDMAの転送が終了する。このときも、２バイ
トのデータ転送するのに１回のDMA転送で行っている。
同様の動作を５回繰り返すことにより、I/Oデバイス７
のデータ“A,B,C,…,H,I,J"がメモリブロック０番地か
ら９番地へ“A,B,C,…,H,I,J"とDMA転送される。

又、DMA転送時、アドレス推移方向が減少する場合の
動作はラッチ／トランスファ制御部31が、HSEL信号25及
びLSEL信号26を判定して出力する違いがあるだけで、I/
Oデバイス７のデータ“J,I,H,…,C,B,A"がメモリブロッ
ク９番地から０番地へ“J,I,H,…,C,B,A"とDMA転送され
る。

（発明の効果）以上詳細に説明したように、この発明によれば、ラッ
チ／トランスファ回路、ラッチ／トランスファ制御部及
びI/Oデバイス制御部を設けたので、CPUのホールド時間
を減少させるとともに、セーブ及びロードにおけるDMA
転送時のメモリアドレス推移方向を同一とし、I/Oデバ
イスへセーブしたデータの入力順序と同順序でメモリロ
ードすることが可能となり、また、CPUが処理する所定
ビット長の半分のビット長の入出力デバイスの２回のデ
ータ転送要求を１回のDMA転送で行うことができる。

【図面の簡単な説明】

第１図は本発明の実施例のDMA制御回路の構成を示すブ
ロック図、第２図は第１図の回路のセーブ動作タイムチ
ャート、第３図は第１図の回路のロード動作タイムチャ
ート、第４図は従来のDMA制御回路の構成を示すブロッ
ク図、第５図は第４図の回路におけるデータ転送動作説
明図である。１……中央処理装置（CPU）２……上位８ビットデータバス３……下位８ビットデータバス４……アドレスバス５……ダイレクトメモリアクセスコントローラ（DMAC）６……メモリ７……入出力（I/O）デバイス 14……I/Oデバイス制御部 19……上位データラッチ／トランスファ回路 20……下位データラッチ／トランスファ回路 23……データ転送方向レジスタ 24……アドレス推移方向レジスタ

Claims

(57)【特許請求の範囲】

【請求項１】所定のビット長の中央処理装置と、該中央
処理装置のビット長と同じビット長のメモリと、前記中
央処理装置のビット長の半分のビット長の入出力デバイ
スを備えた電子機器におけるダイレクトメモリアクセス
制御回路において、ダイレクトメモリアクセス転送時に中央処理装置に代わ
ってデータ転送を制御するダイレクトメモリアクセスコ
ントローラと、中央処理装置、メモリ及びダイレクトメモリアクセスコ
ントローラを相互接続する前記所定のビット長のデータ
バスの上位、下位それぞれに接続された前記所定のビッ
ト長の半分のビット長のデータをラッチ又は伝送可能な
双方向ラッチ／トランスファ回路と、ダイレクトメモリアクセス転送時のデータの転送方向を
予め記憶する第１のレジスタと、ダイレクトメモリアク
セス時のメモリアドレス推移方向を予め記憶する第２の
レジスタとを含み、前記第１のレジスタにより前記双方
向ラッチ／トランスファ回路の入出力方向を選択し、前
記第２のレジスタにより前記双方向ラッチ／トランスフ
ァ回路の上位又は下位のいずれかにデータをラッチさせ
るかを指示し、前記第２のレジスタにより前記双方向ラ
ッチ／トランスファ回路の上位又は下位のいずれかのデ
ータを出力させるかを選択するラッチ／トランスファ制
御部と、前記メモリから前記入出力デバイスへのダイレクトメモ
リアクセス転送時、前記入出力デバイスからの第１回目
のデータ転送要求に対し、前記ダイレクトメモリアクセ
スコントローラへ、ダイレクトメモリアクセス要求信号
を出力するとともに、前記入出力デバイスからの第２回
目のデータ転送要求に対し、前記ダイレクトメモリアク
セスコントローラへ、ダイレクトメモリアクセス要求信
号を出力せずに、または、前記入出力デバイスから前記
メモリへのダイレクトメモリアクセス転送時、前記入出
力デバイスからの第１回目のデータ転送要求に対し、前
記ダイレクトメモリアクセスコントローラへ、ダイレク
トメモリアクセス要求信号を出力せずに、前記入出力デ
バイスからの第２回目のデータ転送要求に対し、前記ダ
イレクトメモリアクセスコントローラへ、ダイレクトメ
モリアクセス要求信号を出力する入出力デバイス制御部
と、を設けたことを特徴とするダイレクトメモリアクセス制
御回路。