JP3266610B2 - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
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Description
本発明は、一対のメモリの間でデータをDMA転送するD
MA転送方式に関するものである。
MA転送方式に関するものである。
従来よりこの種のDMA転送方式として、第７図に示す
ような構成のものが知られている。DMAコントローラ１
は、一対のメモリ2a,2bの間でのデータの転送を制御す
るものであって、DMA転送を行う際には、まず、CPU3が
バスホールド状態となり、以後、DMA転送が終了するま
での間、CPU3は、アドレスバスＡおよびデータバスＤに
関与しなくなる。次に、DMAコントローラ１がバスマス
タになってメモリ2a,2bへのアクセスを開始する。 バスマスタになったDMAコントローラ１は、転送元に
なるメモリ2aに対し、あらかじめ設定された転送元アド
レスを読出信号▲▼とともに出力してデータを読み
出し、読み出したデータをDMAコントローラ１内に一旦
ラッチする。次に、そのデータを、転送先になるメモリ
2bに対し、あらかじめ設定された転送先アドレスおよび
書込信号▲▼とともに出力し、メモリ2bにデータを
書き込むのである。DMAコントローラ１よりアドレスバ
スＡに出力されているアドレスデータはデコータ４に入
力され、デコータ４からはアドレスデータに対応したチ
ップセレクト信号▲▼，▲▼が出力され
て、各メモリ2a,2bに入力される。 すなわち、DMAコントローラ１において、第８図
（ａ）に示すように、転送元アドレスを指定すると第８
図（ｃ）のようにメモリ2aを動作許可状態にするチップ
セレクト信号▲▼が出力される。この間に、第８
図（ｅ）のように読出信号▲▼が出力されて第８図
（ｂ）のようにメモリ2aからデータが読み出される。そ
の後、第８図（ａ）のように転送先アドレスを指定する
と第８図（ｄ）のようにメモリ2bを動作許可状態にする
チップセレクト信号▲▼が出力される。この間
に、第８図（ｂ）のようにデータを送出した状態で、第
８図（ｆ）のように書込信号▲▼を出力すると、メ
モリ2bにデータが書き込まれるのである。以上のように
して、メモリ2aからメモリ2bへのデータの転送がなされ
る。
ような構成のものが知られている。DMAコントローラ１
は、一対のメモリ2a,2bの間でのデータの転送を制御す
るものであって、DMA転送を行う際には、まず、CPU3が
バスホールド状態となり、以後、DMA転送が終了するま
での間、CPU3は、アドレスバスＡおよびデータバスＤに
関与しなくなる。次に、DMAコントローラ１がバスマス
タになってメモリ2a,2bへのアクセスを開始する。 バスマスタになったDMAコントローラ１は、転送元に
なるメモリ2aに対し、あらかじめ設定された転送元アド
レスを読出信号▲▼とともに出力してデータを読み
出し、読み出したデータをDMAコントローラ１内に一旦
ラッチする。次に、そのデータを、転送先になるメモリ
2bに対し、あらかじめ設定された転送先アドレスおよび
書込信号▲▼とともに出力し、メモリ2bにデータを
書き込むのである。DMAコントローラ１よりアドレスバ
スＡに出力されているアドレスデータはデコータ４に入
力され、デコータ４からはアドレスデータに対応したチ
ップセレクト信号▲▼，▲▼が出力され
て、各メモリ2a,2bに入力される。 すなわち、DMAコントローラ１において、第８図
（ａ）に示すように、転送元アドレスを指定すると第８
図（ｃ）のようにメモリ2aを動作許可状態にするチップ
セレクト信号▲▼が出力される。この間に、第８
図（ｅ）のように読出信号▲▼が出力されて第８図
（ｂ）のようにメモリ2aからデータが読み出される。そ
の後、第８図（ａ）のように転送先アドレスを指定する
と第８図（ｄ）のようにメモリ2bを動作許可状態にする
チップセレクト信号▲▼が出力される。この間
に、第８図（ｂ）のようにデータを送出した状態で、第
８図（ｆ）のように書込信号▲▼を出力すると、メ
モリ2bにデータが書き込まれるのである。以上のように
して、メモリ2aからメモリ2bへのデータの転送がなされ
る。
上記構成によれば、メモリ2a,2bの間でのデータの転
送には、転送元アドレスを指定するバスサイクルと、転
送先アドレスを指定するバスサイクルとの２バスサイク
ルが必要になる。 したがって、データをさらに高速に転送するには１バ
スサイクルでデータを転送できるようにすることが要求
される。 本発明は上記要求を満たすことを目的とするものであ
り、１バスサイクルでメモリ間でのデータ転送を可能と
し、従来に比較してデータの転送時間がほぼ半分に短縮
されたDMA転送方式を提供しようとするものである。
送には、転送元アドレスを指定するバスサイクルと、転
送先アドレスを指定するバスサイクルとの２バスサイク
ルが必要になる。 したがって、データをさらに高速に転送するには１バ
スサイクルでデータを転送できるようにすることが要求
される。 本発明は上記要求を満たすことを目的とするものであ
り、１バスサイクルでメモリ間でのデータ転送を可能と
し、従来に比較してデータの転送時間がほぼ半分に短縮
されたDMA転送方式を提供しようとするものである。
本発明では、上記目的を達成するために、互いに独立
した各一対のアドレスバスおよびデータバスと、各アド
レスバスおよび各データバスに対応した一対のメモリと
を設け、一方のメモリを読出状態にしたときに同時に他
方のメモリを書込状態にするとともに、読出状態が選択
されているメモリから書込状態が選択されているメモリ
へのデータの転送を許可するように両データバス間を接
続するDMAコントローラを設け、上記DMAコントローラ
が、各アドレスバスに接続され各メモリのアドレスを指
定する一対のアドレスカウンタと、両データバス間に挿
入されてデータの転送方向を制御する転送方向切換回路
と、データの転送量を監視する転送ワード数カウンタ
と、DMAコントローラの内部の基準クロック信号を発生
するクロックコントローラとを備えている。
した各一対のアドレスバスおよびデータバスと、各アド
レスバスおよび各データバスに対応した一対のメモリと
を設け、一方のメモリを読出状態にしたときに同時に他
方のメモリを書込状態にするとともに、読出状態が選択
されているメモリから書込状態が選択されているメモリ
へのデータの転送を許可するように両データバス間を接
続するDMAコントローラを設け、上記DMAコントローラ
が、各アドレスバスに接続され各メモリのアドレスを指
定する一対のアドレスカウンタと、両データバス間に挿
入されてデータの転送方向を制御する転送方向切換回路
と、データの転送量を監視する転送ワード数カウンタ
と、DMAコントローラの内部の基準クロック信号を発生
するクロックコントローラとを備えている。
上記構成によれば、一方のメモリガ読出状態のときに
他方のメモリが書込状態になるのであって、データの読
出と書込とが同時に進行するので、１バスサイクルでデ
ータのDMA転送が可能になり、従来の２バスサイクルを
要していたDMA転送方式に比較して同じデータをほぼ半
分の時間で転送できるようになるのである。また、各ア
ドレスバスに接続された２個のアドレスカウンタを備え
ているから、一方のメモリに読出信号を出力していると
きに同時に他方のメモリに書込信号を出力して、データ
の転送時間を短くすることができる。しかも、各メモリ
ごとに独立したアドレスカウンタを備えているからハー
ドウェアによる時間遅れが少ない。さらに、ワード数カ
ウンタを設けてデータの転送量（ワード数）を管理して
いるから、アドレスの１回の設定で複数データを転送す
ることができる。
他方のメモリが書込状態になるのであって、データの読
出と書込とが同時に進行するので、１バスサイクルでデ
ータのDMA転送が可能になり、従来の２バスサイクルを
要していたDMA転送方式に比較して同じデータをほぼ半
分の時間で転送できるようになるのである。また、各ア
ドレスバスに接続された２個のアドレスカウンタを備え
ているから、一方のメモリに読出信号を出力していると
きに同時に他方のメモリに書込信号を出力して、データ
の転送時間を短くすることができる。しかも、各メモリ
ごとに独立したアドレスカウンタを備えているからハー
ドウェアによる時間遅れが少ない。さらに、ワード数カ
ウンタを設けてデータの転送量（ワード数）を管理して
いるから、アドレスの１回の設定で複数データを転送す
ることができる。
【実施例１】 第１図に示すように、アドレスバスAa,Abおよびデー
タバスDa,Dbは、DMAコントローラ１を介して分離され、
各アドレスバスAa,Abおよび各データバスDa,Dbに対応し
てそれぞれメモリ2a,2bが接続される。また、アドレス
バスAa,Abを伝送されるアドレスデータに基づいて各メ
モリ2a,2bにチップセレクト信号▲▼，▲
▼を出力するデコーダ4a,4bも２個設けられている。第
１図ではCPU3には、アドレスバスAaおよびデータバスDa
が接続されているが、アドレスバスAbおよびデータバス
Dbを接続するようにしてもよい。また、本実施例では、
両メモリ2a,2bの間で双方向にデータが転送できるよう
に、読出信号▲▼，▲▼および書込信号▲
▼，▲▼は、各メモリ2a,2bにそれぞれ入
力される。 DMAコントローラ１は、第２図に示すように、各メモ
リ2a,2bのアドレスを指定する一対のアドレスカウンタ
レジスタ11a,11bを備え、各アドレスカウンタレジスタ1
1a,11bの出力はそれぞれ各アドレスバスAa,Abに接続さ
れる。両データバスDa,Dbの間には、データバスDa,Dbの
各ビットごとに一対の３ステートバッファTBa,TBbを備
えた転送方向切換回路12が設けられ、各３ステートバッ
ファTBa,TBbを選択的に動作させることにより、データ
の転送方向が決定されるようになっている。すなわち、
一方の３ステートバッファTBaは制御信号により動作状
態が制御され、他方の３ステートバッファTBbはノット
回路NOT1により制御信号を反転した信号により動作状態
が制御されるのであって、互いに相反する信号で動作状
態が制御されることにより、一方が選択的に動作可能と
なるのである。ここに、各３ステートバッファTBa,TBb
は制御端子が“L"のときに動作可能になる。 制御信号は、DMAコントローラ１の内部でクロックコ
ントローラ13により生成される動作許可信号▲▼
と、転送方向設定信号DIRとの論理和をとるオア回路OR
の出力として得られる。クロックコントローラ13は、DM
Aコントローラ１の内部の基準クロック信号CLKを発生
し、CPU3からの転送開始信号DMASTを受けると、基準ク
ロ準クロック信号CLKに基づいて、動作許可信号▲
▼と、転送方向設定信号DIRとを出力するのである。動
作許可信号▲▼は、DMA転送中には“L"になり、転
送方向設定信号DIRは、データの転送方向フリップフロ
ップ16に応じて、“H"または“L"になる。転送方向設定
信号DIRが“L"であるときには、３ステートバッファTBa
が動作可能になるから、転送方向切換回路12は、データ
バスDaからデータバスDbへの伝送を可能とする。 クロックコントローラ13からは、読み書き制御信号が
出力され、４個の反転出力型の３ステートバッファTRa,
TRb,TWa,TWbおよびノット回路NOT2よりなる読み書き切
換回路14を通して読出信号▲▼，▲▼およ
び書込信号▲▼，▲▼が出力される。ノッ
ト回路NOT2には転送方向切換信号DIRが入力されてお
り、一方のメモリ2a,2bに対して読出信号▲▼，
▲▼が出力されているときには、他方のメモリ2
a,2bには書込信号▲▼，▲▼が出力される
ようになっている。転送方向設定信号DIRが“L"である
ときには、３ステートバッファTRa,TWbが動作可能にな
るから、メモリ2aに読出信号▲▼が入力され、メ
モリ2bに書込信号▲▼が入力されることになる。
ここにおいて、読出信号▲▼および書込信号▲
▼は同時に出力される。転送方向設定信号DIRが反
転したときには、読出信号▲▼および書込信号▲
▼が同時に出力される。 以上の構成によれば、一方のメモリ2a,2bが読出状態
であるときに同時に他方のメモリ2b,2aは書込状態にな
っているから、アドレスカウンタレジスタ11a,11bにあ
らかじめ設定されている転送元と転送先との先頭アドレ
スのアドレスデータに従って、両メモリ2a,2bの間でデ
ータの読出と書込とを同時に行うことができるのであ
る。アドレスデータは、基準クロック信号CLKに従って
順次更新される。 データバスDa,Dbを転送されるデータは、転送ワード
数カウンタ15によって監視されており、所定のデータ量
が転送されると転送ワード数カウンタ15からは転送終了
信号BORROWが出力されて、クロックコントローラ13に対
して所定量のデータの転送が終了したことを知らせるの
である。 アドレスカウンタレジスタ11a,11bに格納される転送
元と転送先との先頭アドレスのアドレスデータ、およ
び、転送ワード数カウンタ15の転送ワード数は、DMA転
送を開始する前にデータバスDa,Dbを介して設定され
る。 上記動作をまとめると、第３図のようになり、各部の
信号は第４図のようになる。すなわち、DMA転送に先立
って、転送ワード数カウンタ15に転送ワード数が設定さ
れ、アドレスカウンタレジスタ11a,11bにそれぞれ転送
元アドレスと転送先アドレスとの先頭アドレスのアドレ
スデータが設定される。次に、第４図（ｉ）のようにDM
A転送開始信号DMASTが入力されると、動作許可信号▲
▼が“H"から“L"になり（第４図（ｅ））、同時に転
送方向設定信号DIRの“L"、“H"がCPU3からあらかじめ
設定される転送方向フリップフロップ16の内容に基づい
て決定される（第４図（ｊ））。さらに、読出信号▲
▼（第４図（ｆ））、書込信号▲▼（第４図
（ｇ））が基準クロック信号CLK（第４図（ａ））に同
期して出力され、同時に各メモリ2a,2bへのアドレスデ
ータ（第４図（ｂ）（ｃ）が順次更新される。こうし
て、メモリ2aからメモリ2bへのデータの転送がなされ
（第４図（ｈ））、転送されたデータ量が、転送ワード
数カウンタ15に設定された転送ワード数に達すると転送
終了信号BORROWが出力されて（第４図（ｄ））DMA転送
が終了するのである。 上述のような動作によれば、一方のメモリ2a,2bから
のデータの読出と、他方のメモリ2b,2aへのデータの書
込とが同時に行われるから、１バスサイクルでデータを
転送することができるのである。すなわち、同じ時間内
では従来に比較しほぼ２倍のデータが転送できるのであ
る。
タバスDa,Dbは、DMAコントローラ１を介して分離され、
各アドレスバスAa,Abおよび各データバスDa,Dbに対応し
てそれぞれメモリ2a,2bが接続される。また、アドレス
バスAa,Abを伝送されるアドレスデータに基づいて各メ
モリ2a,2bにチップセレクト信号▲▼，▲
▼を出力するデコーダ4a,4bも２個設けられている。第
１図ではCPU3には、アドレスバスAaおよびデータバスDa
が接続されているが、アドレスバスAbおよびデータバス
Dbを接続するようにしてもよい。また、本実施例では、
両メモリ2a,2bの間で双方向にデータが転送できるよう
に、読出信号▲▼，▲▼および書込信号▲
▼，▲▼は、各メモリ2a,2bにそれぞれ入
力される。 DMAコントローラ１は、第２図に示すように、各メモ
リ2a,2bのアドレスを指定する一対のアドレスカウンタ
レジスタ11a,11bを備え、各アドレスカウンタレジスタ1
1a,11bの出力はそれぞれ各アドレスバスAa,Abに接続さ
れる。両データバスDa,Dbの間には、データバスDa,Dbの
各ビットごとに一対の３ステートバッファTBa,TBbを備
えた転送方向切換回路12が設けられ、各３ステートバッ
ファTBa,TBbを選択的に動作させることにより、データ
の転送方向が決定されるようになっている。すなわち、
一方の３ステートバッファTBaは制御信号により動作状
態が制御され、他方の３ステートバッファTBbはノット
回路NOT1により制御信号を反転した信号により動作状態
が制御されるのであって、互いに相反する信号で動作状
態が制御されることにより、一方が選択的に動作可能と
なるのである。ここに、各３ステートバッファTBa,TBb
は制御端子が“L"のときに動作可能になる。 制御信号は、DMAコントローラ１の内部でクロックコ
ントローラ13により生成される動作許可信号▲▼
と、転送方向設定信号DIRとの論理和をとるオア回路OR
の出力として得られる。クロックコントローラ13は、DM
Aコントローラ１の内部の基準クロック信号CLKを発生
し、CPU3からの転送開始信号DMASTを受けると、基準ク
ロ準クロック信号CLKに基づいて、動作許可信号▲
▼と、転送方向設定信号DIRとを出力するのである。動
作許可信号▲▼は、DMA転送中には“L"になり、転
送方向設定信号DIRは、データの転送方向フリップフロ
ップ16に応じて、“H"または“L"になる。転送方向設定
信号DIRが“L"であるときには、３ステートバッファTBa
が動作可能になるから、転送方向切換回路12は、データ
バスDaからデータバスDbへの伝送を可能とする。 クロックコントローラ13からは、読み書き制御信号が
出力され、４個の反転出力型の３ステートバッファTRa,
TRb,TWa,TWbおよびノット回路NOT2よりなる読み書き切
換回路14を通して読出信号▲▼，▲▼およ
び書込信号▲▼，▲▼が出力される。ノッ
ト回路NOT2には転送方向切換信号DIRが入力されてお
り、一方のメモリ2a,2bに対して読出信号▲▼，
▲▼が出力されているときには、他方のメモリ2
a,2bには書込信号▲▼，▲▼が出力される
ようになっている。転送方向設定信号DIRが“L"である
ときには、３ステートバッファTRa,TWbが動作可能にな
るから、メモリ2aに読出信号▲▼が入力され、メ
モリ2bに書込信号▲▼が入力されることになる。
ここにおいて、読出信号▲▼および書込信号▲
▼は同時に出力される。転送方向設定信号DIRが反
転したときには、読出信号▲▼および書込信号▲
▼が同時に出力される。 以上の構成によれば、一方のメモリ2a,2bが読出状態
であるときに同時に他方のメモリ2b,2aは書込状態にな
っているから、アドレスカウンタレジスタ11a,11bにあ
らかじめ設定されている転送元と転送先との先頭アドレ
スのアドレスデータに従って、両メモリ2a,2bの間でデ
ータの読出と書込とを同時に行うことができるのであ
る。アドレスデータは、基準クロック信号CLKに従って
順次更新される。 データバスDa,Dbを転送されるデータは、転送ワード
数カウンタ15によって監視されており、所定のデータ量
が転送されると転送ワード数カウンタ15からは転送終了
信号BORROWが出力されて、クロックコントローラ13に対
して所定量のデータの転送が終了したことを知らせるの
である。 アドレスカウンタレジスタ11a,11bに格納される転送
元と転送先との先頭アドレスのアドレスデータ、およ
び、転送ワード数カウンタ15の転送ワード数は、DMA転
送を開始する前にデータバスDa,Dbを介して設定され
る。 上記動作をまとめると、第３図のようになり、各部の
信号は第４図のようになる。すなわち、DMA転送に先立
って、転送ワード数カウンタ15に転送ワード数が設定さ
れ、アドレスカウンタレジスタ11a,11bにそれぞれ転送
元アドレスと転送先アドレスとの先頭アドレスのアドレ
スデータが設定される。次に、第４図（ｉ）のようにDM
A転送開始信号DMASTが入力されると、動作許可信号▲
▼が“H"から“L"になり（第４図（ｅ））、同時に転
送方向設定信号DIRの“L"、“H"がCPU3からあらかじめ
設定される転送方向フリップフロップ16の内容に基づい
て決定される（第４図（ｊ））。さらに、読出信号▲
▼（第４図（ｆ））、書込信号▲▼（第４図
（ｇ））が基準クロック信号CLK（第４図（ａ））に同
期して出力され、同時に各メモリ2a,2bへのアドレスデ
ータ（第４図（ｂ）（ｃ）が順次更新される。こうし
て、メモリ2aからメモリ2bへのデータの転送がなされ
（第４図（ｈ））、転送されたデータ量が、転送ワード
数カウンタ15に設定された転送ワード数に達すると転送
終了信号BORROWが出力されて（第４図（ｄ））DMA転送
が終了するのである。 上述のような動作によれば、一方のメモリ2a,2bから
のデータの読出と、他方のメモリ2b,2aへのデータの書
込とが同時に行われるから、１バスサイクルでデータを
転送することができるのである。すなわち、同じ時間内
では従来に比較しほぼ２倍のデータが転送できるのであ
る。
【実施例２】 上記実施例では、CPU3を１個だけ設けているが、第５
図に示すように、各アドレスバスAa,Abおよび各データ
バスDa,Dbに対応した２個（または、それ以上）のCPU3
a,3bを設けるようにすれば、各メモリ2a,2bは通常は各C
PU3a,3bに占有させることができ、必要に応じてDMA転送
を行うことによって、データを共有することができるの
である。また、CPU3a,3bは一方のみがメインCPUとして
動作してDMA転送を要求できるようにしておけば、DMA要
求に対する競合が生じることはない。 このような構成において、電源遮断時に演算結果を一
方のメモリ2a,2bに退避させるようにしている場合、第
６図（ａ）のように電源断検知信号が立ち下がったとき
に、第６図（ｂ）のようにDMA転送開始信号を出力してD
MA転送を開始させると、電源断検知信号が立ち下がって
から、第６図（ｃ）のように電源がオフになるまでの一
定時間内に従来のほぼ２倍のデータを伝送することがで
きるのである。その結果、電源復旧時に電源遮断前の状
態に復帰させるなど、システムの機能の向上につながる
という利点がある。
図に示すように、各アドレスバスAa,Abおよび各データ
バスDa,Dbに対応した２個（または、それ以上）のCPU3
a,3bを設けるようにすれば、各メモリ2a,2bは通常は各C
PU3a,3bに占有させることができ、必要に応じてDMA転送
を行うことによって、データを共有することができるの
である。また、CPU3a,3bは一方のみがメインCPUとして
動作してDMA転送を要求できるようにしておけば、DMA要
求に対する競合が生じることはない。 このような構成において、電源遮断時に演算結果を一
方のメモリ2a,2bに退避させるようにしている場合、第
６図（ａ）のように電源断検知信号が立ち下がったとき
に、第６図（ｂ）のようにDMA転送開始信号を出力してD
MA転送を開始させると、電源断検知信号が立ち下がって
から、第６図（ｃ）のように電源がオフになるまでの一
定時間内に従来のほぼ２倍のデータを伝送することがで
きるのである。その結果、電源復旧時に電源遮断前の状
態に復帰させるなど、システムの機能の向上につながる
という利点がある。
本発明は上述のように、互いに独立した各一対のアド
レスバスおよびデータバスと、各アドレスバスおよび各
データバスに対応した一対のメモリとを設け、一方のメ
モリを読出状態にしたときに同時に他方のメモリを書込
状態にするとともに、読出状態が選択されているメモリ
から書込状態が選択されているメモリへのデータの転送
を許可するように両データバス間を接続するDMAコント
ローラを設け、上記DMAコントローラが、各アドレスバ
スに接続され各メモリのアドレスを指定する一対のアド
レスカウンタと、両データバス間に挿入されてデータの
転送方向を制御する転送方向切換回路と、データの転送
量を監視する転送ワード数カウンタと、DMAコントロー
ラの内部の基準クロック信号を発生するクロックコント
ローラとを備えているものであり、一方のメモリが読出
状態のときに他方のメモリが書込状態になるのであっ
て、データの読出と書込とが同時に進行するので、１バ
スサイクルでデータのDMA転送が可能になり、従来の２
バスサイクルを要しているDMA転送方式に比較して同じ
データをほぼ半分の時間で転送できるようになるという
利点がある。また、各アドレスバスに接続された２個の
アドレスカウンタを備えているから、一方のメモリに読
出信号を出力しているときに同時に他方のメモリに書込
信号を出力して、データの転送時間を短くすることがで
きる。しかも、各メモリごとに独立したアドレスカウン
タを備えているからハードウェアによる時間遅れが少な
い。さらに、ワード数カウンタを設けてデータの転送量
（ワード数）を管理しているから、アドレスの１回の設
定で複数データを転送することができる。
レスバスおよびデータバスと、各アドレスバスおよび各
データバスに対応した一対のメモリとを設け、一方のメ
モリを読出状態にしたときに同時に他方のメモリを書込
状態にするとともに、読出状態が選択されているメモリ
から書込状態が選択されているメモリへのデータの転送
を許可するように両データバス間を接続するDMAコント
ローラを設け、上記DMAコントローラが、各アドレスバ
スに接続され各メモリのアドレスを指定する一対のアド
レスカウンタと、両データバス間に挿入されてデータの
転送方向を制御する転送方向切換回路と、データの転送
量を監視する転送ワード数カウンタと、DMAコントロー
ラの内部の基準クロック信号を発生するクロックコント
ローラとを備えているものであり、一方のメモリが読出
状態のときに他方のメモリが書込状態になるのであっ
て、データの読出と書込とが同時に進行するので、１バ
スサイクルでデータのDMA転送が可能になり、従来の２
バスサイクルを要しているDMA転送方式に比較して同じ
データをほぼ半分の時間で転送できるようになるという
利点がある。また、各アドレスバスに接続された２個の
アドレスカウンタを備えているから、一方のメモリに読
出信号を出力しているときに同時に他方のメモリに書込
信号を出力して、データの転送時間を短くすることがで
きる。しかも、各メモリごとに独立したアドレスカウン
タを備えているからハードウェアによる時間遅れが少な
い。さらに、ワード数カウンタを設けてデータの転送量
（ワード数）を管理しているから、アドレスの１回の設
定で複数データを転送することができる。
第１図は本発明の全体構成を示すブロック図、第２図は
同上に用いるDMAコントローラのブロック図、第３図お
よび第４図は同上の動作説明図、第５図は本発明の他の
実施例を示すブロック図、第６図は同上の動作説明図、
第７図は従来例を示すブロック図、第８図は同上の動作
説明図である。 １……DMAコントローラ、2a,2b……メモリ、３……CP
U、4a,4b……デコーダ、Aa,Ab……アドレスバス、Da,Db
……データバス。
同上に用いるDMAコントローラのブロック図、第３図お
よび第４図は同上の動作説明図、第５図は本発明の他の
実施例を示すブロック図、第６図は同上の動作説明図、
第７図は従来例を示すブロック図、第８図は同上の動作
説明図である。 １……DMAコントローラ、2a,2b……メモリ、３……CP
U、4a,4b……デコーダ、Aa,Ab……アドレスバス、Da,Db
……データバス。
Claims (1)
- 【請求項１】互いに独立した各一対のアドレスバスおよ
びデータバスと、各アドレスバスおよび各データバスに
対応した一対のメモリとを設け、一方のメモリを読出状
態にしたときに同時に他方のメモリを書込状態にすると
ともに、読出状態が選択されているメモリから書込状態
が選択されているメモリへのデータの転送を許可するよ
うに両データバス間を接続するDMAコントローラを設
け、上記DMAコントローラが、各アドレスバスに接続さ
れ各メモリのアドレスを指定する一対のアドレスカウン
タと、両データバス間に挿入されてデータの転送方向を
制御する転送方向切換回路と、データの転送量を監視す
る転送ワード数カウンタと、DMAコントローラの内部の
基準クロック信号を発生するクロックコントローラとを
備えることを特徴とするDMA転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22731190A JP3266610B2 (ja) | 1990-08-28 | 1990-08-28 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22731190A JP3266610B2 (ja) | 1990-08-28 | 1990-08-28 | Ｄｍａ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107666A JPH04107666A (ja) | 1992-04-09 |
| JP3266610B2 true JP3266610B2 (ja) | 2002-03-18 |
Family
ID=16858815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22731190A Expired - Fee Related JP3266610B2 (ja) | 1990-08-28 | 1990-08-28 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3266610B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3863489B2 (ja) * | 2000-07-26 | 2006-12-27 | 富士通株式会社 | 移動通信装置 |
-
1990
- 1990-08-28 JP JP22731190A patent/JP3266610B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04107666A (ja) | 1992-04-09 |
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