JPH02211571A - 情報処理装置 - Google Patents

情報処理装置

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JPH02211571A
JPH02211571A JP3209989A JP3209989A JPH02211571A JP H02211571 A JPH02211571 A JP H02211571A JP 3209989 A JP3209989 A JP 3209989A JP 3209989 A JP3209989 A JP 3209989A JP H02211571 A JPH02211571 A JP H02211571A
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JP
Japan
Prior art keywords
central processing
data
dual port
processing circuit
port memory
Prior art date
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Pending
Application number
JP3209989A
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English (en)
Inventor
Hiroaki Kimura
浩明 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02211571A publication Critical patent/JPH02211571A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野〕 本発明は複数の中央処理回路を備えた情報処理装置に関
し、特に中央処理回路の間でのデータの転送方式に関す
る。
〔従来の技術〕
複数の中央処理回路を備えた情報処理装置では各中央処
理回路の間でのデータ転送を行う必要性を生ずることが
ある。従来の情報処理装置では、各中央処理回路の間で
のデータ転送方法として、中央処理回路間で同期をとり
ながらデータの転送を行う方法、即ちハンドシェークに
よる方法や、複数の中央処理回路に共通に接続されたメ
モリ(共有メモリ)を利用する方法、等が用いられてい
た。
〔発明が解決しようとする課題〕
しかし、ハンドシェークによるデータ転送方法では、デ
ータ転送を行う中央処理回路の間で同期をとる必要があ
るため、それぞれ独立の周期及びタイミングで動作して
いる中央処理回路間のデータ転送を行うには、データ転
送に要する時間が問題となる。即ち、データ転送を行う
ことにより、中央処理回路の処理に影響を与える問題が
あり、多数のデータを転送するには適さなかった。
また、複数の中央処理回路に共通に接続されたメモリ(
共有メモリ)を用いる場合には、各中央処理回路が独立
にこのメモリにアクセスできるので、各中央処理回路の
処理に対する影響は少ない。
しかし、複数の中央処理回路に対してデータ転送用のメ
モリは一つであり、任意の瞬間にアクセスできる中央処
理回路は一つだけである。したがって、ある一つの中央
処理回路がそのメモリをアクセスしている間は、他の中
央処理回路はアクセスできない。即ち、複数の中央処理
回路が同時にデータ転送を行うことができず、任意の中
央処理回路がそのメモリに接続されているときには、そ
の中央処理回路がそのメモリを切り離すまで、他の中央
処理回路は待たされるという問題がある。
本発明はこれらの問題を解消し、中央処理回路間でのデ
ータ転送を可能にした情報処理装置を提供することを目
的とする。
〔課題を解決するための手段] 本発明の情報処理回路は、複数の中央処理回路と、これ
らの複数の中央処理回路の間で相互にデータの授受を行
うデータ転送手段とを備えた情報処理装置において、前
記複数の中央処理回路の各々には、デュアルポートメモ
リ (Dual Port Mem。
ry)と、3ステートの出力特性を有するFIFO(F
irst In First 0ut)バッファを設置
し、そのデュアルポートメモリの一方のバスライン(B
usLine)を対応する中央処理回路のバスラインに
接続し、また前記FIFOバッファのデータ入力側を対
応する中央処理回路のバスラインに接続し、前記データ
転送手段は、前記各中央処理回路に接続した前記デュア
ルポートメモリの他方のバスラインを全てのデュアルポ
ートメモリで共通に接続し、その共通バスラインに前記
FIFOバッファのデータ出力側を全てのF■FOバッ
ファテ共通に接続し、前記複数の中央処理回路の各々が
、各々に接続したデュアルポートメモリに対して出力し
たデータ情報は、各々の中央処理回路に接続した前記F
IFOバッファに一時的に保持され、その後データ転送
制御手段からの制御によって、各FIFOバッファのデ
ータ出力側から順番に読み出され、前記共通バスライン
に接続された全てのデュアルポートメモリへ同時に書き
込まれる手段を備えたことを特徴とする。
〔作用〕
上述した構成では、複数の中央処理回路は対応するデュ
アルポートメモリに夫々同一のデータを有することにな
る、各中央処理回路として特別なデータ転送が可能とな
る。
〔実施例〕
次に、本発明を図面を参照して説明する。
第1図は、本発明による情報処理装置の一実施例の要部
ブロック構成図である。
第1図に示す実施例は3個の中央処理回路1〜3、各中
央処理回路の各々に接続されるデュアルポートメモリ1
0,20.30と、FIFOバッファ100.200.
300、及び、各FIFOバッファから全デュアルポー
トメモリへのデータ転送を制御するデータ転送制御回路
1000から構成される。
各中央処理回路1〜3と各デュアルポートメモリ10,
20.30の一方のバスラインは、内部アドレスバス1
2,22,32、内部データバス11.21.31とに
よって接続され、デュアルポートメモリ読み出し制御信
号13,23.33を用いて読み出し制御される。また
、各中央処理回路1〜3と各FIFOバッファ 100
.200.300のデータ入力側は、内部アドレスバス
12,22゜32、内部データバス11,21.31と
によって接続され、デュアルポートメモリ書き込み制御
信号14,24.34を用いて書き込み制御される。
一方、データ転送制御回路1000と各FIFOバッフ
ァ100.200.300の間は、外部データ読み出し
制御信号1103.1203.1303.及びFIFO
バッファ・エンプティ状態信号102.202.302
によって接続される。また、データ転送制御回路100
0と各デュアルポートメモリ10,20.30の間は、
外部データ書き込み信号1004によって接続される。
更に、各デュアルポートメモリ10,20.30の他方
のバスラインと各FIFOバッファのデータ出力側とは
、外部アドレスバス1002と外部データバス1001
によって共通に接続され、外部データ読み出し制御信号
1103.1203.1303、外部データ書き込み制
御信号1004を用いて読み出し/書き込み制御される
第2図は、データ転送制御回路1000の制御によるF
IFOバッファ100.200.300とデュアルポー
トメモリ10,20.30の間のデータ転送動作のタイ
ミング回倒を示す。
次に、本実施例の情報処理装置内における各中央処理回
路間のデータ転送の動作について説明する。
先ず、各中央処理回路1〜3と各デュアルポートメモリ
10,20,30、及び各FIFOバッファ100.2
00.300との間のデータ転送動作について説明する
。各中央処理回路1〜3が自身の対応するデュアルポー
トメモリ10,20.30へデータを書き込む場合、中
央処理回路は通常の中央処理回路−メモリ間の書き込み
動作を実行する。
ただし、中央処理回路1〜3から出力されるデュアルポ
ートメモリ書き込み制御信号14,24゜34は、デュ
アルポートメモリ10,20.30へは入力されず、F
IFOバッファ100.200゜300へ各々入力され
る。すなわち、中央処理回路1〜3からデュアルポート
メモリ10.20.30へ書き込まれるべきデータは、
FIFOバッファ100、200.300へ書き込まれ
、−時的に保持される。
一方、各中央処理回路1〜3が、自身の対応するデュア
ルポートメモリ10,20.30からデータを読み込む
場合、各中央処理回路1〜3は通常の中央処理回路−メ
モリ間の読み出し動作を実行する。
次に、各FIFOバッファ100.200.300から
デュアルポートメモリ10,20.30へのデータ転送
動作について説明する。どの中央処理回路も同様の動作
を実行するので、ここでは中央処理回路1とデュアルポ
ートメモリ10とFIFOバッファ100とを例として
説明する。
中央処理回路lが他の中央処理回路2.3へデータを転
送したい場合、中央処理回路1は、デュアルポートメモ
リlOの任意のアドレス領域に対してデータの書き込み
動作を実行する。ただし、上述のように、そのアドレス
情報及びデータ情報はFIFOバッファ100へ書き込
まれ、−時的に保持される。その後、データ転送制御回
路1000から、FIFOバッファ 100から出力さ
れるFIFOバッファ・エンプティ状態信号102の状
態によって出力が制御される外部読み出し制御信号10
2が出力され、前記中央処理回路1から書き込まれてF
IFOバッファに一時的に保持されていたアドレス情報
及びデータ情報が、夫々外部アドレスバス1002及び
外部データバス1001上に出力される。
その時、同時に外部書き込み制御信号が出力され、上述
の動作によって外部アドレスバス上に出力されたアドレ
ス情報で指定されるデュアルポートメモリのアドレス領
域へ外部データバス上に出力されたデータ情報が書き込
まれる。
ここで、前記デュアルポートメモリへの書き込み動作は
、全デュアルポートメモリに対して共通に実行されるた
め、前記中央処理回路1から書き込まれたデータ情報は
全デュアルポートメモリの同一のアドレス領域に書き込
まれることになる。
他の中央処理回路2,3は、任意のタイミングで各々に
接続されたデュアルポートメモリ20.30からデータ
を読み出すことができ、本動作の目的である中央処理回
路lから中央処理回路2.3へのデータ転送が実現され
る。
以上の動作によって、各中央処理回路1〜3は各々同一
のデータを有することとなり、各中央処理回路として特
別なデータ転送のための処理を実行することなくデータ
転送による各中央処理回路の通常の処理への影響を最小
限に抑えて、各中央処理回路間でのデータ転送を実行で
きる。
〔発明の効果〕
以上説明したように本発明の情報処理装置は、各中央処
理回路における中央処理回路間のデータ転送を実行する
ための特別な処理を必要とせず、各中央処理回路の処理
に影響を与えることなしに、中央処理回路間のデータ転
送が可能となる。したがって、本発明は中央処理回路の
有効利用及びこれに伴う情報処理の高速化に大きな効果
がある。
【図面の簡単な説明】
第1図は本発明の情報処理装置の一実施例の要部ブロッ
ク構成図、第2図はデータ転送制御回路1000の制御
によるFIFOバッファ100〜300とデュアルポー
トメモリ10〜30の間のデータ転送動作のタイミング
図である。 1.2.3・・・中央処理回路、10,20.30・・
・デュアルポートメモリ、100.200.300・・
・PIF0バッファ、1000・・・データ転送制御回
路、11゜21.31・・・内部データバス、12,2
2.32・・・内部アドレスバス、13,23.33・
・・デュアルポートメモリ読み出し制御信号、14,2
4゜34・・・デュアルポートメモリ書き込み制御信号
、101、201.301・・・FIFOバッファ・フ
ル状態信号、102.202.302・・・FIFOバ
ッファ・エンプティ状態信号、1001・・・外部デー
タバス、1002・・・外部アドレスバス、1004・
・・外部データ書き込み信号、1103、1203.1
303・・・外部データ読み出し信号。

Claims (1)

    【特許請求の範囲】
  1. 1、複数の中央処理回路と、これらの複数の中央処理回
    路の間で相互にデータの授受を行うデータ転送手段とを
    備えた情報処理装置において、前記複数の中央処理回路
    の各々には、デュアルポートメモリと、3ステートの出
    力特性を有するFIFOバッファを設置し、そのデュア
    ルポートメモリの一方のバスラインを対応する中央処理
    回路のバスラインに接続し、前記FIFOバッファのデ
    ータ入力側を対応する中央処理回路のバスラインに接続
    し、前記データ転送手段は、前記各中央処理回路に接続
    した前記デュアルポートメモリの他方のバスラインを全
    てのデュアルポートメモリで共通に接続し、その共通バ
    スラインに前記FIFOバッファのデータ出力側を全て
    のFIFOバッファで共通に接続し、前記複数の中央処
    理回路の各々が、各々に接続されたデュアルポートメモ
    リに対して出力したデータ情報は、各々の中央処理回路
    に接続した前記FIFOバッファに一時的に保持され、
    その後データ転送制御手段からの制御によって、各FI
    FOバッファのデータ出力側から順番に読み出され、前
    記共通バスラインに接続した全てのデュアルポートメモ
    リへ同時に書き込まれる手段を備えたことを特徴とする
    情報処理装置。
JP3209989A 1989-02-10 1989-02-10 情報処理装置 Pending JPH02211571A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04329460A (ja) * 1991-04-30 1992-11-18 Nec Corp 複合コンピュータ装置
US5627968A (en) * 1993-07-27 1997-05-06 Fujitsu Limited Data transfer apparatus which allows data to be transferred between data devices without accessing a shared memory

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JPS6120172A (ja) * 1984-07-06 1986-01-28 Nec Corp マルチマイクロプロセツサシステム
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