JP2625288B2 - バッファメモリアクセスシステム - Google Patents
バッファメモリアクセスシステムInfo
- Publication number
- JP2625288B2 JP2625288B2 JP21437391A JP21437391A JP2625288B2 JP 2625288 B2 JP2625288 B2 JP 2625288B2 JP 21437391 A JP21437391 A JP 21437391A JP 21437391 A JP21437391 A JP 21437391A JP 2625288 B2 JP2625288 B2 JP 2625288B2
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- gate
- buffer memory
- direct memory
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Bus Control (AREA)
Description
【０００１】
【技術分野】本発明はバッファメモリアクセスシステム
に関し、特にマイクロプロセッサ制御のインタフェース
回路におけるバッファメモリアクセスシステムに関す
る。
に関し、特にマイクロプロセッサ制御のインタフェース
回路におけるバッファメモリアクセスシステムに関す
る。
【０００２】
【従来技術】従来のバッファメモリアクセスシステム
は、複数の外部インタフェースに対し１組のバッファメ
モリとメモリバスとを備え、夫々の外部インタフェース
を介して与えられる信号がバスを占有しＤＭＡ転送など
によりアクセスが実行されていた。
は、複数の外部インタフェースに対し１組のバッファメ
モリとメモリバスとを備え、夫々の外部インタフェース
を介して与えられる信号がバスを占有しＤＭＡ転送など
によりアクセスが実行されていた。
【０００３】このため１つの外部インタフェースを介し
て与えられる信号がバスを占有してバッファメモリを使
用している間、他の外部インタフェースは使用を禁止さ
れ、レディ待ちをしていた。よって、システムの転送速
度は向上しないという欠点がある。
て与えられる信号がバスを占有してバッファメモリを使
用している間、他の外部インタフェースは使用を禁止さ
れ、レディ待ちをしていた。よって、システムの転送速
度は向上しないという欠点がある。
【０００４】
【発明の目的】本発明の目的はバッファメモリのアクセ
スを高速化するようにしたバッファメモリアクセスシス
テムを提供することにある。
スを高速化するようにしたバッファメモリアクセスシス
テムを提供することにある。
【０００５】
【発明の構成】本発明によるバッファメモリアクセスシ
ステムは、複数のダイレクトメモリアクセスコントロー
ラと、複数のバッファメモリと、これらダイレクトメモ
リアクセスコントローラからのアクセス情報を前記複数
のバッファメモリのいずれかにアクセスするためのゲー
ト群と、前記ダイレクトメモリアクセスコントローラか
らの情報による前記バッファメモリのうち対象となるバ
ッファメモリの不使用の判定に基いて前記ゲートを解放
するゲート制御信号を前記ゲートに供給するとともに前
記ダイレクトメモリアクセスコントローラに準備信号を
送出する制御回路とを含むことを特徴とする。
ステムは、複数のダイレクトメモリアクセスコントロー
ラと、複数のバッファメモリと、これらダイレクトメモ
リアクセスコントローラからのアクセス情報を前記複数
のバッファメモリのいずれかにアクセスするためのゲー
ト群と、前記ダイレクトメモリアクセスコントローラか
らの情報による前記バッファメモリのうち対象となるバ
ッファメモリの不使用の判定に基いて前記ゲートを解放
するゲート制御信号を前記ゲートに供給するとともに前
記ダイレクトメモリアクセスコントローラに準備信号を
送出する制御回路とを含むことを特徴とする。
【０００６】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【０００７】図１を参照すると、本発明の一実施例は、
偶数のアドレスをアクセスするためのアドレス情報を格
納する第１のバッファメモリ８、奇数のアドレスをアク
セスするためのアドレス情報を格納する第２のバッファ
メモリ９、アドレス情報，入出力信号，リード／ライト
信号および保持要求信号を出力する第１および第２のダ
イレクトメモリアクセスコントローラ２および３、これ
らコントローラ２および３からのこれら情報および信号
を受け保持確認信号、準備信号、ゲート制御信号および
メモリ制御信号を生成するバス制御回路１、およびこの
制御回路１からのゲート制御信号により制御されるゲー
ト群４〜７を含む。
偶数のアドレスをアクセスするためのアドレス情報を格
納する第１のバッファメモリ８、奇数のアドレスをアク
セスするためのアドレス情報を格納する第２のバッファ
メモリ９、アドレス情報，入出力信号，リード／ライト
信号および保持要求信号を出力する第１および第２のダ
イレクトメモリアクセスコントローラ２および３、これ
らコントローラ２および３からのこれら情報および信号
を受け保持確認信号、準備信号、ゲート制御信号および
メモリ制御信号を生成するバス制御回路１、およびこの
制御回路１からのゲート制御信号により制御されるゲー
ト群４〜７を含む。
【０００８】ゲート１は第１のコントローラ２から第１
のバッファメモリ８へのアクセスゲートであり、ゲート
２は第２のコントローラ３から第１のバッファメモリ８
へのアクセスゲートある。ゲート３は第１のコントロー
ラ２から第２のバッファメモリ９へのアクセスゲートで
あり、ゲート４は第２のコントローラ３から第２のバッ
ファメモリ９へのアクセスゲートである。
のバッファメモリ８へのアクセスゲートであり、ゲート
２は第２のコントローラ３から第１のバッファメモリ８
へのアクセスゲートある。ゲート３は第１のコントロー
ラ２から第２のバッファメモリ９へのアクセスゲートで
あり、ゲート４は第２のコントローラ３から第２のバッ
ファメモリ９へのアクセスゲートである。
【０００９】図２を参照すると、バス制御回路１は第１
および第２のダイレクトメモリアクセスコントローラ２
および３の保持および準備信号の制御するダイレクトメ
モリアクセスコントローラ制御回路１１、アドレス情
報、入出力信号およびリード／ライト信号に基いてゲー
トを制御するためのゲート制御信号を発生するゲート制
御回路１２、およびこの回路１２からのゲート制御信号
に基いてメモリ制御信号を発生するメモリ制御回路１３
を含む。
および第２のダイレクトメモリアクセスコントローラ２
および３の保持および準備信号の制御するダイレクトメ
モリアクセスコントローラ制御回路１１、アドレス情
報、入出力信号およびリード／ライト信号に基いてゲー
トを制御するためのゲート制御信号を発生するゲート制
御回路１２、およびこの回路１２からのゲート制御信号
に基いてメモリ制御信号を発生するメモリ制御回路１３
を含む。
【００１０】第１および第２のダイレクトメモリアクセ
スコントローラ２および３への保持確認信号の送出に応
答して、それらダイレクトメモリアクセスコントローラ
２および３から与えられるアドレス情報、リード／ライ
ト信号および入出力信号受付時、対象バッファメモリが
使用されていなければ、ゲート制御回路１２は、ゲート
解放を示すゲート制御信号を発生する。
スコントローラ２および３への保持確認信号の送出に応
答して、それらダイレクトメモリアクセスコントローラ
２および３から与えられるアドレス情報、リード／ライ
ト信号および入出力信号受付時、対象バッファメモリが
使用されていなければ、ゲート制御回路１２は、ゲート
解放を示すゲート制御信号を発生する。
【００１１】これと同時に、メモリ制御回路１３はセレ
クトするためのメモリ制御信号を送出し、その信号に応
答して、ダイレクトメモリアクセスコントローラ制御回
路１１は、そのダイレクトメモリアクセスコントローラ
に準備信号を送出する。
クトするためのメモリ制御信号を送出し、その信号に応
答して、ダイレクトメモリアクセスコントローラ制御回
路１１は、そのダイレクトメモリアクセスコントローラ
に準備信号を送出する。
【００１２】図３を参照すると、第１のダイレクトメモ
リアクセスコントローラ２からのバッファメモリアクセ
ス動作、すなわち、アドレス（２ｎ＋１）のデータアク
セス動作および、第２のダイレクトメモリアクセスコン
トローラ３からのバッファメモリアクセス動作すなわち
アドレス（２ｎ）のデータメモリ動作が並行して行われ
る。
リアクセスコントローラ２からのバッファメモリアクセ
ス動作、すなわち、アドレス（２ｎ＋１）のデータアク
セス動作および、第２のダイレクトメモリアクセスコン
トローラ３からのバッファメモリアクセス動作すなわち
アドレス（２ｎ）のデータメモリ動作が並行して行われ
る。
【００１３】この同時動作は、次のマシンサイクルにお
いて、第１のダイレクトメモリアクセスコントローラ２
からのアドレス２ｎ＋２のデータへのアクセス動作およ
び第２のダイレクトメモリアクセスコントローラ３から
のアドレス２ｎ＋１のデータへのアクセス動作が行われ
る。
いて、第１のダイレクトメモリアクセスコントローラ２
からのアドレス２ｎ＋２のデータへのアクセス動作およ
び第２のダイレクトメモリアクセスコントローラ３から
のアドレス２ｎ＋１のデータへのアクセス動作が行われ
る。
【００１４】
【発明の効果】本発明によれば、リード／ライト信号な
どにより細かくゲート制御をすることにより１つのダイ
レクトメモリアクセスコントローラによるバスの保持時
においても他のダイレクトメモリアクセスコントローラ
による動作が可能になる。これとともに本発明によれ
ば、メモリアドレスを分けることにより複数のメモリに
同時にリード／ライト動作が可能になる。
どにより細かくゲート制御をすることにより１つのダイ
レクトメモリアクセスコントローラによるバスの保持時
においても他のダイレクトメモリアクセスコントローラ
による動作が可能になる。これとともに本発明によれ
ば、メモリアドレスを分けることにより複数のメモリに
同時にリード／ライト動作が可能になる。
【００１５】これらの特徴により、本発明はバスの待ち
時間が大幅に短縮されるため、転送速度が向上するとい
う効果がある。
時間が大幅に短縮されるため、転送速度が向上するとい
う効果がある。
【図１】本発明の一実施例を示す図である。
【図２】図１のバス制御回路１の詳細な構成を示す図で
ある。
ある。
【図３】本発明の一実施例の動作を説明するための図で
ある。
ある。
１ バス制御回路 ２，３ ダイレクトメモリアクセスコントローラ ４〜７ アクセスゲート ８，９ バッファメモリ １１ ダイレクトメモリアクセスコントローラ制御回路 １２ ゲート制御回路 １３ メモリ制御回路
Claims (1)
- 【請求項１】 複数のダイレクトメモリアクセスコント
ローラと、複数のバッファメモリと、これらダイレクト
メモリアクセスコントローラからのアクセス情報を前記
複数のバッファメモリのいずれかにアクセスするための
ゲート群と、前記ダイレクトメモリアクセスコントロー
ラからの情報による前記バッファメモリのうち対象とな
るバッファメモリの不使用の判定に基いて前記ゲートを
解放するゲート制御信号を前記ゲートに供給するととも
に前記ダイレクトメモリアクセスコントローラに準備信
号を送出する制御回路とを含むことを特徴とするバッフ
ァメモリアクセスシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21437391A JP2625288B2 (ja) | 1991-07-31 | 1991-07-31 | バッファメモリアクセスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21437391A JP2625288B2 (ja) | 1991-07-31 | 1991-07-31 | バッファメモリアクセスシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0535650A JPH0535650A (ja) | 1993-02-12 |
| JP2625288B2 true JP2625288B2 (ja) | 1997-07-02 |
Family
ID=16654717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21437391A Expired - Lifetime JP2625288B2 (ja) | 1991-07-31 | 1991-07-31 | バッファメモリアクセスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625288B2 (ja) |
-
1991
- 1991-07-31 JP JP21437391A patent/JP2625288B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0535650A (ja) | 1993-02-12 |
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