JPH0340417B2 - - Google Patents
Info
- Publication number
- JPH0340417B2 JPH0340417B2 JP59012843A JP1284384A JPH0340417B2 JP H0340417 B2 JPH0340417 B2 JP H0340417B2 JP 59012843 A JP59012843 A JP 59012843A JP 1284384 A JP1284384 A JP 1284384A JP H0340417 B2 JPH0340417 B2 JP H0340417B2
- Authority
- JP
- Japan
- Prior art keywords
- common
- storage device
- auxiliary storage
- random access
- mpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 11
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000000872 buffer Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
産業上の利用分野と従来技術
本発明は、マイクロプロセツサに接続される補
助記憶装置に関する。
助記憶装置に関する。
従来、マイクロプロセツサと外部の補助記憶装
置等間のデータの送受信は１つのコモン・ランダ
ム・アクセス・メモリ（以下コモンRAMとい
う）を使用して行われている。すなわち、第１図
にそのブロツク図を示すが、１はメインのマイク
ロプロセツサ（以下MPUという）、２は補助記憶
装置を示し、該補助記憶装置２には、補助記憶装
置制御用のMPU３，データの送受信のためのコ
モンRAM４及びデータ・バス・トランシーバ
５，６及び磁気デイスク等の記憶媒体９を有して
いる。なお、７，８はバスである。
置等間のデータの送受信は１つのコモン・ランダ
ム・アクセス・メモリ（以下コモンRAMとい
う）を使用して行われている。すなわち、第１図
にそのブロツク図を示すが、１はメインのマイク
ロプロセツサ（以下MPUという）、２は補助記憶
装置を示し、該補助記憶装置２には、補助記憶装
置制御用のMPU３，データの送受信のためのコ
モンRAM４及びデータ・バス・トランシーバ
５，６及び磁気デイスク等の記憶媒体９を有して
いる。なお、７，８はバスである。
このような構成において、データを送受信する
場合、 (1) メインのMPU１がコモンRAM４にコマン
ド・データを書く。
場合、 (1) メインのMPU１がコモンRAM４にコマン
ド・データを書く。
(2) 補助記憶装置側のMPU３がコモンRAM４
からコマンド・データを読む。
からコマンド・データを読む。
(3) MPU３がコモンRAM４に実行結果を書く。
(4) MPU１がコモンRAM４から実行結果を読
む。
む。
といつた処理が行われるが、上記(1)〜(4)の処理の
うち(1)と(2)の処理、または(3)と(4)の処理が同時に
発生することがある。このような場合、すなわ
ち、MPU１とMPU３が同時にコモンRAM４を
アクセスした場合、従来はどちらか一方を待た
せ、一方の処理のみを行わせていた。例えば、
MPU１からのアクセスの処理を行つてMPU３の
処理は待たせ、MPU１の処理が終わつた後MPU
３の処理を行つていた。
うち(1)と(2)の処理、または(3)と(4)の処理が同時に
発生することがある。このような場合、すなわ
ち、MPU１とMPU３が同時にコモンRAM４を
アクセスした場合、従来はどちらか一方を待た
せ、一方の処理のみを行わせていた。例えば、
MPU１からのアクセスの処理を行つてMPU３の
処理は待たせ、MPU１の処理が終わつた後MPU
３の処理を行つていた。
従来技術の問題点
一方のMPUが高速でコモンRAM４にデータ
を書いたり読んだりする必要がある場合、コモン
RAMを占有する必要が出てくる。
を書いたり読んだりする必要がある場合、コモン
RAMを占有する必要が出てくる。
例えば、ダイレクトメモリアクセス転送時に、
補助記憶装置２側のMPU３がコモンRAM４を
占有すると、メインのMPU１はコモンRAM４
をアクセスした場合に長時間待たされ、MPU１
は他の処理ができなくなる。また、この期間にも
MPU１がコモンRAM４をアクセスできるよう
にした場合には、MPU３からのデータの転送を
早く実行しなければならないとき、データ転送が
間にあわなくなるという欠点があつた。
補助記憶装置２側のMPU３がコモンRAM４を
占有すると、メインのMPU１はコモンRAM４
をアクセスした場合に長時間待たされ、MPU１
は他の処理ができなくなる。また、この期間にも
MPU１がコモンRAM４をアクセスできるよう
にした場合には、MPU３からのデータの転送を
早く実行しなければならないとき、データ転送が
間にあわなくなるという欠点があつた。
発明の目的
本発明は、コモンRAMを複数設け、待ち時間
を少なくし、高速処理を可能にした補助記憶装置
を提供することになる。
を少なくし、高速処理を可能にした補助記憶装置
を提供することになる。
発明の構成
第２図は、本発明の構成を示す図で、本発明
は、メインのマイクロプロセツサとのデータの送
受信用の複数のコモン・ランダム・アクセス・メ
モリRMと、該各々のコモン・ランダム・アクセ
ス・メモリRMの使用状態を記憶する記憶手段
LMと、上記各々のコモン・ランダム・アクセ
ス・メモリRMにコマンドが書込まれたか否かを
検出する検出手段SMと、該検出手段SMによつ
てコマンドが書込まれたコモン・ランダム・アク
セス・メモリRMを検出すると、当該コマンドの
処理が終るまで、当該コモン・ランダム・アクセ
ス・メモリが補助記憶装置によつて使用されてい
ることを上記記憶手段LMに記憶させる状態設定
手段IMとを設け、上記記憶手段LMの記憶状態
に応じ、当該補助記憶装置が使用していない上記
コモン・ランダム・アクセス・メモリRMを介し
てデータの送受信をできるように構成した補助記
憶装置である。
は、メインのマイクロプロセツサとのデータの送
受信用の複数のコモン・ランダム・アクセス・メ
モリRMと、該各々のコモン・ランダム・アクセ
ス・メモリRMの使用状態を記憶する記憶手段
LMと、上記各々のコモン・ランダム・アクセ
ス・メモリRMにコマンドが書込まれたか否かを
検出する検出手段SMと、該検出手段SMによつ
てコマンドが書込まれたコモン・ランダム・アク
セス・メモリRMを検出すると、当該コマンドの
処理が終るまで、当該コモン・ランダム・アクセ
ス・メモリが補助記憶装置によつて使用されてい
ることを上記記憶手段LMに記憶させる状態設定
手段IMとを設け、上記記憶手段LMの記憶状態
に応じ、当該補助記憶装置が使用していない上記
コモン・ランダム・アクセス・メモリRMを介し
てデータの送受信をできるように構成した補助記
憶装置である。
実施例
第３図は、本発明の一実施例を示すブロツク図
で、１は制御装置等に使用されるメインのMPU、
１０は該メインのMPUに接続された本発明の一
実施例の補助記憶装置側を示し、１１は該補助記
憶装置１０の制御用MPU、１２は該補助記憶装
置１０における磁気デイスク等のメモリ媒体であ
る。RAMa，RAMbはコモンRAMで、１３，１
４，１５，１６はデータ・バス・トランシーバ、
La，LbはコモンRAMaまたはコモンRAMbが
MPU１１で占有されたことを記憶する記憶手段
で、以下、ラツチLa，Lbという。１７〜２０は
データ・バス・バツフアである。２１，２２は優
先順位制御回路で、上記MPU１及びMPU１１か
ら同時に同一コモンRAMaまたはコモンRAMb
にアクセスがきたとき、優先を制御するための回
路である。
で、１は制御装置等に使用されるメインのMPU、
１０は該メインのMPUに接続された本発明の一
実施例の補助記憶装置側を示し、１１は該補助記
憶装置１０の制御用MPU、１２は該補助記憶装
置１０における磁気デイスク等のメモリ媒体であ
る。RAMa，RAMbはコモンRAMで、１３，１
４，１５，１６はデータ・バス・トランシーバ、
La，LbはコモンRAMaまたはコモンRAMbが
MPU１１で占有されたことを記憶する記憶手段
で、以下、ラツチLa，Lbという。１７〜２０は
データ・バス・バツフアである。２１，２２は優
先順位制御回路で、上記MPU１及びMPU１１か
ら同時に同一コモンRAMaまたはコモンRAMb
にアクセスがきたとき、優先を制御するための回
路である。
上記構成において、補助記憶装置１０は高速で
処理が行なわれるもので、以下、第４図イ，ロの
処理フローと共にメインのMPU１と補助記憶装
置１０とのデータの送受信動作について説明す
る。まず、第４図イは、メインMPU１の動作を
処理示すもので、MPU１は外部の補助記憶装置
１０に対しライト・コマンドが出されたか否か判
断し（ステツプ１０１）、例えば、フアイルＦ１
を読み込めといつたライト・コマンドが出される
と、データ・バス・バツフア１７を介してラツチ
Laがセツトされているか否か判断し（ステツプ
１０２）、すなわち後述するように、補助記憶装
置１０側のMPU１１がコモンRAMaをアクセス
中はラツチLaがセツトされているので、ラツチ
Laの状態を見てコモンRAMaがMPU１１により
占有されているか否か判断し、セツトされてなけ
れば、すなわち、コモンRAMaをMPU１１が占
有していなければ、該コモンRAMaにコマン
ド・データを書き、RAMaにコマンドを出した
ことを記憶する（ステツプ１０３）。また、ラツ
チLaがセツトされていれば、次にラツチLbがセ
ツトされているか否か、データ・バス・バツフア
１９を介して判断し（ステツプ１０４）、セツト
されていなければコモンRAMbにコマンドを書
き、RAMbにコマンドを出したことを記憶する
（ステツプ１０５）。また、ラツチLbもセツトさ
れていれば、コモンRAMbもMPU１１がアクセ
ス中であることを示すもので、MPU１は他の処
理（ステツプ１０６）を行う。
処理が行なわれるもので、以下、第４図イ，ロの
処理フローと共にメインのMPU１と補助記憶装
置１０とのデータの送受信動作について説明す
る。まず、第４図イは、メインMPU１の動作を
処理示すもので、MPU１は外部の補助記憶装置
１０に対しライト・コマンドが出されたか否か判
断し（ステツプ１０１）、例えば、フアイルＦ１
を読み込めといつたライト・コマンドが出される
と、データ・バス・バツフア１７を介してラツチ
Laがセツトされているか否か判断し（ステツプ
１０２）、すなわち後述するように、補助記憶装
置１０側のMPU１１がコモンRAMaをアクセス
中はラツチLaがセツトされているので、ラツチ
Laの状態を見てコモンRAMaがMPU１１により
占有されているか否か判断し、セツトされてなけ
れば、すなわち、コモンRAMaをMPU１１が占
有していなければ、該コモンRAMaにコマン
ド・データを書き、RAMaにコマンドを出した
ことを記憶する（ステツプ１０３）。また、ラツ
チLaがセツトされていれば、次にラツチLbがセ
ツトされているか否か、データ・バス・バツフア
１９を介して判断し（ステツプ１０４）、セツト
されていなければコモンRAMbにコマンドを書
き、RAMbにコマンドを出したことを記憶する
（ステツプ１０５）。また、ラツチLbもセツトさ
れていれば、コモンRAMbもMPU１１がアクセ
ス中であることを示すもので、MPU１は他の処
理（ステツプ１０６）を行う。
また、ライト・コマンドが出されてなければ
（ステツプ１０１）、RAMa，RAMbにコマンド
を出しているか否か判断し（ステツプ１０７，１
１０）、コマンドが出されてなければ他の処理を
実行する（ステツプ１０６）。RAMaに対し、コ
マンドが出されているとステツプ１０７からステ
ツプ１０８へ移行し、ラツチLaがセツトされて
いるか否か判断し（ステツプ１０８）、セツトさ
れていればステツプ１１０に移行し、セツトされ
ていなければRAMaに書き込まれているデータ
を読出し、RAMaにコマンドを出力したことを
記憶する記憶部をリセツトし、（ステツプ１０
９）、ステツプ１０１に戻る。また同様に、
RAMbに対しコマンドが出されていると、ステ
ツプ１１０からステツプ１１１に移行し、ラツチ
Lbがセツトされているか否か判断し、セツトさ
れていれば他の処理を行い（ステツプ１０６）、
セツトされれてなければRAMbに書き込まれて
いるデータを読み出し、RAMbにコマンドを出
力したことを記憶する記憶部をリセツトし（ステ
ツプ１１２）、ステツプ１０１に戻る。
（ステツプ１０１）、RAMa，RAMbにコマンド
を出しているか否か判断し（ステツプ１０７，１
１０）、コマンドが出されてなければ他の処理を
実行する（ステツプ１０６）。RAMaに対し、コ
マンドが出されているとステツプ１０７からステ
ツプ１０８へ移行し、ラツチLaがセツトされて
いるか否か判断し（ステツプ１０８）、セツトさ
れていればステツプ１１０に移行し、セツトされ
ていなければRAMaに書き込まれているデータ
を読出し、RAMaにコマンドを出力したことを
記憶する記憶部をリセツトし、（ステツプ１０
９）、ステツプ１０１に戻る。また同様に、
RAMbに対しコマンドが出されていると、ステ
ツプ１１０からステツプ１１１に移行し、ラツチ
Lbがセツトされているか否か判断し、セツトさ
れていれば他の処理を行い（ステツプ１０６）、
セツトされれてなければRAMbに書き込まれて
いるデータを読み出し、RAMbにコマンドを出
力したことを記憶する記憶部をリセツトし（ステ
ツプ１１２）、ステツプ１０１に戻る。
以上のような動作をMPU１は、補助記憶装置
へのアクセスがある毎に繰り返し処理するもので
ある。
へのアクセスがある毎に繰り返し処理するもので
ある。
一方、補助記憶装置１０側のMPU１１は第４
図ロで示す処理を行つている。まず、MPU１１
は、データ・バス・トランシーバ１４，１６を介
して、コモンRAMaまたはコモンRAMbにMPU
１からコマンドが送られてきているか否か判断し
（ステツプ２０１）、コマンド・データが送られて
きていると、そのコマンド・データが送られてき
ているコモンRAMaまたはコモンRAMbに対応
するラツチLaまたはラツチLbをセツトする。例
えば、コモンRAMaにコマンド・データが送ら
れてきているとすると、コモンRAMaに対応す
るラツチLaをデータ・バス・バツフア１８を介
してセツトする（ステツプ２０２）。そして、当
該コモンRAMaまたはコモンRAMb（上記例では
コモンRAMa）に書かれたコマンドの処理を行
い、当該コモンRAM（コマンドが送られてきた
コモンRAM、上記例ではコモンRAMa）にその
処理結果を書く（ステツプ２０３）。そして、当
該コモンRAMに対応するラツチLaまたはラツチ
Lb（上記例ではラツチLa）のセツトを解除し（ス
テツプ２０４）、MPU１１が当該コモンRAMa
またはコモンRAMbの占有を解いたことを記憶
させる。以上のステツプ２０１〜２０４の動作
を、MPU１１は順次繰り返し行うものである。
図ロで示す処理を行つている。まず、MPU１１
は、データ・バス・トランシーバ１４，１６を介
して、コモンRAMaまたはコモンRAMbにMPU
１からコマンドが送られてきているか否か判断し
（ステツプ２０１）、コマンド・データが送られて
きていると、そのコマンド・データが送られてき
ているコモンRAMaまたはコモンRAMbに対応
するラツチLaまたはラツチLbをセツトする。例
えば、コモンRAMaにコマンド・データが送ら
れてきているとすると、コモンRAMaに対応す
るラツチLaをデータ・バス・バツフア１８を介
してセツトする（ステツプ２０２）。そして、当
該コモンRAMaまたはコモンRAMb（上記例では
コモンRAMa）に書かれたコマンドの処理を行
い、当該コモンRAM（コマンドが送られてきた
コモンRAM、上記例ではコモンRAMa）にその
処理結果を書く（ステツプ２０３）。そして、当
該コモンRAMに対応するラツチLaまたはラツチ
Lb（上記例ではラツチLa）のセツトを解除し（ス
テツプ２０４）、MPU１１が当該コモンRAMa
またはコモンRAMbの占有を解いたことを記憶
させる。以上のステツプ２０１〜２０４の動作
を、MPU１１は順次繰り返し行うものである。
以上のようにして、補助記憶装置１０側の
MPU１１がコモンRAMa，コモンRAMbをアク
セスし占有しているときは、それぞれのコモン
RAMに対応するラツチLa，Lbをセツトしてコ
モンRAMを占有するから、メインの装置側の
MPU１は、占有されていないコモンRAMを検
出してこれを使用することができ、従来のように
待つという現象は少なくなり、かつ、補助記憶装
置１０側のMPU１１は高速で処理することがで
きる。
MPU１１がコモンRAMa，コモンRAMbをアク
セスし占有しているときは、それぞれのコモン
RAMに対応するラツチLa，Lbをセツトしてコ
モンRAMを占有するから、メインの装置側の
MPU１は、占有されていないコモンRAMを検
出してこれを使用することができ、従来のように
待つという現象は少なくなり、かつ、補助記憶装
置１０側のMPU１１は高速で処理することがで
きる。
なお、優先順位制御回路２１，２２はコモン
RAMaまたはコモンRAMbを、MPU１側、
MPU１１側から同時にアクセスしたとき、その
アクセスの優先順位を決定する制御回路で、本実
施例では、補助記憶装置１０側を高速処理するた
め、補助記憶装置１０のMPU１１側を優先する
ようにしている。
RAMaまたはコモンRAMbを、MPU１側、
MPU１１側から同時にアクセスしたとき、その
アクセスの優先順位を決定する制御回路で、本実
施例では、補助記憶装置１０側を高速処理するた
め、補助記憶装置１０のMPU１１側を優先する
ようにしている。
また、上記実施例では、コモンRAMを２つ設
けたが、さらに多くのコモンRAMを設けてよい
ことは勿論である。
けたが、さらに多くのコモンRAMを設けてよい
ことは勿論である。
発明の効果
本発明の補助記憶装置はコモンRAMを複数設
けたから、メイン装置側のマイクロプロセツサと
のデータ補助記憶装置間とのデータの送受信を高
速でできる。また、メイン装置側の処理が待ち時
間によつて中断されることがない。
けたから、メイン装置側のマイクロプロセツサと
のデータ補助記憶装置間とのデータの送受信を高
速でできる。また、メイン装置側の処理が待ち時
間によつて中断されることがない。
第１図は、従来の補助記憶装置とメイン装置と
の結合関係を示す図、第２図は、本発明の構成
図、第３図は、本発明の一実施例とメイン装置と
の結合関係を示すブロツク図、第４図イ，ロは動
作処理フローである。 １，３，１１……マイクロプロセツサ、
RAMa，RAMb……ランダム・アクセス・メモ
リ、La，Lb……ラツチ。
の結合関係を示す図、第２図は、本発明の構成
図、第３図は、本発明の一実施例とメイン装置と
の結合関係を示すブロツク図、第４図イ，ロは動
作処理フローである。 １，３，１１……マイクロプロセツサ、
RAMa，RAMb……ランダム・アクセス・メモ
リ、La，Lb……ラツチ。
Claims (1)
- 【特許請求の範囲】 １ 制御用マイクロプロセツサを備えた補助記憶
装置において、メインのマイクロプロセツサとの
データの送受信用の複数のコモン・ランダム・ア
クセス・メモリと、該各々のコモン・ランダム・
アクセス・メモリの使用状態を記憶する記憶手段
と、上記各々のコモン・ランダム・アクセス・メ
モリにコマンドが書込まれたか否かを検出する検
出手段と、該検出手段によつてコマンドが書込ま
れたコモン・ランダム・アクセス・メモリを検出
すると、当該コマンドの処理が終るまで、当該コ
モン・ランダム・アクセス・メモリが補助記憶装
置によつて使用されていることを上記記憶手段に
記憶させる状態設定手段とを設け、上記記憶手段
の記憶状態に応じ、当該補助記憶装置が使用して
いない上記コモン・ランダム・アクセス・メモリ
を介してデータの送受信をできるようにした補助
記憶装置。 ２ 優先順位制御回路を有し、同一コモン・ラン
ダム・アクセス・メモリに当該補助記憶装置側と
該補助記憶装置を接続したマイクロプロセツサか
ら同時にアクセスがあつたとき高速処理側を優先
させるようにした特許請求の範囲第１項に記載さ
れた補助記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59012843A JPS60157655A (ja) | 1984-01-28 | 1984-01-28 | 補助記憶装置 |
| US06/776,969 US4652994A (en) | 1984-01-28 | 1985-01-23 | System for transmitting data to auxiliary memory device |
| PCT/JP1985/000025 WO1985003372A1 (en) | 1984-01-28 | 1985-01-23 | Data transmitting/receiving system for transmitting data to and from auxiliary memory device |
| DE8585900749T DE3582623D1 (de) | 1984-01-28 | 1985-01-23 | Hilfsspeichervorrichtung. |
| EP85900749A EP0169909B1 (en) | 1984-01-28 | 1985-01-23 | Auxiliary memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59012843A JPS60157655A (ja) | 1984-01-28 | 1984-01-28 | 補助記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60157655A JPS60157655A (ja) | 1985-08-17 |
| JPH0340417B2 true JPH0340417B2 (ja) | 1991-06-18 |
Family
ID=11816667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59012843A Granted JPS60157655A (ja) | 1984-01-28 | 1984-01-28 | 補助記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4652994A (ja) |
| EP (1) | EP0169909B1 (ja) |
| JP (1) | JPS60157655A (ja) |
| DE (1) | DE3582623D1 (ja) |
| WO (1) | WO1985003372A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2182334B (en) * | 1985-09-20 | 1989-09-13 | Toyo Seikan Kaisha Ltd | Vessel comprising resin composition |
| JPH02196364A (ja) * | 1989-01-26 | 1990-08-02 | Nec Corp | 数値制御装置の外部データ記憶装置接続方式 |
| US5359715A (en) * | 1991-09-16 | 1994-10-25 | Ncr Corporation | Architectures for computer systems having multiple processors, multiple system buses and multiple I/O buses interfaced via multiple ported interfaces |
| CA2083022A1 (en) * | 1991-11-22 | 1993-05-23 | Maria Pay Kudisch | Application specific integrated circuit for shared memory controller |
| US5761731A (en) * | 1995-01-13 | 1998-06-02 | Digital Equipment Corporation | Method and apparatus for performing atomic transactions in a shared memory multi processor system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5284939A (en) * | 1976-01-06 | 1977-07-14 | Fuji Photo Film Co Ltd | Multi-processor method |
| JPS55901A (en) * | 1977-10-07 | 1980-01-07 | Hitachi Ltd | Data buffer control system |
| JPS57191764A (en) * | 1981-05-21 | 1982-11-25 | Nec Corp | Storage device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5932824B2 (ja) * | 1979-11-14 | 1984-08-11 | 株式会社日立製作所 | デ−タ処理装置 |
| US4532587A (en) * | 1981-08-26 | 1985-07-30 | Texas Instruments Incorporated | Single chip processor connected to an external memory chip |
| JPS6145272B2 (ja) * | 1981-12-04 | 1986-10-07 | Burroughs Corp | |
| JPS58197561A (ja) * | 1982-05-12 | 1983-11-17 | Hitachi Cable Ltd | 共有メモリ方式 |
-
1984
- 1984-01-28 JP JP59012843A patent/JPS60157655A/ja active Granted
-
1985
- 1985-01-23 US US06/776,969 patent/US4652994A/en not_active Expired - Fee Related
- 1985-01-23 DE DE8585900749T patent/DE3582623D1/de not_active Expired - Lifetime
- 1985-01-23 WO PCT/JP1985/000025 patent/WO1985003372A1/ja active IP Right Grant
- 1985-01-23 EP EP85900749A patent/EP0169909B1/en not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5284939A (en) * | 1976-01-06 | 1977-07-14 | Fuji Photo Film Co Ltd | Multi-processor method |
| JPS55901A (en) * | 1977-10-07 | 1980-01-07 | Hitachi Ltd | Data buffer control system |
| JPS57191764A (en) * | 1981-05-21 | 1982-11-25 | Nec Corp | Storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60157655A (ja) | 1985-08-17 |
| EP0169909B1 (en) | 1991-04-24 |
| DE3582623D1 (de) | 1991-05-29 |
| US4652994A (en) | 1987-03-24 |
| WO1985003372A1 (en) | 1985-08-01 |
| EP0169909A4 (en) | 1988-04-26 |
| EP0169909A1 (en) | 1986-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4380798A (en) | Semaphore register including ownership bits | |
| JPH0340417B2 (ja) | ||
| US5247640A (en) | Dual access control system including plural magnetic disk control units and contention control circuitry | |
| JPS6145272B2 (ja) | ||
| US4803655A (en) | Data processing system employing a plurality of rapidly switchable pages for providing data transfer between modules | |
| JPS61165170A (ja) | バス制御方式 | |
| JPS633351B2 (ja) | ||
| JPS592058B2 (ja) | 記憶装置 | |
| JP2522412B2 (ja) | プログラマブルコントロ―ラと入出力装置の間の通信方法 | |
| JP2625288B2 (ja) | バッファメモリアクセスシステム | |
| JPS6124742B2 (ja) | ||
| KR960007835B1 (ko) | 다중 프로세서의 공통 메모리 억세스 장치 | |
| JPS61117651A (ja) | インタ−フエイス装置 | |
| JPH03134712A (ja) | プログラマブルコントローラ | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPH053018B2 (ja) | ||
| JPH0764849A (ja) | プロセッサの共有メモリ制御装置 | |
| JPS63247859A (ja) | 共有メモリ装置 | |
| JPH0580698B2 (ja) | ||
| JPH03189755A (ja) | メモリ間転送装置 | |
| EP0369935A2 (en) | Multiple posting cache memory | |
| JPS6113624B2 (ja) | ||
| JPS63259746A (ja) | バンクメモリ間のデ−タ転送方式 | |
| JPH02163820A (ja) | データバッファ装置 | |
| JPS63103351A (ja) | Ｄｍａ制御回路 |