JPS5827222A - ステ−タス情報転送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 入出力動作に関ｔ〜、更に具体的に言えば、プログラム
式Ｉ１０制御装置に関連したマルチ・サブチャネル・ア
ダプタを用いる入出力動作の制御に関するものである。

計算機システムの複雑さが増すにつれて、入出力動作を
制御する態様も増々複雑になっている。

特に装置の複雑さを抑制しながら人出力スループツトを
向上させることが望まれる状況において、その様なこと
が認められる。典型的な先行技術は中央演算処理装置（
　Ｃ　Ｐ　Ｕ　）及びＴ１０制御装置に接続されるハー
ドウェア・チャネルを用いている。設備を効果的に使用
するために、選択されたＴ１０装置の状態に関する情報
をＣＰＵに与える機構が必要となっている。ＣＰＵはこ
の情報に基いてＩ１０装置を効果的に作動することがで
きる。

初期においては、チャネル機構はハードウェア論理回路
だけから成る型の制御装置に関連して使用されている。

この型の制御装置の長所は動作が比較的速いということ
である。短所は、Ｔ１０装置の種類に応じて異なった構
成をとること、即ち異なった丁１０装置毎に異なった制
御装置を使用しなければならないということである。も
う１つの短所は、制御装置における・・−ドウエアの使
用が大まかなこと、即ち、関連するＴ１０装置が動作し
ていないときには、制御装置のハードウェアもほとんど
使用されないということである。これらの短所は別にし
て、ハードウェア型の制御装置は十分効果的に動作する
。通常、制御装置は、接続されているＴ１０装置の状態
を示すステータス・レジスタを含む。もし複数のＴ１０
装置が制御装置に接続されているならば、複数のステー
タス・レジスタが設けられる。任意のＴ１０装置の状態
を知るには、単に対応するステータス・レジスタの内容
を読取るだけでよく、比較的迅速に行われる。この型の
制御装置に関する離解な問題は、ステータス・レジスタ
の内容の変更中にチャネルがそれを読取ることがないよ
うにするために、成る種のインターロックを設ける必要
があるということである。それにも拘らず、・・−ドウ
エア型の制御装置は速度の制限のために有効なチャネル
使用を損じることはない。

Ｔ１０装置の種類に応じて異なった構成をとる必要をな
くし且つ全体的なハードウェアを減じるために、プログ
ラム式制御装置が開発されている。

プログラム式制御装置は種々の点で魅力的である。

即ち、異なったプログラム・ルーチンを用いろことによ
って１つのプログラム式制御装置を光なった様式に設定
することが可能であるから、Ｔ１０装置の種類に応じて
異なった制御装置を設けることは必要でない。更に、ノ
フトウエア（又はファームウェア）Ｋよって異なった様
式に設定するいわゆる個別化が行われるので、プログラ
ムの種々の部分の制御により、特定のノ・−トウエア（
例えばレジスタ）に時分割的に異なった機能を持たせる
様にすることが可能であるから、全体的な・・−ドウエ
アの量及び複雑さを減じることができる０、但し、この
様な長所が得られる反面、チャネルの効率を低下させる
という別の問題が生じる。即ち、プログラム式制御装置
はチャネル指令に対する応答が・・−ドウエア式制御装
置に比べてかなり遅いのである。全体的な・・−ドウエ
アの削減も複数のＩ１０１００並行処理を抑制するので
、速度の低下をもたらし、ひいてはチャネルの効率を低
下させろ。

先行技術によって十分に解決されていない問題（ろ） は入出力テスｌ−（Ｔ　Ｉ　Ｏ）指令の増扱いに関連し
ている。ＴｒＯ指令はそれに付随するアドレスによって
指定する特定のＴ１０装置のステータス情報を要求する
ものである。この指令はＣＰＵ又はチャネルによって生
成される。ノ・−ドウエア式制御装置は、この指令を受
は取る場合、付随するアドレスによって指定されたレジ
スタの内容を読取るだけでよいので、迅速に応（答；で
きる。一方、従来のプログラム式制御装置のうちには、
この指令を処理する機能を持たなし・ものがある。その
様な制御装置はＴＴＯ指令を受は取ると、単に使用中（
ビジィ）を示すだけであり、それ以上の動作を行うこと
はない。もちろん、この様な応答は不適当で・ある。

限られた範囲内ではあるが、ＴＩＯ指令に応答できる様
に構成されたプログラム式制御装置も存在する。この種
のプログラム式制御装置も最初はＴＩＯ指令に応答して
使用中信号を出すが、１以上の同じ指令を受は取った後
、要求されたステータスを捜す試みをし、もしチャネル
が他の指令を（４） 出さなければ、最終的にステータスを送ることができる
。更に具体的に言えば、プログラム式制御装置は１以上
のＴＩＯ指令を受は稍ると、要求されたステータス情報
を捜し出して、それのコピーを選択されたレジスタに記
憶する。その後、同じ入出力テスト指令が与えられると
き、制御装置はレジスタの内容をチャネルへ送る。との
様にして一応ＴｒＯ指令に対処できるけれど、プログラ
ム式制御装置の動作は制限されることになる。即ち、レ
ジスタにステータス情報が存在することにより、プログ
ラム式制御装置はチャネルに関する他のタスクを実行す
ることを禁止される。もしその後Ｔ１０指令が与えられ
なければ、ステータス情報は払われずにレジスタに残る
ので、この状態を解消する何らかの手段がなければ、シ
ステム全体の活動が停止することになる。この問題を解
決するために制御装置にタイムアウト機能を設けること
が考えられている。それはタイムアウト時間内にチャネ
ルからＴＩＯ指令が与えられなければ、レジスタ内のス
テータス情報を払ってしまうことを意図したもので゛あ
る。

タイムアウト機能を有する従来の典型的なプログラム式
制御装置は３つのＴＩＯ指令を受は取ることに応じて入
出力テスト・シーケンスを開始し、要求されたステータ
ス情報が得られるときタイマーを始動させ、タイムアウ
ト時間が経過すれば、ステータス情報を払う様に動作す
る。プログラム式制御装置においてこの様にＴＴＯ指令
を処理するプログラム・ザボートは比較的範囲が広く、
一旦入出力テスト・シーケンスを開始すれば、他のデー
タやステータス情報の転送を禁止する。シーケンスの開
始のためにＴＩＯ指令を複数側受は取ることを必要とし
ているため、チャネルの効率が低下する。このプログラ
ム式制御装置はスタックド・ステータス若しくは非同期
ステータス要求に対処できず、又、多大なプログラム及
びＴ１０オーバーヘツドを必要とする。

従って本発明の目的はチャネルを用いるｒ１０１００改
善のための方法を提供するととである。

本発明の具体的ｆＣ目的は、特にプログラム式制御装置
においてＴＩＯ指令を処理するのに適した方法を提供す
ることである。

本発明の更に具体的な目的はＴＩＯ指令の処理に関して
、ハードウェアの数及び複雑さについての影響が少なく
且つプログラム及びＩ１０オーバーヘッドを軽減する新
規な方法を提供することである。

本発明の方法は、複数のサブチャネルのうちの任意のも
のに関するステータス情報を要求する要求信号を要求装
置から受は取るとき、要求されたステータス情報が即座
に利用可能でないことを示す信号を要求装置へ送り、要
求されたステータス情報を単一のレジスタにロードし、
その後の要求信号に応じてレジスタ内のステータス情報
を」−記要求装置へ転送することを特徴としている。

後で詳しく説明する実施例に則して述べると、プログラ
ム式制御装置に関連していて本発明を実施するチャネル
・アダプタには、関連する全てのサブチャネル、若しく
はＩ１０装置についてのアドレス及びステータス情報を
記憶するために用いられろ伺加的なレジスタが設けられ
ている。ア（７） グプタはＴＩＯ指令に応じて最初はアダプタ使用中応答
を生じるが、要求されたステータス情報を得るために制
御装置に割しくみをかける。割込み要求が完了するとき
、アドレス及びステータス情報がレジスタにロートされ
、制御のための論理手段によってステータス利用可能状
態が示される。特定のザブチャネルに関して次のＴＴＯ
指令が出されるとき、レジスタ内のステータス情報がチ
ャネルへ送られ、レジスタは払われ、論理手段はりセッ
トされる。

この様なノ・−ドウエア構成について更に考察すると、
アダプタは、チャネルとＩ１０装置との間で転送される
データのためのレジスタの外に、Ｔ工０指令に関連して
ステータス情報及びアドレスを記憶するのに十分な容量
を有する特定のレジスタを含んでいるのである。アダプ
タは最初のＴＩＯ指令に応じて短い使用中応答を生じる
と共に、要求されたステータス情報を取り出すために制
御装置に割込み要求を出す。制御装置はこの割込み要求
に応じて、所望のステータス情報及び関連す（８） るアドレスを特定のレジスタにロードする。アダプタ内
の制御論理手段がこれを認識して、同じアドレスに関連
した次のＴＩＯ指令に対処するための状態にアダプタを
セットする。そのＴＴＯ指令が与えられると、それに付
随するアドレスとレジスタ内のアドレスとの比較が行わ
れ、一致すればレジスタ内のステータス情報がチャネル
へ送られる。　　　　・ 制御装置の方からチャネルへのステータス情報の転送を
開始する場合にも同様な動作か行われる。

チャネルがステータス情報を受は利けないときには、い
わゆるスタックド・ステータス情態になる。

ステータス情報及び関連するアドレスはレジスタにロー
ドされる。その後、チャネルからＴＩＯ指令が与えられ
るとき、前述の場合と同様な動作が行われる。即ち、ア
ダプタはステータス利用可能状態においてＴＴＯ指令を
受は取ることに応じて、アドレスの比較を行い、比較一
致が認められるとき、ステータス情報をチャネルへ送る
。

従来の制御装置においては、この様にＩ１０装置側から
開始される非同期ステータス転送動１作を行うことはで
きなかったが、本発明に従ったアダプタを用いれば、こ
の動作も可能である。

先ず本発明の詳細な説明に先立って、本発明が実施され
るシステム全体の構成を示す第１図を参照する。ホスト
としてのＣＰＵ１０にはチャネル１１が細隙している。

チャネル１１は母線１２（双方向データ伝送可能）及び
アダプタ１５を介してプログラム式制御装置１４に接続
されている。

各制御装置１４は複数の（例えば最高２５５台の）Ｔ１
０装置に接続されている。これからの説明のために、複
数のＴ１０装置の各々は論理的にサブチャネルとして定
義される。従って、サブチャネルとＴ１０装置とは１対
１の関係を有する。ＣＰＵ、チャネル、制御装置、Ｔ１
０装置を含むこの様なシステムについての更に詳しい事
柄は、例えば米国特許第３６８００５４号及び第６７２
５８６４号、英国特許第１１３７８１２号等に示されて
いる。

母線１２と制御装置１４との間のインターフェイスとし
て設しナられているアダプタ１５が本発明の対象であり
、改良された態様でＣＰＵ１［］と制御装置１４との間
におけるステータス（ステータス情報）の転送を制御す
る様になって℃・る。

本発明によるアダプタ１５の具体的な構成は第２図に示
されている。この図におけろチャネル入力母線１２Ａ及
びチャネル出力母線１２Ｂは第１図の母線１２に相半す
るものである。なお、これらの母線の名称は、ＣＰＵ及
びチャネル側からツメだ信号の流れに基いてイ」けられ
ている。

チャネル出力母線１２ＢはゲーＩ・回路２０に接続され
ている。又、このチャネル出力母線に関連して、チャネ
ル出カフ／バッファ・ゲート信号が与えられる線もゲー
ト回路２０に接続されている。

ゲート回路２０は出力信号−をインターフェイス・バッ
ファ２１に与よる。インターフェイス・バッファ２１は
出力信号をアンド・ゲート２２及び２６に与える。アン
ド・ゲート２２は更にバッファ／Ａゲート信号を受は取
り、アンド・ゲート２６は更にバッファ／チャネル入力
ゲート信号を受は取る。アンド・ゲート２３の出力はチ
ャネル入力母線１２Ａに接続されており、アンド・ゲー
ト２２の出力は内部のＡ母線１９（双方向性）に接続さ
れている。Ａ母線はＡ／バッファ・ゲート信号を伝える
線と共にゲート回路２０の人力に接続されて℃・る。ど
の様な構成により、チャネルからチャネル出力母線１２
Ｂを介して送られてくる情報はインターフェイス・バッ
ファ２１及びアンド・ゲート２２を介してＡ母線１９へ
転送され、逆にＡ母線１９における情報はゲート回路２
０、インターフェイス・バッファ２１及びアンド・ゲー
ト２３を介してチャネル入力母線１２Ａへ転送される。

情報の流れは適当なゲート信号の有無に応じて定められ
る。

Ａｆｆｉ線１９は更にアンド・ゲート２４０入力及び比
較器２９の入力にも接続されている。アンド・ゲート２
４はＡ　／　Ｂゲート信号に応じてＡ母線１９をＢ母線
１８（双方向性）に接続する機能を有する。Ｂ母線１８
は比較器２９の入力、アンド・ゲート２５０入力、及び
ローカルメモリ１７の入力に接続されている。アンド・
ゲート２５はＢ／Ａゲート信号に応じてＢ母線１８をＡ
ＩＢ糾１９に接続する機能を有する。Ｂ母線１８は制御
装置１４（第１図）にも接続されている。

ローカル・メモリ１７は例えばチャネルとＴ１０装置と
の間のデータ転送のために用いられる複数のレジスタか
ら成る。

従来のアダプタにおいても用いられている様なレジスタ
Ｒ１Ａ及びＲＩＲ等のレジスタに加えて、本発明に従っ
て特定の目的のために用いられるレジスタＲＮＡ及びＲ
ＮＢが含まれている。レジスタＲＩＡ及びＲＩＢは成る
装置に関するＥＳＣ（エミュレータ・サブチャネル）ア
ドレス及びステータスを記憶する。レジスタＲＮＡ及び
ＲＮＢは入出力テス）（７丁０）指令に応答するための
ＥＳＣアドレス及びステータス、即ちＥＳＣ−ＴＩＯア
ドレス及びＥＳＣ−ＴＴＯステータスを記憶するように
指定されている。レジスタＲＮＡ及びＲＮＢは当′該１
アダプタに関連（〜た制御装置に接続されている全ての
装置のために用いられる。ローカル・メモリ１７に含ま
れているレジスタに対する情報の書込みはＢ母線１８か
ら行われる。情報を受は入れるべきレジスタは母線１８
を介して与えられるアドレス信号によって指定される。

ローカル・メモリ１７の出力はアンド・ゲート２６の入
力に接続されている。アンド・ゲー］・２６はメモリ／
Ｂゲート信号に応じてローカル・メモリ１７からの情報
をＢ母線１８へ伝えろ。後で述べる様に、ＴＩＯ指令に
応答するためのアドレス及びステータス・ワードの記憶
に用いられるレジスタ、即ちＲＮＡ及びＲＮＢは、後で
詳しく述べる様に１６進表示で６Ｂのコマンドに関連し
てロードされる。

アダプタ１５は選択された信号若しくは信号の組合せに
基いてクロック及び種々の制御信号を生じろデコーダを
含む。

更に、アダプタ１５は第３図乃至第５図に示されている
制御回路を含む。先ず第６図を参照すると、２つのラッ
チ６０及び３５が設けられている。

ラッチ６０はアドレス一致ラッチと呼ばれ、ラッチろ５
はステータス利用可能ラッチと呼ばれろ。

ラッチ３５から生じるステータス利用可能信号は、後続
のＴＩＯ指令に応答して第４図及び第５図の回路におい
て用いられる。ラッチ６０は比較器２９（第２図）が比
較一致を示すときセットされる。

ランチ６０の出力信号はアント・ゲーＩ・４７に与えら
れると共に、他の回路にもち−えられて、後で述べるよ
うに適当な時点においてローノノル・メモリ１７の特定
のレジスタの内容をＢ母線１８、Ａ母線１９及びインタ
ーフェイス・バッ゛ファ２１を介してチャネル入力母線
１２Ａへゲートするだめのゲート信号を生じるために用
いられる。

第６図の回路において用いられる種々の信号については
、動作説明と共に逐次説明する。なお、これらの信号は
チャネル出力母線１２Ｂにおける特定の信号若しくは信
号シーケンスに応じてアダプタ内で生成されるものであ
る。

ラッテ６５はアンド・ゲート４１の出力信号及びレジス
タＲＮＡ、ＲＮＢに情報をロードするだめの指令（６Ｂ
指令）のいずれかに応じてセットされる。

通常の動作中、ＣＰＵ１０と任意の制御装置１４及び関
連するアダプタ１５との間の通信は特定のシーケンスに
従って行われる。そのシーケンスはＣＰＵｌ０がチャネ
ル１１を介してチャネル出力母線１２ＢへＥＳＣアドレ
スを送り出すことによって開始される。各アダプタ１５
は、このＥＳＣアドレスカ瓢関連する制御装置１４に接
続されている複数の装置のうちのいずれかに関するもの
であるか否かを調べる。該当する装置に関連しているア
ダプタは、ＥＳＣアドレスを受信して承認１〜たことを
示す承認信号をＣＰＵｌ０に返送する。

ＣＰＵ１０は承認信号に応じてチャネル出力母線１２Ｂ
へ指令を送り出す。どの指令は、前に承認信号を送った
アダプタ１５に受は入れられる。この段階において、イ
ンターフェイス−バッファ２１はＥＳＣアドレス及び指
令を含む。一般に、アダプタ１５は指令を適切に受信し
たことを示すイニシャル・ステータスなＣＰＵ１０へ送
る。なお、多くの場合、指令に対する実質的な応答は制
御装置によって行われるので、アダプタ１５はＥＳＣア
ドレス及び指令をＡ母線１９及びＢ母線１８を介して制
御装置１４へ転送すればよい。しかしながら、ＴＴＯ指
令の取り扱いは他の指令とは異なっている。即ち、アダ
プタ１５がＴＴＯ指令を解読するようになっている。最
初、ラッチ６５がリセットされている状態においてＴ■
０指令がアダプタ１５に与えられるときの動作について
考えると、先ずアダプタ１５は一時的に使用中（ビジィ
）状態にあるととをＣＰＵ１０に知らせるための初期ス
テータス情報をチャネル入力母線１２Ａへ送り出す。同
時に、アダプタ１５は制御装置１４に対して割込みをか
ける。制御装置１４は指令及びＥＳＣアドレスを認識し
て所望のステータスを取り出す。制御装置１４において
ステータスを取り出す動作はランダム・アクセス・メモ
リ内の成る番地を選択的に指定して、そこからワードを
取り出すことを含む。この様なアクセス動作は単に所定
のレジスタの内容を読み出す動作に比してかなりの時間
を必要とするので、この時間中にチャネル１１の動作を
停止させておくことは好ましくないといえる。その為に
、前述の様に先ず使用中状態にあることを示す初期ステ
ータス情報を送ってＣＰＵ１０及びチャネル１１が他の
動作を行うことを可能ならしめているのである。制御装
置１４は所望のステータスを取り出すと、それをＥＳＣ
−Ｔ　Ｉ　Ｏステータスとしてアダプタ１５のローカル
・メモリ１７内のレジスタＲＮＢにロードし且つ関連す
るＥＳＣアドレスをＥＳＣ−ＴＩＯアドレスとしてレジ
スタＲＮＡにロードする。これは適当なゲート信号、即
ち６Ｂ信号の制御の下に行われろ。６Ｂ信号は前述の様
にラッチ３５（第３図）をセットする。ここで注意すべ
きことは、制御装置１４におけろ割込み処理中にＣＰＵ
ｌ０若しくはチャネル１１が同じＥＳＣアドレスを有す
るＴＩＯ指令を繰り返し生じうるということである。

この場合、アダプタ１５はラッチろ５がセットされるま
で、ＴＩＯ指令を受は取る毎に使用中状態を示す。ラッ
チ３５がセットされた後、もしｃｐｏｌｏがＴＩＯルー
プにおいて動作しているならば、ＥＳＣステータスはＥ
ＳＣ−ＴＴＯステータス転送シーケンスに従ってＣＰＵ
１０へ送られる。

これに対して、もしＣＰ　Ｕ　１０がＴＩＯループにお
いて動作１〜でいなければ、保留されている全てのステ
ータスが通常のステータス転送シーケンスに従ってＣＰ
　Ｕ　１０へ転送される。即ち、制御装置はレジスタＲ
ＮＡ内のステータスを送り出す。

前述の様に制御装置はＥＳＣアドレス及びステータスを
アダプタ１５のローカル・メモリ１７にロードすること
によって割込み処理を完了し、割込みを解除する。この
段階において、制御装置ｉ４はＴＩＯ指令が与えられる
前と同じ状態になるが、アダプタ１５はローカル・メモ
リ１７のレジスタＲＮＡ及びＲＮＢＫＥＳＣ−Ｔ　Ｉ　
０７ドＶ　ス及びＥＳＣ−’ＩＭＯステータスを含み、
且つラッチ６５がセットされた状態になる。関連するア
ダフリ１５にこれらのレジスタＲＮＡ及びＲＮＢを設け
たことにより、制御装置１４は、記憶したアドレス及び
ステータスを損なうことなく他の装置（異なったＥＳＣ
アドレスによって指定される）に関してデータ転送を行
うことができる。

結局、アダプタ１５はＴｒＯ指令に応じて関連する装置
についての特定のステータスを送ることのできる状態に
なっている。その後の動作は次の如くである。

ラッチ６５がセットされた後、入出力開始（Ｓ■Ｏ）シ
ーケンスはチャネル出力母線１２Ｂにアドレスを生じる
ことから始まる。前述の様に、アドレスはインターフェ
イスφバッファ２１ヘケ−１・される。ラッチ６５がセ
ットされているので、ＳＩＯシ、−ケンスに応じて、ロ
ーカル・メモリ１７のレジスタＲＮＡ内のアドレスが読
出されてアンド・ゲート２６を介して比較器２９へ送ら
れる。

同時に、インターフェイス・バッファ２１内のアドレス
もアンド・ゲート２２を介して比較器２９へ送られる。

２つのアドレスが一致するならば、比較器２９はＥＳＣ
−ＴｒＯアドレス〜致パルスを生じる。とのパルスによ
ってラッチ６０（第３図）がセットされる。

次にＣＰＵ１Ｄは指令をチャネル出力母線１２Ｂに送り
出す。指令は、前に送られたアドレスを認識したアダプ
タ１５のインターフェイス・バツバア２１に受は入れら
れる。この指令がＴＩＯ指令であり、アダプタがこれを
認識ずろと、前にセットされたラッチ３０の出力信号等
に応じて生ずるゲート信号の制御の下に、ローカル・メ
モリ１７のレジスタＲＮＡ内のステータスが読出されて
アンド・ゲート２６．２５、及びゲート回路２０を介し
てインターフェイス・バッファ２１へ転送される。この
ステータスはアンド・ゲート２６を介してチャネル入力
母線１２Ａへ送り出される。

この様にしてステータスがＣＰＵ１０へ送られるとき、
アンド・ゲート４０の働きによってラッチ３０がリセッ
トされる。ステータスがＣＰ　Ｕ　１０によって受は取
られるならば、アダプタ１５は制御装置１４に対して新
たな割込み要求を出す。

ＴＩＯ指令に応じてステータスが払われたことを示すた
めに、アンド・ゲート４９から生じる信号がステータス
・クリア・ラッチ（図示せず）をセットする。一方、ラ
ッチ３５はアント・ゲート４４の出力信号によってリセ
ットされる。この点について更に詳しく言えば、最初ラ
ッチ３０がセラ１〜されて℃・てＴＴＯ指令が認識され
るとき、反転器４８がゲート４４及び４９を部分的に付
勢している。ＣＰＵ１０がステータスを受は俄るとき、
アンド・ゲート４４に更にステータス・イン及びザービ
ス・アウト信号が与えられるので、その後クロツク３信
号が生じるとき、アンド・ゲー１−４４から出力信号が
牛じてランチ３５をリセットする。このリセット動作が
行われる前のクロツク２信号の発生時には、アンド・ゲ
ート４９から出力信号が生じてステータス・クリア・ラ
ッチを七ツ１−　Ｌ、制御装置に対するその後の割込み
を可能ならしめる。

Ｔ丁０指令に応じてレジスタＲＮＡ及びＲＮＢを使用す
る前述の動作態様は、最初のＴ■０指令に応じて使用中
応答を生じ、その後のＴＩＯ指令に応じてステータス応
答を生じるようになっている。但し、これだけに限られ
るわけではなく、次に述べる様に単一のＴＩＯ指令に応
じて動作する成る状況においては、制御装置１４自体が
ステータスをＣＰＵ１Ｄへ転送する試みを開始すること
もある。例えば、読取り動作や書出し動作の終了時に行
われる。このステータス転送が成功１するならば、第３
図の論理構成は全く動作しない。しかしながら、ＣＰＵ
１０は制御装置１４からのステータス転送を受けつけな
いで、スタック・ステータス・シーケンスを生じる状態
になることもある。

このシーケンスによってラッチ３５がセットされつる。

注意すべきことは、従来のアダプタではスタックド・ス
テータスを処理できな（・ということである。

更に詳しく述べると、制御装置１４はステータス転送シ
ーケンスを開始するとき、チャネル入力母線１２Ａ内の
りクエスト・イン線を旧都する。

これに応じてＣＰＵ１０はセレクト・アウト線及びホー
ルド・アウト線を旧都してインターフェイスのポーリン
グを行う。セレクト・アウト線の信号を受げ増ると、ア
ダプタ１５はＣＰＵ　１０に対して論理的に接続され、
関連するアドレスをローカル・メモリ１７から取り出し
、アンド・ゲート２６及び２５とゲート回路２０を介し
てインターフェイス・バッファ２１にロードする。この
アドレスは更にここからアント・ゲート２３を介してチ
ャネル入力母線１２Ａへ送り出される。同時に、同じア
ドレスがアンド・ゲート２４を介してレジスタＲＮＡへ
送られる。との動作に続いて、関連するステータスがロ
ーカル・メモリ１７から取り出されて、アドレスと同様
にゲート及びインターフェイス・バッファを介してチャ
ネル入力母線へ送り出される。もしＣＰＵｌ０がステー
タスを受けつげなければ、スタック・ステータス・シー
ケンスが実行され、ラッチ３５がセットされる。同時に
、ステータスはアンド中ゲート２２及び２４を介してレ
ジスタＲＮＢへ送られる。

ラッチ３５がセットされているので、その後、特定のＥ
ＳＣ−ＴｒＯアドレスを伴ったＴ■０指令が生じるとき
、前述のようにステータスがｊヤネル入力ｆｆ１Ｍ１２
Ａを介してＣＰＵｌ０へ転送される。

第４図はラッチ６５がセットされている状態にお（・て
ｓｒｏ指令が与えられるときにローカル・メモリ１７の
レジスタＲＮＡ内のＥＳＣ−Ｔ■０アドレスを比較器２
９へ転送するために用℃・られるアダプタ１５内の論理
回路を概略的に示［７て℃・る。アンド・ゲー＋−ｉ　
ｏ　ｉの入力信号は、タイミング信号、ＳＴＯ信号、ス
テータス利用可能信号（ラッチ３５の出力信号）、及び
指令又はザービス・アウト信号である。これらの入力信
号が存在するとき、アンド・ゲート１０１はＴ丁０アド
レス読取り信号を生じろ。この信号はオア・ゲート１０
２を介してエンコーダ１０３に与えられる。

エンコーダ１０３はＥＳＣ−ＴＩＯステータスＱゲート
信号や種々のローカル・メモリ制御信号も受は取るよう
になっている。ＥＳＣ−Ｔ丁０ステータス・ゲート信号
の働きについては後で述べる。

ＴｒＯアドレス読取り信号に応じてエンコーダ１０６か
ら生じろ出力信号は、レジスタＲＮＡのアドレスをロー
カル・メモリ・アドレス・レジスタ（ＬＭＡＲ）１０５
にロードする様にアドレス装置を制御する。このアドレ
スは母線１０６を介してローカル・メモリ１７のレジス
タＲＮＡを指定して、その内容の読出しを可能ならしめ
る。レジスタＲＮＡから読出されるアドレスはアンド・
ゲート２６を介して比較器２９の一方の入力へ送られる
。前述のように、比較器２９の他方の入力には、特定の
アドレスがインターフェイス・バッファ２１かもアンド
・ゲート２２及びＡ母線１９を介して与えられる。２つ
のアドレスが等しけれＧく比較器２９はア）・レス一致
ラッチ３０　（ｉ３図）をセットする出力信号を生じる
。ラッチ６０から生じるアドレス一致信号は第５図の回
路においても用いられる。

第５図はローカル・メモリ１７からステータスを読出し
てチャネル入力母線１２Ａへ送り出すためのアダプタ１
５の構成の一部を示している。アンド・ゲート１０７は
、タイミング信号、アドレス一致信号、ステータス利用
可能信号、５ＩＯ１及び指令アウト及びアドレス・イン
信号に応じて（２７） ・・・・ステータス利用可能ラッチ。

出力信号を生じる。この信号はオア・ゲート１゜８を介
してＥＳＣ−Ｔ■０ステータス・ゲート信号としてエン
コーダ１０６に椿えられる。これに応じてエンコーダ１
０３が出力信号を変えることにより、アドレス装置１０
４はレジスタＲＮＢのアドレスをＬＭＡＲ１０５にロー
トする３、従ぐ）て、レジスタＲＮＢ内のステータスが
アント・ゲート２６汲び２５とゲート回路２０を介して
インターフェイス・バッファ２１へ送られ、更にそとか
らチャネル入力母線１２Ａを介してＣＰＵ１［］へ転送
される。

【図面の簡単な説明】

第１図は本発明を実施するシステムの全体的な構成を示
す図、第２図は本発明に従ったアダプタの構成を示す図
、第６図、第４図及び第５図はアダプタ内の種々の論理
回路を示ず図である。 １０・・・・ＣＰＵ、１１・・・・チャネル、１４・・
・・制御装置、１５・・・・アダプタ、１７・・・・ロ
ーカル・メモリ、ＲＮＡ及びＲＮＢ・・・・レジスタ、
２９・・・・比較器、３０・・・・アドレス一致ラッチ
、３５（２８） 出願人　　インタナショナル・ビジネス・マシニング・
コーポレ！ジョン代理人　弁理士　　山　　　本　　　
仁　　　朗（外１名） 特開昭５８−２７２２２（ｇ） ＦＩＧ＋

Claims (1)

【特許請求の範囲】
1. 複数のザブチャネルのうちの任意のものに関するステー
   タス情報を要求する要求信号を要求装置から受は取ると
   き、要求されたステータス情報が即座に利用可能でない
   ことを示す信号を上記要求装置へ送り、要求されたステ
   ータス情報を単一のレジスタにロードし、その後の要求
   信号に応じて該レジスタ内のステータス情報を」−記要
   求装置へ転送することを特徴とするステータス情報転送
   方法。