JPH0131224B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は、入出力装置が接続されているアタツ
チメントにおいて、該入出力装置からのステータ
ス要求を抑止する制御方式に関する。

(b) 技術の背景 一般に、マルチプレクサチヤネル（以下MXC
という）と入出力制御装置（或いは入出力装置）
（以下Ｉ／Ｏという）間の入出力動作は、MXCか
らの起動が行われた後、公知の入出力インタフエ
ースに従つて、Ｉ／Ｏからのデータ転送シーケン
スがとられ、所定のデータバイト数（Ｉ／Ｏによ
り異なる）の転送が終了すると、Ｉ／Ｏは終結の
要求の為のプライマリ割り込み（チヤネルエン
ド、或いはデバイスエンドを伴う場合もある）を
発生する。

MXCは上記プライマ割り込みを、MXC内、或
いは主記憶装置上に設けられている入出力装置対
応のサブチヤネル上に取り込み、中央処理装置
（以下CPUという）に対してＩ／Ｏ割り込みを発
生させるように動作する。

然しながら、CPUの上記Ｉ／Ｏ割り込みに対
するマスクがオンになつていると、MXCは該割
り込みをサブチヤネル上に保留し、他のデバイス
（Ｉ／Ｏ）からの割り込み要求を受け付けるよう
に動作する。

一方、Ｉ／Ｏは上記プライマリ割り込みを発生
し、MXCにより該割り込みが受け付けられた後、
デバイスエンドの割り込み（セカンダリ割り込み
で、チヤネルエンド、デバイスエンドが別れる場
合に発生する）、或いは非同期割り込み（操作者
による電源投入時、キー操作時等）を発生する場
合がある。

この場合、MXCはプライマリ割り込みをサブ
チヤネル上に保留してある為、Ｉ／Ｏに対して該
セカンダリ割り込みをＩ／Ｏ内で保留するように
指令を発する。

一般に、上記指令は公知の入出力インタフエー
ス線上の専用線（サプレスアウト線）を用いて行
われる。

本発明は、CPUと、MXCと、Ｉ／Ｏが接続さ
れるアタツチメントとで構成されるデータ処理シ
ステムであつて、上記MXCとアタツチメントと
の間には、該アタツチメントを選択するセレクト
線と、該アタツチメント内に設けられている各種
レジスタを選択する為のアドレス線と、該選択さ
れたレジスタに対してデータをリード、ライトす
る為のデータ線とからなるインタフエース線で接
続されているデータ処理システムにおいて、上記
専用インタフエース線を設けないで、セカンダリ
割り込みを保留することを実現しようとするもの
である。

(c) 従来技術の問題点 第１図が本発明に関連するデータ処理システム
をブロツク図で示したもので、１がCPU、２が
MXC、３がアタツチメント、４がアドレス線、
５がデータ線、６がセレクト線、７がリクエスト
線である。

そして、第２図において、該アタツチメント３
内に設けられている各種レジスタを＃０〜＃Ｆで
示している。＃０はデータレジスタ、＃１はコマ
ンドレジスタ、＃２はコントロールレジスタであ
つて、データ転送要求を指示する時“１”となる
DRQ、ステータス転送要求を指示する時“１”
となるSRQ、等入出力動作に必要な制御情報が
蓄積される。＃３はステータスレジスタである。

かかるデータ処理システムにおいて、MXC２
からＩ／Ｏへの起動は、当該アタツチメント３に
対して、MXC２がセレクト線６をオンにし、ア
タツチメント３内に設けられているコマンドレジ
スタ＃１にコマンドをライトすることにより実行
される。

Ｉ／Ｏからデータ転送を要求する場合は、先ず
Ｉ／Ｏが、アタツチメント３内に設けられている
コントロールレジスタ＃２のDRQビツトをオン
にすると、オア回路３１を通して、RQi信号がリ
クエスト線７を付勢して、MXC２に送出される。

MXC２は各アタツチメント３からのRQi信号
を、リクエスト線７を見て検出すると、プライオ
リテイをとり、一番高いプライオリテイのアタツ
チメント３を選択する為に、該セレクト線６をオ
ンにして、アドレス線４を付勢し、該アタツチメ
ント３のコントロールレジスタ＃２を選択し、デ
ータ線５を通してその内容を読み出すように動作
する。

この動作により、Ｉ／Ｏからの要求が、データ
転送要求なのか、終結要求なのかが判明するが、
若し、該要求がセカンダリの終結要求であり、且
つ該Ｉ／Ｏのサブチヤネルにプライマリ割り込み
を保留している場合であると、MXC２は当該ア
タツチメント３に対して、該終結要求（即ち、
SPQ）の送出を止めるように指示する。

例えば、該アタツチメント３のコントロールレ
ジスタ＃２の特定ビツトをスタツクビツトとし
て、該ビツトをオンとすることにより、該アタツ
チメントからのSPQを閉塞することができる。

然し、この方法では、MXC２において、上記
スタツクビツトをオンとしたアタツチメントの位
置を記憶しておいて、CPU１での上記割り込み
マスクがオフとなつた時点で、該アタツチメント
３のコントロールレジスタ＃２のスタツクビツト
をオフにしてやる機能が必要となる。

又、上記記憶手段を設けない場合は、MXC２
に接続されている総てのアタツチメント３のコン
トロールレジスタ＃２の上記スタツクビツトを読
み出して確認する必要があり、いずれにしても
MXC２に対する負担を重くする問題があつた。

従つて、上記スタツクビツトを設けたり等しな
いで、SRQを送出の侭にしておくと、MXC２に
おいて、他のアタツチメント３に対するサービス
を行う為に、各アタツチメント３からのRQi信号
を、前記リクエスト線７を見て検出する動作に移
ると、再びプライオリテイの一番高いアタツチメ
ント３からのSRQが選ばれることになり、〔即
ち、SRQ（セカンダリ割り込み）が受け付けられ
ない状態にあるのに、再び選ばれるという無効動
作の発生が起こり〕、他のプライオリテイの低い
アタツチメント３からのデータ転送要求（即ち、
DRQ）は、CPU１での上記Ｉ／Ｏ割り込みマス
クがオフとなる迄、MXC２に受け付けられない
という問題があつた。

(d) 発明の目的 本発明は上記従来の欠点に鑑み、CPUと、
MXCと、Ｉ／Ｏが接続されるアタツチメントと
で構成されるデータ処理システムであつて、上記
MXCとアタツチメントとの間には、該アタツチ
メントを選択するセレクト線と、該アタツチメン
ト内に設けられている各種レジスタを選択する為
のアドレス線と、該選択されたレジスタに対して
データをリード、ライトする為のデータ線とから
なるインタフエース線で接続されているデータ処
理システムにおいて、前記専用インタフエース線
を設けないで、セカンダリ割り込みを保留する方
法を提供することを目的とするものである。

(e) 発明の構成 そしてこの目的は、本発明によれば、中央処理
装置と、マルチプレクサチヤネルと、入出力装置
が接続されるアタツチメントとで構成されるデー
タ処理システムであつて、上記マルチプレクサチ
ヤネルとアタツチメントとの間が、該アタツチメ
ントを選択するセレクト線と、該アタツチメント
内に設けられている各種レジスタを選択する為の
アドレス線と、該選択されたレジスタに対してデ
ータをリード、ライトする為のデータ線とからな
るインタフエースで接続されているデータ処理シ
ステムにおいて、上記全てのアタツチメントに共
通な特定のアドレスを設定し、上記セレクト線と
は無関係に、上記マルチプレクサチヤネルから上
記アドレス線を介して上記特定のアドレスが送出
され、各アタツチメントでデコードされていると
きに、上記入出力装置からステータス要求が到来
している場合、該アタツチメントにより上記マル
チプレクサチヤネルに対するステータス要求の送
出を抑止する方法を提供することによつて達成さ
れ、アタツチメントからのセカンダリ割り込みの
無効動作を無くすることができ、アタツチメント
からのデータ転送を効率良く行うことができる利
点がある。

(f) 発明の実施例 以下本発明の実施例を図面によつて詳述する。
第３図が本発明の一実施例をブロツク図で示した
図である。

本図において、４，６，＃２，DRQ，SRQは
第１図、第２図で説明したものと同じものであ
る。１１はデコーダで、その出力信号はアタツチ
メント３での各レジスタを選択するのに使用され
る。８，９，１０はナンド回路であり、９，１０
が第２図におけるオア回路３１相当の機能を構成
している。

本発明においては、アタツチメント３における
各種レジスタを選択するアドレス線４の特定のア
ドレス値（例えば、16進数の‘F'、即ち、全‘
1'）を、MXC２接続されている総てのアタツチ
メント３に共通に使用できるステータスサプレス
線として割り当て、各アタツチメント３はセレク
ト線６のオン／オフに関係なく、上記アドレスＦ
をナンド回路８において検出すると、ナンド回路
９を閉塞して、コントロールレジスタ＃２の
SRQを抑止するように動作する。

上記機能を用いて、MXC２はCPU１における
Ｉ／Ｏ割り込みマスクが開く迄、アドレス線４に
全‘1'を送出することにより、各アタツチメント
３からのSRQをサプレスすることができる。

その結果、第１図、第２図で説明したようなア
タツチメント３からのSRQの無効動作をなくす
ることができ、他のアタツチメント３からのデー
タ転送（DRQ）を有効に処理することができる
ようになる。

(g) 発明の効果 以上、詳細に説明したように、本発明のスタツ
ク処理方式は、CPUと、MXCと、Ｉ／Ｏが接続
されるアタツチメントとで構成されるデータ処理
システムであつて、上記MXCとアタツチメント
との間には、該アタツチメントを選択するセレク
ト線と、該アタツチメント内に設けられている各
種レジスタを選択する為のアドレス線と、該選択
されたレジスタに対してデータをリード、ライト
する為のデータ線とからなるインタフエース線で
接続されているデータ処理システムにおいて、ア
タツチメント内の各種レジスタを指定するアドレ
ス線を特定の値全‘1'とすることにより、各アタ
ツチメントからのステータス要求（SRQ）をサ
プレスするように制御されるので、CPUにおい
てＩ／Ｏ割り込みマスクがオンとなつていて、プ
ライオリテイの高いアタツチメントからのSRQ
（セカンダリ割り込み）の無効動作によつて、プ
ライオリテイの低い他のアタツチメントからのデ
ータ転送（DRQ）が阻止されるような場合にお
いても、上記プライオリテイの高いアタツチメン
トからのSRQを抑止して、プライオリテイの低
いアタツチメントからのデータ転送を有効に処理
することができる効果がある。

【図面の簡単な説明】

第１図は本発明に関連するデータ処理システム
をブロツク図で示した図、第２図は第１図で説明
したアタツチメント内に設けられている各種レジ
スタを説明する図、第３図は本発明の一実施例を
ブロツク図で示した図である。 図面において、１は中央処理装置（CPU）、２
はマルチプレクサチヤネル（MXC）、３はアタツ
チメント１〜ｎ、４はアドレス線、５はデータ
線、６はセレクト線、＃０〜＃Ｆはアタツチメン
ト３内に設けられている各種レジスタ、７はリク
エスト線、DRQはデータ転送要求、SRQはステ
ータス要求、RQi信号はアタツチメント３からの
各種要求の論理和信号、をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置と、マルチプレクサチヤネル
   と、入出力装置が接続されるアタツチメントとで
   構成されるデータ処理システムであつて、上記マ
   ルチプレクサチヤネルとアタツチメントとの間
   が、該アタツチメントを選択するセレクト線と、
   該アタツチメント内に設けられている各種レジス
   タを選択する為のアドレス線と、該選択されたレ
   ジスタに対してデータをリード、ライトする為の
   データ線とからなるインタフエースで接続されて
   いるデータ処理システムにおいて、上記全てのア
   タツチメントに共通な特定のアドレスを設定し、
   上記セレクト線とは無関係に、上記マルチプレク
   サチヤネルから上記アドレス線を介して上記特定
   のアドレスが送出され、各アタツチメントでデコ
   ードされているときに、上記入出力装置からステ
   ータス要求が到来している場合、該アタツチメン
   トにより上記マルチプレクサチヤネルに対するス
   テータス要求の送出を抑止するようにしたことを
   特徴とするスタツク処理方式。