JPS6252342B2 - - Google Patents
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- JPS6252342B2 JPS6252342B2 JP10344483A JP10344483A JPS6252342B2 JP S6252342 B2 JPS6252342 B2 JP S6252342B2 JP 10344483 A JP10344483 A JP 10344483A JP 10344483 A JP10344483 A JP 10344483A JP S6252342 B2 JPS6252342 B2 JP S6252342B2
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- JP
- Japan
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- circuit
- interrupt
- signal
- empty area
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- 238000010586 diagram Methods 0.000 description 5
- 230000003139 buffering effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理システムにおけるバツフア
制御装置に関し、特にそのDMA書込み動作と割
込み処理とに関する。
制御装置に関し、特にそのDMA書込み動作と割
込み処理とに関する。
（従来技術）
一般にバツフアメモリは入力と出力との転送速
度の相違を吸収すべく使用されるが、一つのバツ
フアメモリ装置を介して複数の入出力制御装置か
らのDMA書込み転送を行うときには、DMAの終
了時に入出力制御装置より割込み要求が発生す
る。この場合には、DMA情報がすべて主記憶装
置へ転送された後にバツフア制御装置から割込み
処理装置に対して割込み要求が送出される。割込
み処理装置から受付け可を表わす信号が送出さ
れ、要求レベルが走行レベルより高いときには、
入出力制御装置に対して受付け成功が通知され
る。一方、受付け不可を表わす信号が送出され、
要求レベルが走行レベルより低いときには、入出
力制御装置に対して受付け不成功が通知され、再
度、割込み要求が促される。これらの一連の処理
において、すべてのDMA情報を主記憶装置に対
して転送し終るまで割込み要求の送出を待つなら
ば、この待ちのための手段におけるバツフアリン
グの効果は少なく、加えてスループツトも低下す
るという欠点があつた。
度の相違を吸収すべく使用されるが、一つのバツ
フアメモリ装置を介して複数の入出力制御装置か
らのDMA書込み転送を行うときには、DMAの終
了時に入出力制御装置より割込み要求が発生す
る。この場合には、DMA情報がすべて主記憶装
置へ転送された後にバツフア制御装置から割込み
処理装置に対して割込み要求が送出される。割込
み処理装置から受付け可を表わす信号が送出さ
れ、要求レベルが走行レベルより高いときには、
入出力制御装置に対して受付け成功が通知され
る。一方、受付け不可を表わす信号が送出され、
要求レベルが走行レベルより低いときには、入出
力制御装置に対して受付け不成功が通知され、再
度、割込み要求が促される。これらの一連の処理
において、すべてのDMA情報を主記憶装置に対
して転送し終るまで割込み要求の送出を待つなら
ば、この待ちのための手段におけるバツフアリン
グの効果は少なく、加えてスループツトも低下す
るという欠点があつた。
（発明の目的）
本発明の目的は、バツフアメモリに対して
DMA情報をロードしている間に入出力制御装置
からの割込み要求があつた場合には、その割込み
情報の割込みレベルを使用して、割込み処理装置
に対して割込み要求を送出し、割込みが受付け可
であれば、その割込み情報をバツフアメモリにロ
ードし、受付け不可であればロードしないで入出
力制御装置に対して再度、割込み要求を促すこと
によつてバツフアメモリが空き次第、複数の
DMA書込み情報をロードすると共に、割込み情
報をDMAの終了より先行しないようにしてロー
ドし、これによつて複数の入出力制御装置からの
DAM書込み情報と割込み情報とを順次ロードし
て、高速のDMA書込みを実現するように構成し
たバツフア制御装置を提供することにある。
DMA情報をロードしている間に入出力制御装置
からの割込み要求があつた場合には、その割込み
情報の割込みレベルを使用して、割込み処理装置
に対して割込み要求を送出し、割込みが受付け可
であれば、その割込み情報をバツフアメモリにロ
ードし、受付け不可であればロードしないで入出
力制御装置に対して再度、割込み要求を促すこと
によつてバツフアメモリが空き次第、複数の
DMA書込み情報をロードすると共に、割込み情
報をDMAの終了より先行しないようにしてロー
ドし、これによつて複数の入出力制御装置からの
DAM書込み情報と割込み情報とを順次ロードし
て、高速のDMA書込みを実現するように構成し
たバツフア制御装置を提供することにある。
（発明の構成）
本発明によるバツフア制御装置は、一端子が複
数の入出力制御装置と共に共通バスに接続され、
他端子が中央処理装置と主記憶装置とに接続され
たデータ制御装置に接続されたもので、複数の入
出力制御装置と主記憶装置との間でDMA書込み
転送を行い、複数の入出力制御装置から中央処理
装置に対して割込み要求を送出するように構成し
たシステムに使用されるものである。
数の入出力制御装置と共に共通バスに接続され、
他端子が中央処理装置と主記憶装置とに接続され
たデータ制御装置に接続されたもので、複数の入
出力制御装置と主記憶装置との間でDMA書込み
転送を行い、複数の入出力制御装置から中央処理
装置に対して割込み要求を送出するように構成し
たシステムに使用されるものである。
本発明によるバツフア制御装置は、バツフアメ
モリ回路と、このバツフアメモリ回路の空エリア
を管理するための空エリア管理回路と、複数の入
出力制御装置からのDMA書込み転送の終了に伴
う割込み要求を受付け、中央処理装置に対して割
込み要求を送出するための割込み要求回路と、バ
ツフアメモリ回路に対するロード制御を行うため
のロード制御回路とを具備したものである。
モリ回路と、このバツフアメモリ回路の空エリア
を管理するための空エリア管理回路と、複数の入
出力制御装置からのDMA書込み転送の終了に伴
う割込み要求を受付け、中央処理装置に対して割
込み要求を送出するための割込み要求回路と、バ
ツフアメモリ回路に対するロード制御を行うため
のロード制御回路とを具備したものである。
バツフアメモリ回路は、複数の入出力制御装置
からのアドレス、およびデータを含むDMA書込
み情報と、複数の入出力制御装置からの装置番
号、および割込みレベルを含む割込み情報を格納
しておくためのものである。
からのアドレス、およびデータを含むDMA書込
み情報と、複数の入出力制御装置からの装置番
号、および割込みレベルを含む割込み情報を格納
しておくためのものである。
空エリア管理回路は、バツフアメモリ回路から
送出されてくる空エリア表示信号によつてバツフ
アメモリの空エリアを管理し、割込み要求回路に
対して空エリアの有無を表わす空エリア有無信号
を送出すると共に、ロード制御回路に対して第１
のロード可否信号を送出するためのものである。
送出されてくる空エリア表示信号によつてバツフ
アメモリの空エリアを管理し、割込み要求回路に
対して空エリアの有無を表わす空エリア有無信号
を送出すると共に、ロード制御回路に対して第１
のロード可否信号を送出するためのものである。
割込み要求回路は、複数の入出力制御装置から
のDMA書込み転送の終了に伴う割込み要求を受
付け、空エリア管理回路からの空エリア有無信号
を受信したときに、空エリア有無信号が有を示し
ているならば、割込み情報のなかの割込みレベル
を使用して中央処理装置に対して割込み要求を送
出し、中央処理装置からの割込み受付け可否信号
を受付けると共に、ロード制御回路に対して第２
のロード可否信号を送出するためのものである。
のDMA書込み転送の終了に伴う割込み要求を受
付け、空エリア管理回路からの空エリア有無信号
を受信したときに、空エリア有無信号が有を示し
ているならば、割込み情報のなかの割込みレベル
を使用して中央処理装置に対して割込み要求を送
出し、中央処理装置からの割込み受付け可否信号
を受付けると共に、ロード制御回路に対して第２
のロード可否信号を送出するためのものである。
ロード制御回路は、空エリア管理回路から送出
された第１のロード可否信号が可を指示している
場合には、DMA書込み情報をロードする旨を表
わす制御信号をバツフアメモリ回路に対して出力
し、割込み要求回路から出力される第２のロード
可否信号が可を指示しているときには、割込み情
報をロードする旨を表わす制御信号をバツフアメ
モリ回路に対して出力し、共通パスに対してバス
サイクルを終了させるための応答をするためのも
のである。
された第１のロード可否信号が可を指示している
場合には、DMA書込み情報をロードする旨を表
わす制御信号をバツフアメモリ回路に対して出力
し、割込み要求回路から出力される第２のロード
可否信号が可を指示しているときには、割込み情
報をロードする旨を表わす制御信号をバツフアメ
モリ回路に対して出力し、共通パスに対してバス
サイクルを終了させるための応答をするためのも
のである。
（実施例）
次に、本発明について図面を参照して詳細に説
明する。
明する。
第１図は本発明によるバツフア制御装置のシス
テムにおける位置づけを示すものである。第１図
において、バツフア制御装置１０と第１〜第３の
入出力制御装置５０，６０，７０との間は共通バ
ス１００により接続され、中央処理装置２０と主
記憶装置４０との間はデータ制御装置３０とそれ
ぞれのバス３００，４００により接続され、バツ
フア制御装置１０とデータ制御装置３０との間は
バス２００により接続してある。第１〜第３の入
出力制御装置５０，６０，７０は、それぞれバツ
フア制御装置１０を介して主記憶装置４０に対し
てDMA転送を行い、中央処理装置２０に対して
割込み要求を送出することができる。
テムにおける位置づけを示すものである。第１図
において、バツフア制御装置１０と第１〜第３の
入出力制御装置５０，６０，７０との間は共通バ
ス１００により接続され、中央処理装置２０と主
記憶装置４０との間はデータ制御装置３０とそれ
ぞれのバス３００，４００により接続され、バツ
フア制御装置１０とデータ制御装置３０との間は
バス２００により接続してある。第１〜第３の入
出力制御装置５０，６０，７０は、それぞれバツ
フア制御装置１０を介して主記憶装置４０に対し
てDMA転送を行い、中央処理装置２０に対して
割込み要求を送出することができる。
第２図は本発明によるバツフア制御装置の一実
施例を示すブロツク構成図である。第２図におい
て、バツフア制御装置は第１および第２のインタ
ーフエース回路１１，１６と、バツフアメモリ回
路１２と、ロード制御回路１３と、空エリア管理
回路１４と、割込み要求回路１５とを具備して構
成したものである。
施例を示すブロツク構成図である。第２図におい
て、バツフア制御装置は第１および第２のインタ
ーフエース回路１１，１６と、バツフアメモリ回
路１２と、ロード制御回路１３と、空エリア管理
回路１４と、割込み要求回路１５とを具備して構
成したものである。
第２図において、第１のインターフエース回路
１１は共通バス１００に接続され、入出力制御装
置５０，６０，７０などとの間でインターフエー
スを行うためのものである。第２のインターフエ
ース回路１６はバス２００に接続され、データ制
御回路３０との間でインターフエースを行うため
のものである。
１１は共通バス１００に接続され、入出力制御装
置５０，６０，７０などとの間でインターフエー
スを行うためのものである。第２のインターフエ
ース回路１６はバス２００に接続され、データ制
御回路３０との間でインターフエースを行うため
のものである。
第２図において、DMA書込み情報と割込み情
報とはバツフアメモリ回路１２に格納され、順
次、第２のインターフエース回路１６を介してデ
ータ制御装置３０へ転送される。ロード制御回路
１３は空エリア管理回路１４から信号線ｅを介し
て送出される第１のロード可否信号と、割込要求
回路１５から信号線ｆを介して送出される第２の
ロード可否信号とにしたがい、信号線ｄを介して
バツフアメモリ回路１２に対しロード信号を送出
し、ロードの指示を行う。ロード制御回路１３は
バツフアメモリ回路１２にデータをロードした
後、または割込み要求回路１５から第２のロード
可否信号が送出されてきたときには信号線ｃ上の
バス応答信号によりバスサイクルを終了させるべ
く、第１のインターフエース回路１１を介して第
１または第２、あるいは第３の入出力制御装置５
０，６０，７０へ応答を返送する。
報とはバツフアメモリ回路１２に格納され、順
次、第２のインターフエース回路１６を介してデ
ータ制御装置３０へ転送される。ロード制御回路
１３は空エリア管理回路１４から信号線ｅを介し
て送出される第１のロード可否信号と、割込要求
回路１５から信号線ｆを介して送出される第２の
ロード可否信号とにしたがい、信号線ｄを介して
バツフアメモリ回路１２に対しロード信号を送出
し、ロードの指示を行う。ロード制御回路１３は
バツフアメモリ回路１２にデータをロードした
後、または割込み要求回路１５から第２のロード
可否信号が送出されてきたときには信号線ｃ上の
バス応答信号によりバスサイクルを終了させるべ
く、第１のインターフエース回路１１を介して第
１または第２、あるいは第３の入出力制御装置５
０，６０，７０へ応答を返送する。
次に第３図に示すバツフア制御装置１０の動作
フローと、第４図に示すバツフアリングの概念図
とに基づいて動作の説明を行う。
フローと、第４図に示すバツフアリングの概念図
とに基づいて動作の説明を行う。
まず、第１の入出力制御装置５０から送出され
たA1〜Anまでの情報のDMA書込み動作が開始さ
れ、次に任意の時間に第２の入出力制御装置６０
から送出されたB1〜Bnまでの情報のDMA書込み
が開始されたものとする。割込みが発生するまで
は、空エリア管理回路１４によつてバツフアメモ
リ回路１２に空エリアがあることを見出したなら
ばロード制御回路１３によつて第１のインターフ
エース回路１１から信号線ｂを介しバツフアメモ
リ回路１２に対してDMA書込み情報がロードさ
れる。一方、バツフアメモリ回路１２は第２のイ
ンターフエース回路１６を介して信号線にDMA
情報を順次送出して主記憶装置４０へ転送する。
この場合、A2〜An，B1〜Bnはそれぞれ到着した
順位に応じて転送される。第１の入出力制御装置
５０がDMA転送を終了し、INTERRUPTを要求
したものとすれば割込み要求回路１５は信号線ｂ
上の割込み情報と信号線ｇ上の割込レベルとに応
じてデータ制御装置３０へ割込み要求を行う。デ
ータ制御装置３０は現在の走行レベルと要求され
たレベルとを比較し、受付け可であればバス２０
０を介して信号線ｌ上に割込み応答受付け可を表
わす信号を送出する。空エリア管理回路１４より
信号線ｉを介して常時、送出されている空エリア
有無信号が空を示しているならば、割込み要求回
路１５は信号線ｆを介してロード制御回路１３に
対してロード可を表わすロード可否信号を送出
し、信号線ｂ上の割込み情報をロードさせる。し
かし、信号線ｌ上の信号が割込み応答受付け不可
を表わすものであつたならば、走行レベルの要求
はレベルが低いため、再度要求する必要がある。
したがつて、割込み情報はロードされず、第１の
入出力制御装置５０に対して再度、割込みを発生
すべく促しのためのバス応答を信号線ｃを介して
返送する。信号線ｉ上の空エリア有無信号が無を
表わしているならば、有となるまでロードは待た
される。信号線ｉ上の空エリア有無信号が無を表
わしている場合にはDMA書込み情報と割込み情
報とのロードは待たされ、共通バス１００はロツ
クされたままである。主記憶装置４０の転送能力
は共通バス１００の転送能力に比べて高いため、
このロツク時間中には見かけ上共通バス１００が
ロツクされる確率は非常に小さいものである。
たA1〜Anまでの情報のDMA書込み動作が開始さ
れ、次に任意の時間に第２の入出力制御装置６０
から送出されたB1〜Bnまでの情報のDMA書込み
が開始されたものとする。割込みが発生するまで
は、空エリア管理回路１４によつてバツフアメモ
リ回路１２に空エリアがあることを見出したなら
ばロード制御回路１３によつて第１のインターフ
エース回路１１から信号線ｂを介しバツフアメモ
リ回路１２に対してDMA書込み情報がロードさ
れる。一方、バツフアメモリ回路１２は第２のイ
ンターフエース回路１６を介して信号線にDMA
情報を順次送出して主記憶装置４０へ転送する。
この場合、A2〜An，B1〜Bnはそれぞれ到着した
順位に応じて転送される。第１の入出力制御装置
５０がDMA転送を終了し、INTERRUPTを要求
したものとすれば割込み要求回路１５は信号線ｂ
上の割込み情報と信号線ｇ上の割込レベルとに応
じてデータ制御装置３０へ割込み要求を行う。デ
ータ制御装置３０は現在の走行レベルと要求され
たレベルとを比較し、受付け可であればバス２０
０を介して信号線ｌ上に割込み応答受付け可を表
わす信号を送出する。空エリア管理回路１４より
信号線ｉを介して常時、送出されている空エリア
有無信号が空を示しているならば、割込み要求回
路１５は信号線ｆを介してロード制御回路１３に
対してロード可を表わすロード可否信号を送出
し、信号線ｂ上の割込み情報をロードさせる。し
かし、信号線ｌ上の信号が割込み応答受付け不可
を表わすものであつたならば、走行レベルの要求
はレベルが低いため、再度要求する必要がある。
したがつて、割込み情報はロードされず、第１の
入出力制御装置５０に対して再度、割込みを発生
すべく促しのためのバス応答を信号線ｃを介して
返送する。信号線ｉ上の空エリア有無信号が無を
表わしているならば、有となるまでロードは待た
される。信号線ｉ上の空エリア有無信号が無を表
わしている場合にはDMA書込み情報と割込み情
報とのロードは待たされ、共通バス１００はロツ
クされたままである。主記憶装置４０の転送能力
は共通バス１００の転送能力に比べて高いため、
このロツク時間中には見かけ上共通バス１００が
ロツクされる確率は非常に小さいものである。
第２の入出力制御装置６０からの情報B1〜Bn
のDMA書込みが終了した後の割込み処理も、第
１の入出力制御装置５０の場合と同様であるた
め、動作の説明は省略する。
のDMA書込みが終了した後の割込み処理も、第
１の入出力制御装置５０の場合と同様であるた
め、動作の説明は省略する。
割込み要求はDMAの終了時に発生するもので
あるため、バツフアメモリ回路１２からの出力は
順序が正しくなければならない。また、第１ある
いは第２の入出力制御装置５０，６０から発生し
た割込み要求も早く到着したものから順次処理さ
れなければならない。よつて、バツフアメモリ回
路１２へのデータの通過タイミングは共通バス１
００への通過タイミングと同じになる。また、バ
ツフアメモリ回路１２は、第１および第２の入出
力制御装置５０，６０の区別をせず、しかも第３
の入出力制御装置７０からも入力が可能であり、
割込み信号の通過もDMA書込み時だけでなく、
一般のアテンシヨン割込み等、他の入出力制御装
置から任意に受付け制御することができる。一
方、割込み要求回路１５から受付けた割込みのレ
ベルは現在の走行レベルより高いため、データ制
御装置３０から割込み要求回路１５に対して受付
け可を通知してから、実際の割込み情報を信号線
ｂを経由してバツフアメモリ回路１２を通過し、
第２のインターフエース回路１６からデータ制御
装置３０に到着するまでの時間は、バツフアメモ
リ回路１２と主記憶装置４０との間の転送速度に
依存する。しかし、この転送速度は第１および第
２の入出力制御装置５０，６０の転送速度に比べ
て高速度であるため、割込み処理に至るまでの時
間への影響は少ない。
あるため、バツフアメモリ回路１２からの出力は
順序が正しくなければならない。また、第１ある
いは第２の入出力制御装置５０，６０から発生し
た割込み要求も早く到着したものから順次処理さ
れなければならない。よつて、バツフアメモリ回
路１２へのデータの通過タイミングは共通バス１
００への通過タイミングと同じになる。また、バ
ツフアメモリ回路１２は、第１および第２の入出
力制御装置５０，６０の区別をせず、しかも第３
の入出力制御装置７０からも入力が可能であり、
割込み信号の通過もDMA書込み時だけでなく、
一般のアテンシヨン割込み等、他の入出力制御装
置から任意に受付け制御することができる。一
方、割込み要求回路１５から受付けた割込みのレ
ベルは現在の走行レベルより高いため、データ制
御装置３０から割込み要求回路１５に対して受付
け可を通知してから、実際の割込み情報を信号線
ｂを経由してバツフアメモリ回路１２を通過し、
第２のインターフエース回路１６からデータ制御
装置３０に到着するまでの時間は、バツフアメモ
リ回路１２と主記憶装置４０との間の転送速度に
依存する。しかし、この転送速度は第１および第
２の入出力制御装置５０，６０の転送速度に比べ
て高速度であるため、割込み処理に至るまでの時
間への影響は少ない。
（発明の効果）
本発明は以上説明したように、一つのバツフア
制御装置の内部に空エリア管理回路と、割込み要
求回路と、ロード制御回路とを設置して組合わ
せ、これによつてDMA情報のロードと割込み情
報のロードとを制御するように構成したことによ
り、複数の高速のDMA書込みと割込み要求とを
順序付け、システムのスループツトを低下させる
ことなくバツフアリングを実現することができる
という効果がある。
制御装置の内部に空エリア管理回路と、割込み要
求回路と、ロード制御回路とを設置して組合わ
せ、これによつてDMA情報のロードと割込み情
報のロードとを制御するように構成したことによ
り、複数の高速のDMA書込みと割込み要求とを
順序付け、システムのスループツトを低下させる
ことなくバツフアリングを実現することができる
という効果がある。
第１図は、バツフア制御装置を使用した処理シ
ステムの一例を示すブロツク図である。第２図
は、本発明によるバツフア制御装置の一実施例の
構成を示すブロツク図である。第３図は、第２図
に示したバツフア制御装置の動作例を示すフロー
チヤートである。第４図は、第２図に示したバツ
フア制御装置によるバツフアリングの一例を示す
概念図である。 １０……バツフア制御回路、２０……中央処理
回路、３０……データ制御回路、４０……主記憶
装置、５０，６０，７０……入出力制御装置、１
１，１６……インターフエース回路、１２……バ
ツフアメモリ回路、１３……ロード制御回路、１
４……空エリア管理回路、１５……割込み要求回
路、１００，２００，３００，４００……バス、
ａ〜ｍ……信号線。
ステムの一例を示すブロツク図である。第２図
は、本発明によるバツフア制御装置の一実施例の
構成を示すブロツク図である。第３図は、第２図
に示したバツフア制御装置の動作例を示すフロー
チヤートである。第４図は、第２図に示したバツ
フア制御装置によるバツフアリングの一例を示す
概念図である。 １０……バツフア制御回路、２０……中央処理
回路、３０……データ制御回路、４０……主記憶
装置、５０，６０，７０……入出力制御装置、１
１，１６……インターフエース回路、１２……バ
ツフアメモリ回路、１３……ロード制御回路、１
４……空エリア管理回路、１５……割込み要求回
路、１００，２００，３００，４００……バス、
ａ〜ｍ……信号線。
Claims (1)
- １ 一端子が複数の入出力制御装置と共に共通バ
スに接続され、他端子が中央処理装置と主記憶装
置とに接続されたデータ制御装置に接続され、前
記複数の入出力制御装置と前記主記憶装置との間
でDMA書込み転送を行い、前記複数の入出力制
御装置から前記中央処理装置に対して割込み要求
を送出するように構成したシステムに使用される
バツフア制御装置であつて、前記複数の入出力制
御装置からのアドレスおよびデータを含むDMA
書込み情報、および前記複数の入出力制御装置か
らの装置番号、ならびに割込みレベルを含む割込
み情報などを格納しておくためのバツフアメモリ
回路と、前記バツフアメモリ回路から送られてく
る空エリア表示信号により前記バツフアメモリ回
路の空エリアを管理し、空エリアの有無を表わす
空エリア有無信号を出力すると共に第１のロード
可否信号を出力するための空エリア管理回路と、
前記複数の入出力制御装置からの前記DMA書込
み転送の終了に伴う割込み要求を受付け、前記空
エリア管理回路からの前記空エリア有無信号を受
信したときに、前記空エリア有無信号が有を示し
ているならば前記割込み情報のなかの割込みレベ
ルを使用して前記中央処理装置に対して割込み要
求を送出し、前記中央処理装置からの割込み受付
け可否信号を受付けると共に第２のロード可否信
号を出力するための割込み要求回路と、前記空エ
リア管理回路から出力された前記第１のロード可
否信号が可を指示しているときには、前記DMA
書込み情報をロードする旨を表わす制御信号を前
記バツフア回路に対して送出し、前記割込み要求
回路から出力される前記第２のロード可否信号が
可を指示しているときには、前記割込み情報をロ
ードする旨を表わす制御信号を前記バツフアメモ
リ回路に対して送出し、前記共通バスに対してバ
スサイクルを終了させるための応答をするための
ロード制御回路とを具備して構成したことを特徴
とするバツフア制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10344483A JPS59226925A (ja) | 1983-06-07 | 1983-06-07 | バツフア制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10344483A JPS59226925A (ja) | 1983-06-07 | 1983-06-07 | バツフア制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59226925A JPS59226925A (ja) | 1984-12-20 |
| JPS6252342B2 true JPS6252342B2 (ja) | 1987-11-05 |
Family
ID=14354198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10344483A Granted JPS59226925A (ja) | 1983-06-07 | 1983-06-07 | バツフア制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59226925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01220741A (ja) * | 1988-02-25 | 1989-09-04 | Eiji Adachi | 動吸振器型制振材 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3683943D1 (de) * | 1986-11-14 | 1992-03-26 | Ibm | Steuerungsschnittstelle fuer datentransfer zwischen einer datenverarbeitungseinheit und ein-ausgabevorrichtungen. |
-
1983
- 1983-06-07 JP JP10344483A patent/JPS59226925A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01220741A (ja) * | 1988-02-25 | 1989-09-04 | Eiji Adachi | 動吸振器型制振材 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59226925A (ja) | 1984-12-20 |
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