JPH0650494B2 - 入出力制御装置におけるデータ転送方式 - Google Patents
入出力制御装置におけるデータ転送方式Info
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- JPH0650494B2 JPH0650494B2 JP16240190A JP16240190A JPH0650494B2 JP H0650494 B2 JPH0650494 B2 JP H0650494B2 JP 16240190 A JP16240190 A JP 16240190A JP 16240190 A JP16240190 A JP 16240190A JP H0650494 B2 JPH0650494 B2 JP H0650494B2
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Description
【発明の詳細な説明】 〔概要〕 本発明は、入出力制御装置におけるデータ転送方式に関
し、 プロセッサの処理を妨げることなく、転送処理の遅れを
少なくすることを目的とし、 複数の入出力装置にそれぞれが接続される各入出力制御
回路と、主メモリおよび入出力装置間でデータをＤＭＡ
転送するための高速ＤＭＡバスと、転送状態を制御する
プロセッサとを備えた入出力制御装置に、バッファメモ
リと、各入出力制御回路および高速ＤＭＡバスが接続さ
れるバッファメモリ制御回路とを設け、両者を高速バッ
ファメモリＤＭＡバスを介して接続し、プロセッサはバ
ッファメモリ制御回路中のデータ転送路を、入出力装置
の一方と主メモリとの間で高速ＤＭＡバスによるデータ
転送が行なわれているとき、他方の入出力装置のデータ
を主メモリに転送する要求があればそのデータをバッフ
ァメモリに格納し、また前記データ転送の終了通知をう
けたとき、当該格納データを高速ＤＭＡバスを介して主
メモリに転送するように切替え制御する構成を有する。
し、 プロセッサの処理を妨げることなく、転送処理の遅れを
少なくすることを目的とし、 複数の入出力装置にそれぞれが接続される各入出力制御
回路と、主メモリおよび入出力装置間でデータをＤＭＡ
転送するための高速ＤＭＡバスと、転送状態を制御する
プロセッサとを備えた入出力制御装置に、バッファメモ
リと、各入出力制御回路および高速ＤＭＡバスが接続さ
れるバッファメモリ制御回路とを設け、両者を高速バッ
ファメモリＤＭＡバスを介して接続し、プロセッサはバ
ッファメモリ制御回路中のデータ転送路を、入出力装置
の一方と主メモリとの間で高速ＤＭＡバスによるデータ
転送が行なわれているとき、他方の入出力装置のデータ
を主メモリに転送する要求があればそのデータをバッフ
ァメモリに格納し、また前記データ転送の終了通知をう
けたとき、当該格納データを高速ＤＭＡバスを介して主
メモリに転送するように切替え制御する構成を有する。
本発明は、入出力装置とのデータ転送ポートが２系統あ
る入出力制御装置における、当該入出力装置と主メモリ
との間の高速ＤＭＡバスを用いたデータ転送方式に関す
る。
る入出力制御装置における、当該入出力装置と主メモリ
との間の高速ＤＭＡバスを用いたデータ転送方式に関す
る。
入出力装置とのデータ転送ポートが２系統ある入出力制
御装置における、従来のデータ転送方式は第５図のよう
になっている。
御装置における、従来のデータ転送方式は第５図のよう
になっている。
第５図において、第１の入出力装置51，第２の入出力装
置52は、それぞれ入出力制御装置50，システムバス66を
介して主メモリ64との間でデータをＤＭＡ転送してい
る。
置52は、それぞれ入出力制御装置50，システムバス66を
介して主メモリ64との間でデータをＤＭＡ転送してい
る。
ここで、入出力制御装置50は、第１の入出力装置51およ
び第２の入出力装置52からのデータを主メモリ64へ同時
に転送しており、そのための高速ＤＭＡバス62と低速Ｄ
ＭＡバス63とを備え、以下に示すような経路 ″第１の入出力装置51と主メモリ64との間のデータ転
送（第１の接続系統） 第１の入出力装置51−第１の入出力制御回路56−高速Ｄ
ＭＡバス62−システムバスデータ制御回路55−システム
バス66−主メモリ64 ″第２の入出力装置52と主メモリ64との間のデータ転
送（第２の接続系統） 第２の入出力装置52−第２の入出力制御回路57−バッフ
ァ制御回路58−データバッファ59−（格納したデータが
規定量に達してから）バッファ制御回路58−低速ＤＭＡ
バス63−内部データバス60−システムバスデータ制御回
路55−システムバス66−主メモリ64 で各入出力装置のデータをＤＭＡ転送している。
び第２の入出力装置52からのデータを主メモリ64へ同時
に転送しており、そのための高速ＤＭＡバス62と低速Ｄ
ＭＡバス63とを備え、以下に示すような経路 ″第１の入出力装置51と主メモリ64との間のデータ転
送（第１の接続系統） 第１の入出力装置51−第１の入出力制御回路56−高速Ｄ
ＭＡバス62−システムバスデータ制御回路55−システム
バス66−主メモリ64 ″第２の入出力装置52と主メモリ64との間のデータ転
送（第２の接続系統） 第２の入出力装置52−第２の入出力制御回路57−バッフ
ァ制御回路58−データバッファ59−（格納したデータが
規定量に達してから）バッファ制御回路58−低速ＤＭＡ
バス63−内部データバス60−システムバスデータ制御回
路55−システムバス66−主メモリ64 で各入出力装置のデータをＤＭＡ転送している。
なお、入出力制御装置50の各入出力制御回路56，57やメ
モリ等はメインプロセッサ53によって制御されており、
また内部アドレスバス61とシステムバス66とは共にシス
テムバス制御回路54に接続されている。
モリ等はメインプロセッサ53によって制御されており、
また内部アドレスバス61とシステムバス66とは共にシス
テムバス制御回路54に接続されている。
以上のように、従来の入出力装置とのデータ転送ポート
が２系統ある入出力制御装置におけるＤＭＡ転送方式で
は、第２の接続系統におけるデータ転送の際、内部デー
タバス60を使用している。そのため、もともと低速ＤＭ
Ａバス63を用いているこのＤＭＡ転送は、メインプロセ
ッサ53の行なう処理を妨げないように一定周期間隔で実
行されることになり、この接続系統におけるＤＭＡ転送
の処理が遅れてしまい、システム全体の性能が当該接続
系統での処理時間で制約されるという問題があった。
が２系統ある入出力制御装置におけるＤＭＡ転送方式で
は、第２の接続系統におけるデータ転送の際、内部デー
タバス60を使用している。そのため、もともと低速ＤＭ
Ａバス63を用いているこのＤＭＡ転送は、メインプロセ
ッサ53の行なう処理を妨げないように一定周期間隔で実
行されることになり、この接続系統におけるＤＭＡ転送
の処理が遅れてしまい、システム全体の性能が当該接続
系統での処理時間で制約されるという問題があった。
そこで、本発明では、大容量のバッファメモリと、各入
出力制御回路および高速ＤＭＡバスを接続したバッファ
メモリ制御回路とを入出力制御装置に設け、両者を高速
バッファメモリＤＭＡバスで接続するとともに、メイン
プロセッサが当該バッファメモリ制御回路を、一方の入
出力装置が高速ＤＭＡバスを使用して主メモリとの間で
データをＤＭＡ転送しているとき、他方の入出力装置か
らのデータを主メモリに転送する要求があればそのデー
タを高速バッファメモリＤＭＡバスを介してバッファメ
モリに格納し、また前記ＤＭＡ転送の終了通知を一方の
入出力制御装置から受けたとき、バッファメモリに格納
されたデータを高速ＤＭＡバスを介して主メモリに転送
するように制御し、各入出力装置と主メモリとの間のＤ
ＭＡ転送を内部データバスを使用することなしに、高速
ＤＭＡバスを用いて行ない、プロセッサの処理を妨げる
ことなく、転送処理の遅れを少なくすることを目的とす
る。
出力制御回路および高速ＤＭＡバスを接続したバッファ
メモリ制御回路とを入出力制御装置に設け、両者を高速
バッファメモリＤＭＡバスで接続するとともに、メイン
プロセッサが当該バッファメモリ制御回路を、一方の入
出力装置が高速ＤＭＡバスを使用して主メモリとの間で
データをＤＭＡ転送しているとき、他方の入出力装置か
らのデータを主メモリに転送する要求があればそのデー
タを高速バッファメモリＤＭＡバスを介してバッファメ
モリに格納し、また前記ＤＭＡ転送の終了通知を一方の
入出力制御装置から受けたとき、バッファメモリに格納
されたデータを高速ＤＭＡバスを介して主メモリに転送
するように制御し、各入出力装置と主メモリとの間のＤ
ＭＡ転送を内部データバスを使用することなしに、高速
ＤＭＡバスを用いて行ない、プロセッサの処理を妨げる
ことなく、転送処理の遅れを少なくすることを目的とす
る。
第１図は本発明の原理説明図である。
第１図において、 １は、入出力制御装置であり、第１の入出力装置９，第
２の入出力装置10およびシステムバス13が接続されてい
る。
２の入出力装置10およびシステムバス13が接続されてい
る。
２は、メインプロセッサであり、バッファメモリ制御回
路４等を制御している。
路４等を制御している。
３は、大容量のバッファメモリであり、一方の入出力装
置と主メモリ12との間で高速ＤＭＡバス８を用いたデー
タ転送をしているとき、他方の入出力装置から主メモリ
12へのデータの転送要求があればそのデータを格納し、
また主メモリ12からのデータバッファとしても用いら
れ、例えばビデオ信号用の大容量ＤＲＡＭが用いられて
いる。
置と主メモリ12との間で高速ＤＭＡバス８を用いたデー
タ転送をしているとき、他方の入出力装置から主メモリ
12へのデータの転送要求があればそのデータを格納し、
また主メモリ12からのデータバッファとしても用いら
れ、例えばビデオ信号用の大容量ＤＲＡＭが用いられて
いる。
４は、バッファメモリ制御回路であり、メインプロセッ
サ２からのコマンドを受け、当該バッファメモリ制御回
路中における、高速バッファメモリＤＭＡバス７，高速
ＤＭＡバス８および入出力制御回路5,6間のデータ転送
路の切替え制御を行ない、またバッファメモリ３のアド
レスの選択制御を行なっている。
サ２からのコマンドを受け、当該バッファメモリ制御回
路中における、高速バッファメモリＤＭＡバス７，高速
ＤＭＡバス８および入出力制御回路5,6間のデータ転送
路の切替え制御を行ない、またバッファメモリ３のアド
レスの選択制御を行なっている。
５は、第１の入出力制御回路であり、第１の入出力装置
９の入出力処理を制御している。
９の入出力処理を制御している。
６は、第２の入出力制御回路であり、第２の入出力装置
10の入出力処理を制御している。
10の入出力処理を制御している。
７は、高速バッファメモリＤＭＡバスであり、大容量の
バッファメモリ３とバッファメモリ制御回路４とを接続
している。
バッファメモリ３とバッファメモリ制御回路４とを接続
している。
８は、高速ＤＭＡバスであり、システムバス13とバッフ
ァメモリ制御回路４とを接続している。
ァメモリ制御回路４とを接続している。
９は第１の入出力装置、10は第２の入出力装置である。
11は、ＣＰＵであり、システムバス13を介して入出力制
御装置１に入出力指令を送っている。
御装置１に入出力指令を送っている。
12は、主メモリであり、システムバス13を介して入出力
制御装置１とＣＰＵ11に接続されている。
制御装置１とＣＰＵ11に接続されている。
13は、システムバスであり、ＣＰＵ11，主メモリ12及び
入出力制御装置１が接続されている。
入出力制御装置１が接続されている。
ここで、ＣＰＵ11からの入出力指令により、入出力制御
装置１が第１，第２の入出力装置９，10と主メモリ12と
の間でデータ転送を同時にする旨の要求があったとき、
メインプロセッサ２はバッファメモリ制御回路４に対
し、例えば高速ＤＭＡバス８と第１の入出力制御回路５
とを接続し、また当該高速ＤＭＡバス８が使用中である
ことを確認して高速バッファメモリＤＭＡバス７と第２
の入出力制御回路６とを接続する旨の指令を出す。その
結果、第１の入出力装置９と主メモリ12との間では高速
ＤＭＡバス８によるデータのＤＭＡ転送が行なわれ、ま
た第２の入出力装置からのデータは高速バッファメモリ
ＤＭＡバス７を介して大容量のバッファメモリ３に格納
される。そして、高速ＤＭＡバス８による前記ＤＭＡ転
送が終了すると、第１の入出力制御回路５はメインプロ
セッサ２に対して「ＤＭＡ転送の終了」を割り込み通知
する。この通知を受けたメインプロセッサ２はバッファ
メモリ制御回路４に対して高速ＤＭＡバス８が未使用状
態であることの確認およびデータ転送路の切替えを指示
し、高速ＤＭＡバス８が未使用であるときは、バッファ
メモリ３に格納されているデータを高速バッファメモリ
ＤＭＡバス７及び高速ＤＭＡバス８を介して主メモリ12
に伝送するようにバッファメモリ制御回路４中のデータ
転送路を切り換える。
装置１が第１，第２の入出力装置９，10と主メモリ12と
の間でデータ転送を同時にする旨の要求があったとき、
メインプロセッサ２はバッファメモリ制御回路４に対
し、例えば高速ＤＭＡバス８と第１の入出力制御回路５
とを接続し、また当該高速ＤＭＡバス８が使用中である
ことを確認して高速バッファメモリＤＭＡバス７と第２
の入出力制御回路６とを接続する旨の指令を出す。その
結果、第１の入出力装置９と主メモリ12との間では高速
ＤＭＡバス８によるデータのＤＭＡ転送が行なわれ、ま
た第２の入出力装置からのデータは高速バッファメモリ
ＤＭＡバス７を介して大容量のバッファメモリ３に格納
される。そして、高速ＤＭＡバス８による前記ＤＭＡ転
送が終了すると、第１の入出力制御回路５はメインプロ
セッサ２に対して「ＤＭＡ転送の終了」を割り込み通知
する。この通知を受けたメインプロセッサ２はバッファ
メモリ制御回路４に対して高速ＤＭＡバス８が未使用状
態であることの確認およびデータ転送路の切替えを指示
し、高速ＤＭＡバス８が未使用であるときは、バッファ
メモリ３に格納されているデータを高速バッファメモリ
ＤＭＡバス７及び高速ＤＭＡバス８を介して主メモリ12
に伝送するようにバッファメモリ制御回路４中のデータ
転送路を切り換える。
本発明における第１，第２の入出力装置９，10と主メモ
リ12との間のＤＭＡ転送の処理手順は第２図のようにな
っている。
リ12との間のＤＭＡ転送の処理手順は第２図のようにな
っている。
すなわち、 メインプロセッサ２は、入出力装置９，10と主メモ
リ12との間でＤＭＡ転送要求が出されているかどうかを
判断し、「YES」の場合はステップに進み、「NO」の
場合はこの判断を繰り返す。
リ12との間でＤＭＡ転送要求が出されているかどうかを
判断し、「YES」の場合はステップに進み、「NO」の
場合はこの判断を繰り返す。
高速ＤＭＡバス８の使用状態を示すフラグがビィジ
ィの状態になっているかどうかを確認し、「YES」の場
合はステップに進み、「NO」の場合はステップに進
む。
ィの状態になっているかどうかを確認し、「YES」の場
合はステップに進み、「NO」の場合はステップに進
む。
（高速ＤＭＡバス８に接続されていない）入出力装
置のデータを高速バッファメモリＤＭＡバス７を介して
バッファメモリ３に格納して次のステップに進む。
置のデータを高速バッファメモリＤＭＡバス７を介して
バッファメモリ３に格納して次のステップに進む。
高速ＤＭＡバス８を介して主メモリ12との間でＤＭ
Ａ転送を行なっている入出力装置の入出力制御回路から
の「ＤＭＡ転送の終了」の割り込み通知があったかどう
かを判断し、「YES」の場合は次のステップに進み、「N
O」の場合はこの判断を繰り返す。なお、前記の割り込
み通知に代えて高速ＤＭＡバス８の使用状態を示すフラ
グがビィジィの状態になっているかどうかを確認しても
よい。
Ａ転送を行なっている入出力装置の入出力制御回路から
の「ＤＭＡ転送の終了」の割り込み通知があったかどう
かを判断し、「YES」の場合は次のステップに進み、「N
O」の場合はこの判断を繰り返す。なお、前記の割り込
み通知に代えて高速ＤＭＡバス８の使用状態を示すフラ
グがビィジィの状態になっているかどうかを確認しても
よい。
バッファメモリ制御回路４中のデータ転送路を、バ
ッファメモリ３−高速バッファメモリＤＭＡバス７−高
速ＤＭＡバス８と接続されるように切り換えてステップ
に進む。
ッファメモリ３−高速バッファメモリＤＭＡバス７−高
速ＤＭＡバス８と接続されるように切り換えてステップ
に進む。
バッファメモリ制御回路４中のデータ転送路を、高
速ＤＭＡバス８−（これからＤＭＡ転送しようとする）
入出力制御回路と接続されるように切り換えて次のステ
ップに進む。
速ＤＭＡバス８−（これからＤＭＡ転送しようとする）
入出力制御回路と接続されるように切り換えて次のステ
ップに進む。
主メモリ12との間で、高速ＤＭＡバス８によるデー
タのＤＭＡ転送を行なう。
タのＤＭＡ転送を行なう。
のようになっている。
なお、以上のデータ転送処理は、入出力装置９，10から
主メモリ12に対してのＤＭＡ転送の場合だけではなく、
主メモリ12から一方の入出力装置へのＤＭＡ転送と、他
方の入出力装置から主メモリ12へのＤＭＡ転送とを同時
に行なう場合にも用いることができる。
主メモリ12に対してのＤＭＡ転送の場合だけではなく、
主メモリ12から一方の入出力装置へのＤＭＡ転送と、他
方の入出力装置から主メモリ12へのＤＭＡ転送とを同時
に行なう場合にも用いることができる。
第３図〜第４図を参照して本発明の実施例を説明する。
第３図は入出力制御装置の実施例を示す説明図であり、
第１の入出力装置51，第２の入出力装置52は、それぞれ
入出力制御装置30，システムバス66を介して主メモリ64
との間でデータのＤＭＡ転送を行なっている。
第１の入出力装置51，第２の入出力装置52は、それぞれ
入出力制御装置30，システムバス66を介して主メモリ64
との間でデータのＤＭＡ転送を行なっている。
そして、第５図で示される従来の入出力制御装置50と
は、 ・大容量のバッファメモリ31と、各入出力制御回路36，
37および高速ＤＭＡバス62が接続されるバッファメモリ
制御回路32とを設け、両者を高速バッファメモリＤＭＡ
バス33で接続していること ・バッファメモリ制御回路32において、各入出力制御回
路36，37と各バス（高速バッファメモリＤＭＡバス33，
高速ＤＭＡバス62，低速ＤＭＡバス63）との接続状態を
切り換えること ・高速ＤＭＡバス62の使用状態を示すフラグを設け、例
えば各入出力装置51，52と主メモリ64との間で同時期に
ＤＭＡ転送しようとする場合に、一方の入出力装置が高
速ＤＭＡバス62を先に使用して当該フラグがビィジィ状
態を示しているとき、バッファメモリ制御回路32は高速
バッファメモリＤＭＡバス33が未使用状態であることを
確認して他方の入出力装置の転送データをいったんバッ
ファメモリ31に格納し、一方の入出力装置の高速ＤＭＡ
バス62の使用が終りしだい、格納されていたデータをバ
ッファメモリ31から高速バッファメモリＤＭＡバス33，
高速ＤＭＡバス62を経由させて主メモリ64にＤＭＡ転送
すること 等の点で相違している。
は、 ・大容量のバッファメモリ31と、各入出力制御回路36，
37および高速ＤＭＡバス62が接続されるバッファメモリ
制御回路32とを設け、両者を高速バッファメモリＤＭＡ
バス33で接続していること ・バッファメモリ制御回路32において、各入出力制御回
路36，37と各バス（高速バッファメモリＤＭＡバス33，
高速ＤＭＡバス62，低速ＤＭＡバス63）との接続状態を
切り換えること ・高速ＤＭＡバス62の使用状態を示すフラグを設け、例
えば各入出力装置51，52と主メモリ64との間で同時期に
ＤＭＡ転送しようとする場合に、一方の入出力装置が高
速ＤＭＡバス62を先に使用して当該フラグがビィジィ状
態を示しているとき、バッファメモリ制御回路32は高速
バッファメモリＤＭＡバス33が未使用状態であることを
確認して他方の入出力装置の転送データをいったんバッ
ファメモリ31に格納し、一方の入出力装置の高速ＤＭＡ
バス62の使用が終りしだい、格納されていたデータをバ
ッファメモリ31から高速バッファメモリＤＭＡバス33，
高速ＤＭＡバス62を経由させて主メモリ64にＤＭＡ転送
すること 等の点で相違している。
したがって、本発明の入出力制御装置30においては、従
来の ′入出力制御回路36，37−高速ＤＭＡバス62−システ
ムバスデータ制御回路55−システムバス66−主メモリ64 ′入出力制御回路36，37−バッファメモリ31−低速Ｄ
ＭＡバス63−内部データバス60−低速ＤＭＡバス63−シ
ステムバスデータ制御回路55−システムバス66−主メモ
リ64 の系統に加えて、 ′入出力制御回路36，37−バッファメモリ31−高速バ
ッファメモリＤＭＡバス33−高速ＤＭＡバス62−システ
ムバスデータ制御回路55−システムバス66−主メモリ64 のデータ転送路が形成されることになる。なお、34はバ
ッファメモリ31へのアドレスバスである。
来の ′入出力制御回路36，37−高速ＤＭＡバス62−システ
ムバスデータ制御回路55−システムバス66−主メモリ64 ′入出力制御回路36，37−バッファメモリ31−低速Ｄ
ＭＡバス63−内部データバス60−低速ＤＭＡバス63−シ
ステムバスデータ制御回路55−システムバス66−主メモ
リ64 の系統に加えて、 ′入出力制御回路36，37−バッファメモリ31−高速バ
ッファメモリＤＭＡバス33−高速ＤＭＡバス62−システ
ムバスデータ制御回路55−システムバス66−主メモリ64 のデータ転送路が形成されることになる。なお、34はバ
ッファメモリ31へのアドレスバスである。
第４図は、バッファメモリ制御回路32の実施例を示す説
明図である。
明図である。
ここで、バッファメモリ31と第１の入出力制御回路36，
第２の入出力制御回路37のそれぞれとを接続するデータ
転送路にはトランシーバ41，42が設けてあり、システム
バスデータ制御回路55と第１の入出力制御回路36，第２
の入出力制御回路37のそれぞれとを接続するデータ転送
路にはトランシーバ43，44が設けてあり、またバッファ
メモリ31とシステムバスデータ制御回路55とを接続する
データ転送路にはトランシーバ45が設けてある。そし
て、トランシーバ41〜45のそれぞれは、オン・オフをＢ
ＣＲ（バスコントロールレジスタ）46で制御され、デー
タ転送の方向をＢＣＲ47で制御されている。また、高速
ＤＭＡバス62，低速ＤＭＡバス63，高速バッファメモリ
ＤＭＡバス33の各バスの使用状態を反映させるためのＢ
ＳＲ（バスステータスレジスタ）48が設けられている。
以上の各レジスタは、例えば８ビットで構成され、初期
状態時、全ビットとも「０」に設定され、イネーブル制
御対象のトランシーバや使用されているバスに対応する
ビットは「１」に設定されている。また、バッファメモ
リ31にデータを格納し、あるいは格納したデータを取り
出すときの当該バッファメモリへのアクセス動作におい
て、そのアドレス，シーケンス動作を制御するバッファ
メモリ制御部49が設けられている。
第２の入出力制御回路37のそれぞれとを接続するデータ
転送路にはトランシーバ41，42が設けてあり、システム
バスデータ制御回路55と第１の入出力制御回路36，第２
の入出力制御回路37のそれぞれとを接続するデータ転送
路にはトランシーバ43，44が設けてあり、またバッファ
メモリ31とシステムバスデータ制御回路55とを接続する
データ転送路にはトランシーバ45が設けてある。そし
て、トランシーバ41〜45のそれぞれは、オン・オフをＢ
ＣＲ（バスコントロールレジスタ）46で制御され、デー
タ転送の方向をＢＣＲ47で制御されている。また、高速
ＤＭＡバス62，低速ＤＭＡバス63，高速バッファメモリ
ＤＭＡバス33の各バスの使用状態を反映させるためのＢ
ＳＲ（バスステータスレジスタ）48が設けられている。
以上の各レジスタは、例えば８ビットで構成され、初期
状態時、全ビットとも「０」に設定され、イネーブル制
御対象のトランシーバや使用されているバスに対応する
ビットは「１」に設定されている。また、バッファメモ
リ31にデータを格納し、あるいは格納したデータを取り
出すときの当該バッファメモリへのアクセス動作におい
て、そのアドレス，シーケンス動作を制御するバッファ
メモリ制御部49が設けられている。
そして、例えば高速なデータ転送が可能である第１，第
２の入出力装置が共に、主メモリ64に対してデータ転送
を行なうときの各部の処理手順は次のようになる。
２の入出力装置が共に、主メモリ64に対してデータ転送
を行なうときの各部の処理手順は次のようになる。
すなわち、 (a) 入出力制御装置30はシステムバス66を介してＣＰ
Ｕ65からの入出力コマンドを受付ることにより、各入出
力装置51，52と主メモリ64との間でＤＭＡ転送を行なお
うとする。このとき、例えば第１の入出力装置51が高速
ＤＭＡバス62を用いるものとする。
Ｕ65からの入出力コマンドを受付ることにより、各入出
力装置51，52と主メモリ64との間でＤＭＡ転送を行なお
うとする。このとき、例えば第１の入出力装置51が高速
ＤＭＡバス62を用いるものとする。
(b) ＤＭＡ転送に先だって、メインプロセッサ35は、
ＢＣＲ46，47の所定ビットを「１」に設定してトランシ
ーバ42，43をオンにし、かつ、第１の入出力装置51から
高速ＤＭＡバス62を介したシステムバスデータ制御回路
55へのデータ転送と、第２の入出力装置52から高速バッ
ファメモリＤＭＡバス33を介したバッファメモリ31への
データ転送が可能となるようにＢＣＲ46，47の転送方向
を制御する。
ＢＣＲ46，47の所定ビットを「１」に設定してトランシ
ーバ42，43をオンにし、かつ、第１の入出力装置51から
高速ＤＭＡバス62を介したシステムバスデータ制御回路
55へのデータ転送と、第２の入出力装置52から高速バッ
ファメモリＤＭＡバス33を介したバッファメモリ31への
データ転送が可能となるようにＢＣＲ46，47の転送方向
を制御する。
(c) 第１の入出力装置51から読み出されたデータは高
速ＤＭＡバス62を介して主メモリ64へＤＭＡ転送され、
また第２の入出力装置52から読み出されたデータは高速
バッファメモリＤＭＡバス33を経てバッファメモリ31に
格納される。
速ＤＭＡバス62を介して主メモリ64へＤＭＡ転送され、
また第２の入出力装置52から読み出されたデータは高速
バッファメモリＤＭＡバス33を経てバッファメモリ31に
格納される。
(d) 各系統のデータ転送が終了すると、入出力制御回
路36，37はそれぞれメインプロセッサ35に対して終了割
込みを通知する。
路36，37はそれぞれメインプロセッサ35に対して終了割
込みを通知する。
このとき、各入出力装置51，52からのデータ転送量が略
同一であれば、バッファメモリ31へのデータ転送が先に
終了する。そして、高速ＤＭＡバス62を用いた、入出力
装置51および主メモリ64間のデータのＤＭＡ転送が終了
すると、第１の入出力制御回路36は終了割込みを発生
し、これを受けたメインプロセッサ35は、ＢＣＲ46，47
のビット設定を制御してトランシーバ45をオンにし、バ
ッファメモリ31−高速バッファメモリＤＭＡバス33−高
速ＤＭＡバス62−システムバスデータ制御回路55−シス
テムバス66−主メモリ64の経路でＤＭＡ転送を行なう。
同一であれば、バッファメモリ31へのデータ転送が先に
終了する。そして、高速ＤＭＡバス62を用いた、入出力
装置51および主メモリ64間のデータのＤＭＡ転送が終了
すると、第１の入出力制御回路36は終了割込みを発生
し、これを受けたメインプロセッサ35は、ＢＣＲ46，47
のビット設定を制御してトランシーバ45をオンにし、バ
ッファメモリ31−高速バッファメモリＤＭＡバス33−高
速ＤＭＡバス62−システムバスデータ制御回路55−シス
テムバス66−主メモリ64の経路でＤＭＡ転送を行なう。
といったデータ処理が行なわれている。
本発明は、大容量のバッファメモリと、バッファメモリ
制御回路とを入出力制御装置に設けるとともに、両者を
高速バッファメモリＤＭＡバスで接続し、メインプロセ
ッサがバッファメモリ制御回路中のデータ転送路を、一
方の入出力装置および主メモリ間で高速ＤＭＡバスを用
いてデータのＤＭＡ転送しているときに他方の入出力装
置からのデータを主メモリに転送する要求があればその
データを前記バッファメモリに格納し、また前記ＤＭＡ
転送の終了通知を一方の入出力制御装置から受けたと
き、バッファメモリに格納されたデータを高速バッファ
メモリＤＭＡバス，高速ＤＭＡバス等を経由して主メモ
リにＤＭＡ転送するように切替え制御し、各入出力装置
と主メモリとの間のデータのＤＭＡ転送を内部データバ
スを使用することなしに行なうことができる構成にして
いるため、メインプロセッサの処理を妨げることなく、
複数の入出力装置と主メモリ間のデータのＤＭＡ転送を
高速で行なうことができる。
制御回路とを入出力制御装置に設けるとともに、両者を
高速バッファメモリＤＭＡバスで接続し、メインプロセ
ッサがバッファメモリ制御回路中のデータ転送路を、一
方の入出力装置および主メモリ間で高速ＤＭＡバスを用
いてデータのＤＭＡ転送しているときに他方の入出力装
置からのデータを主メモリに転送する要求があればその
データを前記バッファメモリに格納し、また前記ＤＭＡ
転送の終了通知を一方の入出力制御装置から受けたと
き、バッファメモリに格納されたデータを高速バッファ
メモリＤＭＡバス，高速ＤＭＡバス等を経由して主メモ
リにＤＭＡ転送するように切替え制御し、各入出力装置
と主メモリとの間のデータのＤＭＡ転送を内部データバ
スを使用することなしに行なうことができる構成にして
いるため、メインプロセッサの処理を妨げることなく、
複数の入出力装置と主メモリ間のデータのＤＭＡ転送を
高速で行なうことができる。
第１図は本発明の原理説明図、第２図は本発明における
入出力装置と主メモリの間のＤＭＡ転送の処理手順、第
３図は本発明のデータ転送方式の実施例を示す説明図、
第４図は本発明のバッファメモリ制御回路の実施例を示
す説明図、第５図は従来のデータ転送方式を示す説明図
である。 第１図において、 １……入出力制御装置 ２……メインプロセッサ ３……大容量のバッファメモリ ４……バッファメモリ制御回路 ５……第１の入出力制御回路 ６……第２の入出力制御回路 ７……高速バッファメモリＤＭＡバス ８……高速ＤＭＡバス ９……第１の入出力装置 10……第２の入出力装置 12……主メモリ 13……システムバス
入出力装置と主メモリの間のＤＭＡ転送の処理手順、第
３図は本発明のデータ転送方式の実施例を示す説明図、
第４図は本発明のバッファメモリ制御回路の実施例を示
す説明図、第５図は従来のデータ転送方式を示す説明図
である。 第１図において、 １……入出力制御装置 ２……メインプロセッサ ３……大容量のバッファメモリ ４……バッファメモリ制御回路 ５……第１の入出力制御回路 ６……第２の入出力制御回路 ７……高速バッファメモリＤＭＡバス ８……高速ＤＭＡバス ９……第１の入出力装置 10……第２の入出力装置 12……主メモリ 13……システムバス
Claims (2)
- 【請求項１】第１の入出力装置と第２の入出力装置とに
それぞれ接続され、各入出力装置の制御をそれぞれが行
なう第１の入出力制御回路および第２の入出力制御回路
と、主メモリおよび前記入出力装置間でデータをＤＭＡ
転送するための高速ＤＭＡバスと、データの転送状態を
制御するプロセッサとを備えた入出力制御装置におい
て、 当該入出力制御装置に、大容量のバッファメモリと、前
記の各入出力制御回路および高速ＤＭＡバスが接続され
るバッファメモリ制御回路とを設け、 当該バッファメモリと当該バッファメモリ制御回路とを
高速バッファメモリＤＭＡバスを介して接続し、 前記プロセッサは、前記第１および第２の入出力装置の
一方が前記高速ＤＭＡバスを介して主メモリとの間でＤ
ＭＡ転送しているとき、前記第１および第２の入出力装
置の他方からのデータを主メモリに転送する要求があれ
ばそのデータを前記高速バッファメモリＤＭＡバスを介
して前記バッファメモリに格納し、また前記ＤＭＡ転送
の終了通知を前記第１の入出力制御装置から受けたと
き、前記バッファメモリに格納されているデータを前記
高速バッファメモリＤＭＡバス，高速ＤＭＡバスを介し
て前記主メモリにＤＭＡ転送するように、前記バッファ
メモリ制御回路中のデータ転送路を切替え制御し、 前記プロセッサが接続されている内部データバスを用い
ることなしに、前記入出力装置のそれぞれと前記主メモ
リとの間で高速ＤＭＡバスを用いたＤＭＡ転送を行なう
ようにしたことを特徴とする入出力制御装置におけるデ
ータ転送方式。 - 【請求項２】高速バッファメモリＤＭＡバス，高速ＤＭ
Ａバスそれぞれの使用状態を反映させるバスステータス
レジスタと、 第１の入出力制御回路，第２の入出力制御回路，高速バ
ッファメモリＤＭＡバス及び高速ＤＭＡバス間の、バッ
ファメモリ制御回路中における、データ転送路を切替え
制御するためのバスコントロールレジスタとを設け、 プロセッサは、前記バスステータスレジスタの状態を確
認し、その結果に基づいて前記バスコントロールレジス
タの制御用ビツトの設定を行なうようにした請求項１記
載の入出力制御装置におけるデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16240190A JPH0650494B2 (ja) | 1990-06-20 | 1990-06-20 | 入出力制御装置におけるデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16240190A JPH0650494B2 (ja) | 1990-06-20 | 1990-06-20 | 入出力制御装置におけるデータ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0452948A JPH0452948A (ja) | 1992-02-20 |
| JPH0650494B2 true JPH0650494B2 (ja) | 1994-06-29 |
Family
ID=15753909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16240190A Expired - Lifetime JPH0650494B2 (ja) | 1990-06-20 | 1990-06-20 | 入出力制御装置におけるデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650494B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020262483A1 (ja) * | 2019-06-28 | 2020-12-30 | 株式会社イノアックコーポレーション | ハニカム積層体とその製造方法 |
-
1990
- 1990-06-20 JP JP16240190A patent/JPH0650494B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452948A (ja) | 1992-02-20 |
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