JPH04101260A - バス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バス制御方式に関し、特に情報処理装置のバ
ス制御方式に関するものである。

〔従来の技術〕

従来、この様な情報処理装置においては、バスの構造上
−時に一つのサイクルしか行えず、データの転送サイク
ルと、割り込み制御のサイクルが分かれていて、各々の
サイクルは排他的に行われていた。

また、周辺装置とのＤＭＡによるデータの授受ズ・・ は、周辺装置が一つのサイクル紘扱うデータの幅が中央
処理装置の扱うデータの幅より小さいものであった。

〔発明が解決しようとする課題〕

上述した従来の方式では、ＤＭＡによる周辺装置とのデ
ータの授受を行っているときに、バスのデータ幅を総て
使ってデータを伝送しているわけでなく開いているデー
タバスはただ遊んでいるたけてあり、資源の有効利用が
図られていなかった。

また中央処理装置は、その間バスを使用することができ
ないため、何もせずにただバスが開くのを待っているた
けであった。

〔課題を解決するための手段〕

本発明のバス制御方式は、情報処理装置に使用される情
報伝送路（以下バスと呼ぶ）であって、前記→バスは同
じデータ幅を有する上位下位の二つのデータバスに分割
できるデータバスと、アドレスバスと、前記上位下位二
つのデータバスの情報を入れ換える機能を有する第１．
第２．第３の三つの切り替え回路と、外部からの要求に
よって動作を一時中断する機能（以下ホールトと呼ｉ）
１゛ ぶ）とホールド中であっても割り込み制御な上位データ
バスを使用して行える機能を持った中央処理装置と、前
記中央処理装置を動かすプログラムやデータを格納する
藝秘第１の記憶装置と、前記のできる第２の記憶装置と
、前記中央処理装置に対して割り込み信号を送り前記中
央処理装置の割り込み処理のための情報を前記中央処理
装置に与える機能を有する周辺回路と、情報処理装置に
接続される周辺機器を制御する周辺機器制御回路と、前
記周辺機器制御回路と前記第１の記憶装置との間でダイ
レクトメモリアクセス（以下ＤＭＡと呼ぶ）方式による
データの授受を行うＤＭＡ制御回路と、前記中央処理装
置の出力するアドレスを前記第２の記憶装置と前記アド
レスバスとのいずれかに流すように切り替える機能を持
つ第４の切り替え回路と、前記第１第２第３第４の切り
替え回路を制御するバス制御回路とを有し、前記中央処
理装置は前記第４の切り替え回路を介してアドレスバス
に接続され、前記第１の記憶装置は前記第１の切り替え
回路を介して前記アドレスバスに接続され、前記第２の
記憶装置は前記第３の切り替え回路を介して前記データ
バスに接続され、前記周辺回路は前記第２の切り替え回
路を介して前記データバスに接続されて構成される。

〔実施例〕

本発明の実施例について第１図を参照しながら説明する
。

ここで、このシステムは３２ヒツトのデータバスを持つ
ものとする。また、このノステムの中央処理装置がデー
タの転送を行うときには、下位データバス２０２と上位
データバス２０３ヲ使１．・上位下位計３２ヒツトのデ
ータを第一の記憶装置１０５や周辺回路１０２との間で
授受を行い、ＤＭＡ時には下位１６ビツトの下位データ
バス２０２を使用してデータを第１の記憶装置１０５と
の間で授受し、中央処理装置１０１の割り込みベクタ引
き取り時には、通常は下位データバス２０２を使用して
データの転送を行うものとする。

また、第１図のシステムにおいてＤＭＡ転送が行われる
場合には、ＤＭＡ制御回路１０３は中央処理装置１０１
に対してホールド要求信号をホールド要求信号線２０６
に出力する。これに対して中央処理装置１０１は、ホー
ルド要求許可信号をホールド要求許可信号線２０７に出
力する。この信号をＤＭＡ制御回路１０３が受は取ると
ＤＭＡの動作を開始し、アドレスバス２０１に第１の記
憶装置１０５へのアドレスをアドレスバス２０１に出力
し、デバイス制御回路１０４及び記憶装置１０５に対し
ての制御信号をＤＭＡ制御線２０８に送る。この制御信
号を受は取ることにより、周辺機器制御回路１０４と第
１の記憶装置１０５とは下位データバス２０２を使用し
てデータを転送する。

そして、バス制御回路１０６は中央処理装置１０１から
のホールド許可信号を受は取ると、切り替え回路１０７
，１１２，１１０，１１１に対して制御信号をＤＭＡ制
御線２０８に送り、切り替え回路１０７はＤＭＡの転送
アドレスに応じて第１の記憶装置１０５に接続されるデ
ータバスを上位と下位に振り分け、第２の切り替え回路
１１２と第３の切り替え回路１１１とはデータバスを上
位と下位で切り替えられて上位データバス２０３に第２
の記憶装置１０９と周辺回路１０２とを接続し、第４の
切り替え回路１１０は中央処理装置１０１のアドレスラ
インを第２の記憶装置１０９へ切り替える。

ここで、割り込み要因を持つ周辺回路１０２より中央処
理装置１０１に割り込み要求信号線２０４を使用して割
り込み要求が入力されると、中央処理装置１０１は割り
込みに対する応答信号を割り込み応答信号線２０５に出
力し、それと同時に割り込み情報であるベクタの引き取
りを行う。この時、ベクタは上位側データバス２０３を
使用して行われる。

この後中央処理装置１０１は、引き取ったベクタ情報を
基に第２の記憶装置１０９に記憶されている飛び先のア
ドレスを読み込み、ＤＭＡの転送が終了したのと同時に
、割り込みに対する次の処理を行う。

〔発明の効果〕

以上説明したように、中央処理装置にホールド中でも割
り込み制御を行える機能を持たせ、更に中央処理装置を
接続するバスのデータバスを切り替え可能なものにする
ことにより、ＤＭＡのサイクル中においても使用してい
ないバスを有効に使用することができると同時に、割り
込みによる処理をＤＭＡサイクルの終了と同時に始める
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すフロック図。 １０１・・・・・・中央処理装置、１０２・・・・周辺
回路、１０３・・・・・ＤＭＡ制御回路、１０４・・・
・・・周辺機器制御回路、１０５・・・・・・第１の記
憶装置、１０６・・・・・バス制御回路、１０７・・・
・・・第１の切り替え回路、１０９・・・・・・第２の
記憶装置、１１０・・・・・・第４の切り替え回路、１
１１・・・・・・第３の切り替え回路、１１２・・・・
・・第２の切り替え回路、２０１・・・・・・アドレス
バス、２０２・・・・・・下位データバス、２０３・・
・・・・上位データーバス、２０４・・・・・・割り込
み要求信号線、２０５・・・・・・割り込み応答信号線
、２０６・・・・・・ホールド要求信号線、２０７・・
・・・・ホールド応答信号線、２０８・・・・・・ＤＭ
Ａ制御線。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. 情報処理装置に使用される情報伝送路（以下バスと呼ぶ
   ）であって、前記バスは同じデータ幅を有する上位下位
   の二つのデータバスに分割できるデータバスと、アドレ
   スバスと、前記上位下位二つのデータバスの情報を入れ
   換える機能を有する第１、第２、第３の三つの切り替え
   回路と、外部からの要求によって動作を一時中断する機
   能（以下ホールドと呼ぶ）とホールド中であっても割り
   込み制御が上位データバスを使用して行える機能を持っ
   た中央処理装置と、前記中央処理装置を動かすプログラ
   ムやデータを格納する第１の記憶装置と、前記中央処理
   装置の割り込み処理のための情報を格納し前記第１の記
   憶装置と無関係に情報を引き出すことのできる第２の記
   憶装置と、前記中央処理装置に対して割り込み信号を送
   り前記中央処理装置の割り込み処理のための情報を前記
   中央処理装置に与える機能を有する周辺回路と、情報処
   理装置に接続される周辺機器を制御する周辺機器制御回
   路と、前記周辺機器制御回路と前記第１の記憶装置との
   間でダイレクトメモリアクセス（以下ＤＭＡと呼ぶ）方
   式によるデータの授受を行うＤＭＡ制御回路と、前記中
   央処理装置の出力するアドレスを前記第２の記憶装置と
   前記アドレスバスとのいずれかに流すように切り替える
   機能を持つ第４の切り替え回路と、前記第１第２第３第
   ４の切り替え回路を制御するバス制御回路とを有し、前
   記中央処理装置は前記第４の切り替え回路を介してアド
   レスバスに接続され、前記第１の記憶装置は前記第１の
   切り替え回路を介して前記アドレスバスに接続され、前
   記第２の記憶装置は前記第３の切り替え回路を介して前
   記データバスに接続され、前記周辺回路は前記第２の切
   り替え回路を介して前記データバスに接続されて成るこ
   とを特徴とするバス制御方式。