JPS61260350A - 並列処理制御方式 - Google Patents
並列処理制御方式Info
- Publication number
- JPS61260350A JPS61260350A JP10201585A JP10201585A JPS61260350A JP S61260350 A JPS61260350 A JP S61260350A JP 10201585 A JP10201585 A JP 10201585A JP 10201585 A JP10201585 A JP 10201585A JP S61260350 A JPS61260350 A JP S61260350A
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- JP
- Japan
- Prior art keywords
- data
- packet
- processing device
- name
- memory device
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はパケット交換網を介して並列処理するシステム
におけるデータ転送を効率よく行なうために、送信デー
タをメモリ装置内に一時的に格納し、データを受信すべ
き処理装置が受信可能となった時点でデータ転送を該メ
モリ装置に要求することにより効率的なデータ転送を行
なうものである。
におけるデータ転送を効率よく行なうために、送信デー
タをメモリ装置内に一時的に格納し、データを受信すべ
き処理装置が受信可能となった時点でデータ転送を該メ
モリ装置に要求することにより効率的なデータ転送を行
なうものである。
本発明は情報処理分野における複数の処理装置をバス結
合した並列処理システムに係り・特に処理装置間のデー
タ転送をメモリを介して行なうことにより、効率よくデ
ータ転送を行なう方式に関する。
合した並列処理システムに係り・特に処理装置間のデー
タ転送をメモリを介して行なうことにより、効率よくデ
ータ転送を行なう方式に関する。
従来の並列処理方式としては、送信処理装置がデータを
受信する受信処理装置に対してデータを転送すると該受
信処理装置は該送信されたデータを直ちに受信する方式
であった。
受信する受信処理装置に対してデータを転送すると該受
信処理装置は該送信されたデータを直ちに受信する方式
であった。
咳従来方式では、データを受信すべき処理装置が処理中
であってもデータ受信処理を行なわなければならないた
め、該処理の中断、データ受信、処理再開等の余分な処
理を行なわなければならず通信処理によるオーバヘッド
が増加し処理効率が悪いという欠点があった。
であってもデータ受信処理を行なわなければならないた
め、該処理の中断、データ受信、処理再開等の余分な処
理を行なわなければならず通信処理によるオーバヘッド
が増加し処理効率が悪いという欠点があった。
本発明は前記欠点に鑑みてなされたもので送信データを
メモリ装置内に一時的に格納しておき、該データを受信
すべき処理装置が、データ受信可能となったときに該メ
モリ装置に対してデータの要求を出してデータを受信し
て処理する効率的なデータ転送方式を提供することを目
的とする。
メモリ装置内に一時的に格納しておき、該データを受信
すべき処理装置が、データ受信可能となったときに該メ
モリ装置に対してデータの要求を出してデータを受信し
て処理する効率的なデータ転送方式を提供することを目
的とする。
該目的は、送信処理装置１ （Ｐｌ）から第２図のよ
うな受信処理装置名１１、送信処理装置名１２及びデー
タ１３を格納したパケットをメモリ装置２２に送り、該
メモリ装置２２が受信処理装置３（Ｐｚ）からの該デー
タの要求に応じて、所望のデータを該受信処理装置に送
信することにより達成される。
うな受信処理装置名１１、送信処理装置名１２及びデー
タ１３を格納したパケットをメモリ装置２２に送り、該
メモリ装置２２が受信処理装置３（Ｐｚ）からの該デー
タの要求に応じて、所望のデータを該受信処理装置に送
信することにより達成される。
本発明は送信処理装置がデータをメモリ装置に転送し格
納しておき受信処理装置の該データの要求に応じて随時
該データを該受信処理装置に送信することにより、該受
信処理装置等の処理中断等のオーバヘッドを無くすこと
によりデータの転送を効率的に行なうものである。
納しておき受信処理装置の該データの要求に応じて随時
該データを該受信処理装置に送信することにより、該受
信処理装置等の処理中断等のオーバヘッドを無くすこと
によりデータの転送を効率的に行なうものである。
（発明の実施例〕
以下図面を参照しつつ本発明の詳細な説明する。
第１図は本発明の一実施例を示す並列処理システムの原
理構成ブロック図である。
理構成ブロック図である。
図において、１は処理装置（Ｐ＋ ） 、２は処理装置
１のメモリ、３は処理装置（Ｐ２ ） 、４は処理装置
３のメモリ、５はメモリ装置（ＭＡ） 、６はメモリ装
置（ＭＢ） 、７〜１０はハス、である。
１のメモリ、３は処理装置（Ｐ２ ） 、４は処理装置
３のメモリ、５はメモリ装置（ＭＡ） 、６はメモリ装
置（ＭＢ） 、７〜１０はハス、である。
本実施例では処理装置を結合するバスタおよびバス８及
び処理装置とメモリ装置を共に結合するバを共用し２種
のバスにより構成することが可能であり、さらに該２種
のバスを共用し１種のハスにより構成することが可能で
あることは言うまでもない。
び処理装置とメモリ装置を共に結合するバを共用し２種
のバスにより構成することが可能であり、さらに該２種
のバスを共用し１種のハスにより構成することが可能で
あることは言うまでもない。
第２図は本発明の一実施例を示す処理装置にデータを送
るためのパケットの構成図である。
るためのパケットの構成図である。
図において、１１は送信処理装置名、１２は受信処理装
置名、１３はデータである。
置名、１３はデータである。
第３図は本発明の一実施例を示すメモリ制御回路の構成
図である。
図である。
図において、１７．２６は受信回路、１８．２７はパケ
ットバッファ、１９．２８は送信回路、２０．２４は自
系検出回路、２１は書込制御回路、２２はメモリ装置、
２３は転送制御回路、２５は続出し制御回路である。
ットバッファ、１９．２８は送信回路、２０．２４は自
系検出回路、２１は書込制御回路、２２はメモリ装置、
２３は転送制御回路、２５は続出し制御回路である。
第１図においては処理装置１ （Ｐｌ ）、処理装置３
（Ｐｚ）とメモリ装置５ （ＭＡ） 、メモリ装置６
（ＭＢ）がそれぞれバスＪおよびバス８、バス９および
バス１０を介して接続されている。今、例えば処理装置
１ （Ｐｌ）から処理装置３（Ｐｚ）にデータを送る場
合を考えると、該送信処理装置１ （Ｐ、 ）は第２
図に示す様なパケットを作成してバス線上に送出する。
（Ｐｚ）とメモリ装置５ （ＭＡ） 、メモリ装置６
（ＭＢ）がそれぞれバスＪおよびバス８、バス９および
バス１０を介して接続されている。今、例えば処理装置
１ （Ｐｌ）から処理装置３（Ｐｚ）にデータを送る場
合を考えると、該送信処理装置１ （Ｐ、 ）は第２
図に示す様なパケットを作成してバス線上に送出する。
受信処理装置３ （Ｐｌ）は第２図に示すパケットにお
いて送信処理装置名１１およびデータ１３を空白とした
パケットを送信することによりメモリ装置２２は送信処
理装置名１ （Ｐｌ）およびデータを該パケットに付
加して該受信処理装置３ （Ｐｌ）に転送する。すなわ
ち、受信回路１７を経由してバケットバッファ１５に該
パケットが格納されると自系検出回路２０は自系におい
てデータを受信すべきか否かを送信処理装置名１２およ
び受信処理装置名１１より決定し、自系においてデータ
を一時格納する場合は書込制御回路２１を制御してデー
タをメモリ装置２２に書込み、送信回路１９を介して空
となったパケットを送出する。受信処理装置３ （Ｐｌ
）が、データ転送を要求するパケットを送出すると受信
回路２６を経由してパケットバッファ２７に格納され自
系検出回路２４により自系内に転送すべきデータが格納
されているか否かを受信処理装置名１１より判定し、自
系内データが格納されていれば読出し制御回路２５を起
動して該格納されたデータをパケットバッファ２７に書
込み、送信回路２８を経由してバスに送出する。転送制
御回路２３はメモリ装置２２の負荷等を考慮して決めら
れたデータを処理すべき処理装置を識別制御するととも
にメモリ装置２２内に格納されているデータを記憶し、
受信処理装置に対して送信すべきデータがメモリ装置２
２内に存在するか否かを検索し自系検出回路２４を制御
する。
いて送信処理装置名１１およびデータ１３を空白とした
パケットを送信することによりメモリ装置２２は送信処
理装置名１ （Ｐｌ）およびデータを該パケットに付
加して該受信処理装置３ （Ｐｌ）に転送する。すなわ
ち、受信回路１７を経由してバケットバッファ１５に該
パケットが格納されると自系検出回路２０は自系におい
てデータを受信すべきか否かを送信処理装置名１２およ
び受信処理装置名１１より決定し、自系においてデータ
を一時格納する場合は書込制御回路２１を制御してデー
タをメモリ装置２２に書込み、送信回路１９を介して空
となったパケットを送出する。受信処理装置３ （Ｐｌ
）が、データ転送を要求するパケットを送出すると受信
回路２６を経由してパケットバッファ２７に格納され自
系検出回路２４により自系内に転送すべきデータが格納
されているか否かを受信処理装置名１１より判定し、自
系内データが格納されていれば読出し制御回路２５を起
動して該格納されたデータをパケットバッファ２７に書
込み、送信回路２８を経由してバスに送出する。転送制
御回路２３はメモリ装置２２の負荷等を考慮して決めら
れたデータを処理すべき処理装置を識別制御するととも
にメモリ装置２２内に格納されているデータを記憶し、
受信処理装置に対して送信すべきデータがメモリ装置２
２内に存在するか否かを検索し自系検出回路２４を制御
する。
以上説明した通り、本発明によればデータを送信すべき
処理装置は常にデータの送信が可能であり、受信処理装
置はデータが必要な時点でデータを受信できるのでデー
タの転送を効率よく行なえる効果がある。
処理装置は常にデータの送信が可能であり、受信処理装
置はデータが必要な時点でデータを受信できるのでデー
タの転送を効率よく行なえる効果がある。
第１図は本発明の一実施例を示す並列処理システムの原
理構成ブロック図である。 第２図は本発明の一実施例を示す処理装置にデータを送
るためのパケットの構成図 第３図は本発明の一実施例を示すメモリ制御回路の構成
図である。 記号の説明、１は処理装置（Ｐｌ）・２は処理装置１の
メモリ、３は処理装置（Ｐｌ ） 、４は処理装置３の
メモリ、５はメモリ装置（ＭＡ） 、６はメモリ装置（
ＭＢ） 、１７．２６は受信回路、１８．２７はパケッ
トバッファ、１９．２８は送信回路、２０．２４は自系
検出回路、２１は書込制御回路、２２はメモリ装置、２
３は転送制御回路、２４．２５は読出し制御回路 算 ７ｆｆｉ 第 ２ ａ 第３図
理構成ブロック図である。 第２図は本発明の一実施例を示す処理装置にデータを送
るためのパケットの構成図 第３図は本発明の一実施例を示すメモリ制御回路の構成
図である。 記号の説明、１は処理装置（Ｐｌ）・２は処理装置１の
メモリ、３は処理装置（Ｐｌ ） 、４は処理装置３の
メモリ、５はメモリ装置（ＭＡ） 、６はメモリ装置（
ＭＢ） 、１７．２６は受信回路、１８．２７はパケッ
トバッファ、１９．２８は送信回路、２０．２４は自系
検出回路、２１は書込制御回路、２２はメモリ装置、２
３は転送制御回路、２４．２５は読出し制御回路 算 ７ｆｆｉ 第 ２ ａ 第３図
Claims (1)
- 複数の処理装置をバス結合した並列処理システムにおい
て、送信処理装置は送信処理装置名および受信処理装置
名とデータを格納したパケットをメモリ装置（２２）に
送り、他方受信処理装置は該データが必要なときに該メ
モリ装置に該データ要求を行ない、所望のデータを受信
することを特徴とする並列処理制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10201585A JPS61260350A (ja) | 1985-05-14 | 1985-05-14 | 並列処理制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10201585A JPS61260350A (ja) | 1985-05-14 | 1985-05-14 | 並列処理制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61260350A true JPS61260350A (ja) | 1986-11-18 |
Family
ID=14315928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10201585A Pending JPS61260350A (ja) | 1985-05-14 | 1985-05-14 | 並列処理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61260350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07210527A (ja) * | 1990-02-02 | 1995-08-11 | Internatl Business Mach Corp <Ibm> | クラスタ制御装置およびクラスタ接続多重処理システム |
-
1985
- 1985-05-14 JP JP10201585A patent/JPS61260350A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07210527A (ja) * | 1990-02-02 | 1995-08-11 | Internatl Business Mach Corp <Ibm> | クラスタ制御装置およびクラスタ接続多重処理システム |
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