JPH02105244A - データ送信装置および受信装置 - Google Patents
データ送信装置および受信装置Info
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- JPH02105244A JPH02105244A JP63257544A JP25754488A JPH02105244A JP H02105244 A JPH02105244 A JP H02105244A JP 63257544 A JP63257544 A JP 63257544A JP 25754488 A JP25754488 A JP 25754488A JP H02105244 A JPH02105244 A JP H02105244A
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- controller
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- local memory
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 33
- 230000015654 memory Effects 0.000 claims abstract description 132
- 238000004891 communication Methods 0.000 claims description 33
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Communication Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ネットワークシステムの各通信ノードにおけ
るデータ送受信装置に関するものである。
るデータ送受信装置に関するものである。
従来の技術
通信ノードにおける従来のデータ送受信装置としては、
例えば特開昭ｅ１２−２９２０３９号公報に示されてい
る。第３図はこの従来のデータ送受信装置の構成図を示
すものであり、１は通信ノードにおいて通信処理を行う
コントローラ、２は通信ノードの制御を行うＣＰＵ、３
はコントローラ１のデータを格納するローカルメモリ、
４は共有メモリ、５はネットワークの伝送路２０とのデ
ータの送受信を制御するネットワークインタフェース、
６は下位層の通信プロトコル処理を行うプロトコル実行
部、７はＣＰＵ２とコントローラ１とのインタフェース
を行うＣＰＵインタフェース部、８はメモリ制御部、９
はコントローラ１とローカルメモリ３とのインタフェー
スを行うＬＭインクフェース、２０はネットワークの伝
送路、３０はシステムバスである。
例えば特開昭ｅ１２−２９２０３９号公報に示されてい
る。第３図はこの従来のデータ送受信装置の構成図を示
すものであり、１は通信ノードにおいて通信処理を行う
コントローラ、２は通信ノードの制御を行うＣＰＵ、３
はコントローラ１のデータを格納するローカルメモリ、
４は共有メモリ、５はネットワークの伝送路２０とのデ
ータの送受信を制御するネットワークインタフェース、
６は下位層の通信プロトコル処理を行うプロトコル実行
部、７はＣＰＵ２とコントローラ１とのインタフェース
を行うＣＰＵインタフェース部、８はメモリ制御部、９
はコントローラ１とローカルメモリ３とのインタフェー
スを行うＬＭインクフェース、２０はネットワークの伝
送路、３０はシステムバスである。
以上のように構成された従来のデータ送受信装置におい
て、伝送路２０からデータを受信するときには、受信デ
ータはネットワークインタフェース５を介してプロトコ
ル実行部６に受信される。
て、伝送路２０からデータを受信するときには、受信デ
ータはネットワークインタフェース５を介してプロトコ
ル実行部６に受信される。
データを受信したプロトコル実行部６は、データを受信
したことをＣＰＵインタフェース７およびシステムバス
３０を介してＣＰＵ２に対して通知するとともに、定め
られたプロトコル処理を実施し、そのデータと受信デー
タ書き込み要求とをメモリ制御部８へ送る。受信データ
書き込み要求はメモリ制御部８の受信要求用のＦＩＦＯ
にキューイングされる。メモリ制御部８はこのＦＩＦＯ
から取り出した受信データ書き込み要求の内容に従って
、ＬＭインタフェース９を介してローカルメモリ３にデ
ータを書き込む。このローカルメモリ３に受信したデー
タは、ＣＰＵ２によって種々の処理を行うために共有メ
モリ４に転送される場合がある。このときローカルメモ
リ３から共有メモリ４にデータを転送するために、ＣＰ
Ｕ２はデータ送信要求をＣＰＵインタフェース７を介し
てメモリ制御部８の送信要求用のＦＩＦＯにキューイン
グする。メモリ制御部８はこのＦＩＦＯから取り出した
内容に従って、ＬＭインタフェース９を介してローカル
メモリ３からデータを読みだし、ＣＰＵインタフェース
７を介して共有メモリ４に転送する。
したことをＣＰＵインタフェース７およびシステムバス
３０を介してＣＰＵ２に対して通知するとともに、定め
られたプロトコル処理を実施し、そのデータと受信デー
タ書き込み要求とをメモリ制御部８へ送る。受信データ
書き込み要求はメモリ制御部８の受信要求用のＦＩＦＯ
にキューイングされる。メモリ制御部８はこのＦＩＦＯ
から取り出した受信データ書き込み要求の内容に従って
、ＬＭインタフェース９を介してローカルメモリ３にデ
ータを書き込む。このローカルメモリ３に受信したデー
タは、ＣＰＵ２によって種々の処理を行うために共有メ
モリ４に転送される場合がある。このときローカルメモ
リ３から共有メモリ４にデータを転送するために、ＣＰ
Ｕ２はデータ送信要求をＣＰＵインタフェース７を介し
てメモリ制御部８の送信要求用のＦＩＦＯにキューイン
グする。メモリ制御部８はこのＦＩＦＯから取り出した
内容に従って、ＬＭインタフェース９を介してローカル
メモリ３からデータを読みだし、ＣＰＵインタフェース
７を介して共有メモリ４に転送する。
一方、共有メモリ４内のデータを伝送路２０上に送出す
るときには、共有メモリ４内のデータをＣＰＵインタフ
ェース７を介してメモリ制御部８へ転送すると共に、そ
のデータのローカルメモリ３への書き込み要求を受信要
求用のＦＩＦＯにキューイングする。メモリ制御部８は
このＦＩＦＯから取り出した書き込み要求の内容に従っ
て、ＬＭインタフェース９を介してローカルメモリ３に
データを書き込む。その後、このローカルメモリ３に受
信したデータを伝送路２０上に送出するための送信要求
が、ＣＰＵ２からＣＰＵインタフェース７を介してメモ
リ制御部８の送信要求用のＦＩＦＯにキューイングされ
、メモリ制御部８はこのＦＩＦＯから取り出した内容に
従って、ＬＭインタフェース９を介してローカルメモリ
３からデータを読みだし、プロトコル実行部６に転送し
てプロトコル処理を行い、ネットワークインタフェース
５を介して伝送路２０上に送出する。
るときには、共有メモリ４内のデータをＣＰＵインタフ
ェース７を介してメモリ制御部８へ転送すると共に、そ
のデータのローカルメモリ３への書き込み要求を受信要
求用のＦＩＦＯにキューイングする。メモリ制御部８は
このＦＩＦＯから取り出した書き込み要求の内容に従っ
て、ＬＭインタフェース９を介してローカルメモリ３に
データを書き込む。その後、このローカルメモリ３に受
信したデータを伝送路２０上に送出するための送信要求
が、ＣＰＵ２からＣＰＵインタフェース７を介してメモ
リ制御部８の送信要求用のＦＩＦＯにキューイングされ
、メモリ制御部８はこのＦＩＦＯから取り出した内容に
従って、ＬＭインタフェース９を介してローカルメモリ
３からデータを読みだし、プロトコル実行部６に転送し
てプロトコル処理を行い、ネットワークインタフェース
５を介して伝送路２０上に送出する。
発明が解決しようとする課題
しかしながら上記のような構成では、伝送路２０から受
信したデータは、−旦ローカルメモリ３に格納された後
、再度ＣＰＵ２からローカルメモリ３のアクセス要求を
発行することによって共有メモリ４に転送されるので、
伝送路２０上のデータをコントローラ１が受信してから
、共有メモリに格納するまでの遅延が大きいという課題
ををしていた。同様に、共有メモリ４上のデータを伝送
路２０上に送る場合も、ローカルメモリ３を介して同様
の手順を実行するので、送出までの遅延が大きくなると
いう課題を有していた。
信したデータは、−旦ローカルメモリ３に格納された後
、再度ＣＰＵ２からローカルメモリ３のアクセス要求を
発行することによって共有メモリ４に転送されるので、
伝送路２０上のデータをコントローラ１が受信してから
、共有メモリに格納するまでの遅延が大きいという課題
ををしていた。同様に、共有メモリ４上のデータを伝送
路２０上に送る場合も、ローカルメモリ３を介して同様
の手順を実行するので、送出までの遅延が大きくなると
いう課題を有していた。
本発明はこれらの課題を解決するものであり、通信ノー
ドにおいてコントローラと共有メモリ間のデータ転送を
高速に処理するための、データ送受信装置を提供するこ
とを目的とする。
ドにおいてコントローラと共有メモリ間のデータ転送を
高速に処理するための、データ送受信装置を提供するこ
とを目的とする。
課題を解決するための手段
本発明は、伝送路を介して相互にデータ通信を行うネッ
トワークシステムの個々の通信ノードにおいて、通信処
理を行うコントローラと、ローカルメモリと、ＣＰＵと
、共有メモリとを備え、前記コントローラは、当該コン
トローラと前記共有メモリ間のデータ転送を行うシステ
ムバスインタフェースと、システムバス上のブータラ前
記コントローラ宛と前記ローカルメモリ宛とに分割して
転送するデータ分割手段とを有し、前記共有メモリに格
納されているデータを前記コントローラに転送するとき
は、前記ＣＰＵの制御のもとで、前記システムバスイン
タフェースを介して前記データ分割手段が前記データを
受け取ると、システムバスのデータバス幅と前記コント
ローラが扱い得るデータ幅の差異に応じて前記コントロ
ーラ宛の分割データと前記ローカルメモリ宛の分割デー
タとに前記データを分割して各宛先に転送し、前記コン
トローラ宛の分割データの処理終了後に、前記ローカル
メモリ宛の分割データを前記ローカルメモリから前記コ
ントローラへ再転送して前記コントローラでの送信処理
を継続するデータ送信装置である。
トワークシステムの個々の通信ノードにおいて、通信処
理を行うコントローラと、ローカルメモリと、ＣＰＵと
、共有メモリとを備え、前記コントローラは、当該コン
トローラと前記共有メモリ間のデータ転送を行うシステ
ムバスインタフェースと、システムバス上のブータラ前
記コントローラ宛と前記ローカルメモリ宛とに分割して
転送するデータ分割手段とを有し、前記共有メモリに格
納されているデータを前記コントローラに転送するとき
は、前記ＣＰＵの制御のもとで、前記システムバスイン
タフェースを介して前記データ分割手段が前記データを
受け取ると、システムバスのデータバス幅と前記コント
ローラが扱い得るデータ幅の差異に応じて前記コントロ
ーラ宛の分割データと前記ローカルメモリ宛の分割デー
タとに前記データを分割して各宛先に転送し、前記コン
トローラ宛の分割データの処理終了後に、前記ローカル
メモリ宛の分割データを前記ローカルメモリから前記コ
ントローラへ再転送して前記コントローラでの送信処理
を継続するデータ送信装置である。
また本発明は、伝送路を介して相互にデータ通信を行う
ネットワークシステムの個々の通信ノードにおいて、通
信処理を行うコントローラと、ローカルメモリと、ＣＰ
Ｕと、共有メモリとを備え、前記コントローラは当該コ
ントローラと前記共存メモリ間のデータ転送を行うシス
テムバスインタフェースを備え、前記通信ノード宛の通
信データの受信時には、前記コントローラにおいてプロ
トコル処理を行った通信データを、前記ＣＰＵの制御の
もとて前記コントローラから、前記システムバスインタ
フェースを介した前記共有メモリと、前記ローカルメモ
リとに同時に転送して格納し、前記共有メモリへのデー
タ転送の失敗時に限り前記ローカルメモリが受信した通
信データを前記共有メモリに再度転送することによって
通信データを共存メモリに格納するデータ受信装置であ
る。
ネットワークシステムの個々の通信ノードにおいて、通
信処理を行うコントローラと、ローカルメモリと、ＣＰ
Ｕと、共有メモリとを備え、前記コントローラは当該コ
ントローラと前記共存メモリ間のデータ転送を行うシス
テムバスインタフェースを備え、前記通信ノード宛の通
信データの受信時には、前記コントローラにおいてプロ
トコル処理を行った通信データを、前記ＣＰＵの制御の
もとて前記コントローラから、前記システムバスインタ
フェースを介した前記共有メモリと、前記ローカルメモ
リとに同時に転送して格納し、前記共有メモリへのデー
タ転送の失敗時に限り前記ローカルメモリが受信した通
信データを前記共有メモリに再度転送することによって
通信データを共存メモリに格納するデータ受信装置であ
る。
作用
本発明は前記した構成により、共有メモリ内のデータを
ネットワーク上へ送出するときは、共有メモリからシス
テムバスを介して直接コントローラにデータを転送し、
メモリ制御部が受けきれないデータのみローカルメモリ
を介して送出する。
ネットワーク上へ送出するときは、共有メモリからシス
テムバスを介して直接コントローラにデータを転送し、
メモリ制御部が受けきれないデータのみローカルメモリ
を介して送出する。
またデータを受信するときは、自分の通信ノード宛のデ
ータはローカルメモリに転送すると共に、システムバス
インタフェースを介して共有メモリにも同時に転送し、
共有メモリへの受信データの書き込みが失敗したときに
のみローカルメモリからデータを再転送して受信する。
ータはローカルメモリに転送すると共に、システムバス
インタフェースを介して共有メモリにも同時に転送し、
共有メモリへの受信データの書き込みが失敗したときに
のみローカルメモリからデータを再転送して受信する。
実施例
第１図は本発明の一実施例におけるデータ受信装置の構
成図を示すものである。第１図において、従来のデータ
送受信装置と同一部には同一番号を付している。また、
１０はコントローラ１とシステムバス３０間とのインタ
フェースを行うシステムバスインタフェースでアル。
成図を示すものである。第１図において、従来のデータ
送受信装置と同一部には同一番号を付している。また、
１０はコントローラ１とシステムバス３０間とのインタ
フェースを行うシステムバスインタフェースでアル。
以上のように構成された本実施例のデータ受信装置につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
伝送路２０からデータを受信するときには、受信データ
はネットワークインタフェース５を介してプロトコル実
行部６に受信される。データを受信したプロトコル実行
部６は、データを受信したことをＣＰＵインタフェース
７およびシステムバス３０を介してＣＰＵ２に対して通
知するとともに、定められたプロトフル処理を実施し、
そのデータと受信データ書き込み要求とをメモリ制御部
８へ送る。受信データ書き込み要求はメモリ制御部８の
受信要求用のＦＩＦＯにキューイングされる。メモリ制
御部８はこのＦＩＦＯから取り出した受信データ書き込
み要求の内容に従って、ＬＭインタフェース９を介して
ローカルメモリ３にデータを書き込むのと同時に、シス
テムバスインタフェース１０を介してシステムバス３０
上にモデータを転送し、共存メモリ４にデータを書き込
む。
はネットワークインタフェース５を介してプロトコル実
行部６に受信される。データを受信したプロトコル実行
部６は、データを受信したことをＣＰＵインタフェース
７およびシステムバス３０を介してＣＰＵ２に対して通
知するとともに、定められたプロトフル処理を実施し、
そのデータと受信データ書き込み要求とをメモリ制御部
８へ送る。受信データ書き込み要求はメモリ制御部８の
受信要求用のＦＩＦＯにキューイングされる。メモリ制
御部８はこのＦＩＦＯから取り出した受信データ書き込
み要求の内容に従って、ＬＭインタフェース９を介して
ローカルメモリ３にデータを書き込むのと同時に、シス
テムバスインタフェース１０を介してシステムバス３０
上にモデータを転送し、共存メモリ４にデータを書き込
む。
ローカルメモリ３に書き込まれたデータは、共有メモリ
４へのデータの書き込みに失敗したときに限って共有メ
モリ４に転送される。このとき、ＣＰＵ２はローカルメ
モリ３のデータ送信要求をＣＰＵインタフェース７を介
してメモリ制御部８の送信要求用のＦＩＦＯにキューイ
ングする。メモリ制御部８はこのＦＩＦＯから取り出し
た内容に従って、５Ｍインタフェース９を介してローカ
ルメモリ３からデータを読みだし、システムバスインタ
フェース１０を介して共有メモリ４に転送する。
４へのデータの書き込みに失敗したときに限って共有メ
モリ４に転送される。このとき、ＣＰＵ２はローカルメ
モリ３のデータ送信要求をＣＰＵインタフェース７を介
してメモリ制御部８の送信要求用のＦＩＦＯにキューイ
ングする。メモリ制御部８はこのＦＩＦＯから取り出し
た内容に従って、５Ｍインタフェース９を介してローカ
ルメモリ３からデータを読みだし、システムバスインタ
フェース１０を介して共有メモリ４に転送する。
以上のように本実施例によれば、システムバスインタフ
ェース１０を５Ｍインタフェース９と並列に設けること
により、コントローラ１から共有メモリ４へのデータ転
送はローカルメモリ３を経由する必要がなくなるので高
速に行える。また、共有メモリ４への書き込み失敗時に
はローカルメモリ３から共有メモリ４へのデータ転送が
必要となるが、書き込み失敗の確率は小さいためメモリ
制御部８のデータ送信要求用のＦＩＦＯの段数を減らす
こともできる。
ェース１０を５Ｍインタフェース９と並列に設けること
により、コントローラ１から共有メモリ４へのデータ転
送はローカルメモリ３を経由する必要がなくなるので高
速に行える。また、共有メモリ４への書き込み失敗時に
はローカルメモリ３から共有メモリ４へのデータ転送が
必要となるが、書き込み失敗の確率は小さいためメモリ
制御部８のデータ送信要求用のＦＩＦＯの段数を減らす
こともできる。
第２図は本発明の一実施例におけるデータ送信装置の構
成図である。第２図において、第１図のデータ受信装置
と同一部には同一番号を付している。また、１１はシス
テムバスインタフェース１０から受信したデータのデー
タ幅とメモリ制御部８のデータ幅を整合させるためのデ
ータ分割部である。
成図である。第２図において、第１図のデータ受信装置
と同一部には同一番号を付している。また、１１はシス
テムバスインタフェース１０から受信したデータのデー
タ幅とメモリ制御部８のデータ幅を整合させるためのデ
ータ分割部である。
以上のように構成された本実施例のデータ送信装置につ
いて、以下その動作を説明する。共有メモリ４内のデー
タを伝送路２０上に送出するときには、ＣＰＵ２がＣＰ
Ｕインタフェース７を介してメモリ制御部８に送信要求
を伝える。送信要求を受信したメモリ制御部８は、共有
メモリ４内のデータをシステムバスインタフェース１０
を介してデータ分割部１１に転送する。データ分割部１
１はメモリ制御部８宛のデータとローカルメモリ３宛の
データを生成する。例えばシステムバスインタフェース
１０が６４ビツトのデータバス幅を持ち、メモリ制御部
８及びローカルメモリ３のデータ幅がそれぞれ３２ビツ
トであるとすると、データ分割部１１はシステムバスイ
ンタフェース１０から得た６４ビツトのデータを２分割
して、上位３２ビツトをメモリ制御部８へ転送し、下位
３２ビツトは５Ｍインタフェース９を介してローカルメ
モリ３へ転送する。メモリ制御部８は受け取った上位３
２ビツトのデータをプロトコル実行部６、ネットワーク
インタフェース部５を介して伝送路２０上に送出する処
理を実施し、この処理が終わり次第、下位３２ビツトの
データをローカルメモリ３から５Ｍインタフェース９を
介して読み取す、上位３２ビツトのデータに対して行っ
たのと同様の処理を続けて行う。このようにしてシステ
ムバス３０からコントローラ１に転送した６４ビツトデ
ータに対する一連の処理が完了すると、コントローラ１
は再度共有メモリ４かラシステムバス３０を介して６４
ビツトのデータを受取る。
いて、以下その動作を説明する。共有メモリ４内のデー
タを伝送路２０上に送出するときには、ＣＰＵ２がＣＰ
Ｕインタフェース７を介してメモリ制御部８に送信要求
を伝える。送信要求を受信したメモリ制御部８は、共有
メモリ４内のデータをシステムバスインタフェース１０
を介してデータ分割部１１に転送する。データ分割部１
１はメモリ制御部８宛のデータとローカルメモリ３宛の
データを生成する。例えばシステムバスインタフェース
１０が６４ビツトのデータバス幅を持ち、メモリ制御部
８及びローカルメモリ３のデータ幅がそれぞれ３２ビツ
トであるとすると、データ分割部１１はシステムバスイ
ンタフェース１０から得た６４ビツトのデータを２分割
して、上位３２ビツトをメモリ制御部８へ転送し、下位
３２ビツトは５Ｍインタフェース９を介してローカルメ
モリ３へ転送する。メモリ制御部８は受け取った上位３
２ビツトのデータをプロトコル実行部６、ネットワーク
インタフェース部５を介して伝送路２０上に送出する処
理を実施し、この処理が終わり次第、下位３２ビツトの
データをローカルメモリ３から５Ｍインタフェース９を
介して読み取す、上位３２ビツトのデータに対して行っ
たのと同様の処理を続けて行う。このようにしてシステ
ムバス３０からコントローラ１に転送した６４ビツトデ
ータに対する一連の処理が完了すると、コントローラ１
は再度共有メモリ４かラシステムバス３０を介して６４
ビツトのデータを受取る。
そして送出すべきデータがなくなるまで上記の動作を繰
り返し実行する。
り返し実行する。
以上のように本実施例によれば、システムバスのデータ
バス幅とメモリ制御部８やローカルメモリ３のデータ幅
が異なっていても、メモリ制御部８で処理しきれないデ
ータは−Ｈローカルメモリ３に格納されるので、−度に
バス幅分の有効なデータが転送でき、システムバス３０
の使用効率を上げることができると共に共有メモリ４か
らメモリ制御部８へのデータ転送速度も速くなる。さら
に、システムバス３０のデータバス幅とメモリ制御部８
のデータ幅が同じであれば、データ分割部１１ではデー
タの分割を行わず、全データをメモリ制御部８へ転送す
るので、共有メモリ４からコントローラ１へのデータ転
送はローカルメモリ３を経由しない分だけ高速になる。
バス幅とメモリ制御部８やローカルメモリ３のデータ幅
が異なっていても、メモリ制御部８で処理しきれないデ
ータは−Ｈローカルメモリ３に格納されるので、−度に
バス幅分の有効なデータが転送でき、システムバス３０
の使用効率を上げることができると共に共有メモリ４か
らメモリ制御部８へのデータ転送速度も速くなる。さら
に、システムバス３０のデータバス幅とメモリ制御部８
のデータ幅が同じであれば、データ分割部１１ではデー
タの分割を行わず、全データをメモリ制御部８へ転送す
るので、共有メモリ４からコントローラ１へのデータ転
送はローカルメモリ３を経由しない分だけ高速になる。
発明の詳細
な説明したように、本発明によれば通信ノードのコント
ローラと共有メモリ間とのデータの送受信に要する時間
を短縮できるので、その実用的効果は大きい。
ローラと共有メモリ間とのデータの送受信に要する時間
を短縮できるので、その実用的効果は大きい。
第１図は本発明のデータ受信装置の一実施例を示す構成
図、第２図は本発明のデータ送信装置の一実施例を示す
構成図、第３図は従来のデータ送受信装置の構成図であ
る。 １・・・コントローラ、２・・・ＣＰＵ１３・・働ロー
カルメモリ、４・・・共有メモリ、５・・・ネットワー
クインタフェース、６・・・プロトコル実行部、７・・
・ＣＰＵインタフェース、８・・曇メモリ制御部、９・
・・ＬＭインタフェース、１０・ａｓシステムバスイン
タフェース、１１・・・データ分割部、２０・・・伝送
路、３０・・・システムバス。
図、第２図は本発明のデータ送信装置の一実施例を示す
構成図、第３図は従来のデータ送受信装置の構成図であ
る。 １・・・コントローラ、２・・・ＣＰＵ１３・・働ロー
カルメモリ、４・・・共有メモリ、５・・・ネットワー
クインタフェース、６・・・プロトコル実行部、７・・
・ＣＰＵインタフェース、８・・曇メモリ制御部、９・
・・ＬＭインタフェース、１０・ａｓシステムバスイン
タフェース、１１・・・データ分割部、２０・・・伝送
路、３０・・・システムバス。
Claims (2)
- （１）伝送路を介して相互にデータ通信を行うネットワ
ークシステムの個々の通信ノードにおいて、通信処理を
行うコントローラと、ローカルメモリと、ＣＰＵと、共
有メモリとを備え、前記コントローラは、当該コントロ
ーラと前記共有メモリ間のデータ転送を行うシステムバ
スインタフェースと、システムバス上のデータを前記コ
ントローラ宛と前記ローカルメモリ宛とに分割して転送
するデータ分割手段とを有し、前記共有メモリに格納さ
れているデータを前記コントローラに転送するときは、
前記ＣＰＵの制御のもとで、前記システムバスインタフ
ェースを介して前記データ分割手段が前記データを受け
取ると、システムバスのデータバス幅と前記コントロー
ラが扱い得るデータ幅の差異に応じて前記コントローラ
宛の分割データと前記ローカルメモリ宛の分割データと
に前記データを分割して各宛先に転送し、前記コントロ
ーラ宛の分割データの処理終了後に、前記ローカルメモ
リ宛の分割データを前記ローカルメモリから前記コント
ローラへ再転送して前記コントローラでの送信処理を継
続するデータ送信装置。 - （２）伝送路を介して相互にデータ通信を行うネットワ
ークシステムの個々の通信ノードにおいて、通信処理を
行うコントローラと、ローカルメモリと、ＣＰＵと、共
有メモリとを備え、前記コントローラは当該コントロー
ラと前記共有メモリ間のデータ転送を行うシステムバス
インタフェースを備え、前記通信ノード宛の通信データ
の受信時には、前記コントローラにおいてプロトコル処
理を行った通信データを、前記ＣＰＵの制御のもとで前
記コントローラから、前記システムバスインタフェース
を介した前記共有メモリと、前記ローカルメモリとに同
時に転送して格納し、前記共有メモリへのデータ転送の
失敗時に限り前記ローカルメモリが受信した通信データ
を前記共有メモリに再度転送することによって通信デー
タを共有メモリに格納するデータ受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257544A JPH02105244A (ja) | 1988-10-13 | 1988-10-13 | データ送信装置および受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257544A JPH02105244A (ja) | 1988-10-13 | 1988-10-13 | データ送信装置および受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105244A true JPH02105244A (ja) | 1990-04-17 |
Family
ID=17307758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257544A Pending JPH02105244A (ja) | 1988-10-13 | 1988-10-13 | データ送信装置および受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105244A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183659A (ja) * | 1984-03-02 | 1985-09-19 | Nippon Telegr & Teleph Corp <Ntt> | 情報転送制御方式 |
-
1988
- 1988-10-13 JP JP63257544A patent/JPH02105244A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183659A (ja) * | 1984-03-02 | 1985-09-19 | Nippon Telegr & Teleph Corp <Ntt> | 情報転送制御方式 |
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