JPS60183659A - 情報転送制御方式 - Google Patents
情報転送制御方式Info
- Publication number
- JPS60183659A JPS60183659A JP59040672A JP4067284A JPS60183659A JP S60183659 A JPS60183659 A JP S60183659A JP 59040672 A JP59040672 A JP 59040672A JP 4067284 A JP4067284 A JP 4067284A JP S60183659 A JPS60183659 A JP S60183659A
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- JP
- Japan
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- controller
- data
- width
- reception
- transfer control
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は通信制御装置における情報転送制御方式に関す
る。
る。
従来のこの種通信制御装置の構成例を第１図に示す６第
１図において、上位プロセッサ・システムバス２Ｖ；は
上位プロセッサ：３および主記憶４が接続さＪしている
と共に、通信制御装置１が接続される。通信制御装置１
はマイクロプログラム・コントローラ１０、ＤＭＡコン
１〜ローラ１１、回線インタフェース１２、およびこれ
らを接続する送信データバス１３、受信データバス】４
からなる。
１図において、上位プロセッサ・システムバス２Ｖ；は
上位プロセッサ：３および主記憶４が接続さＪしている
と共に、通信制御装置１が接続される。通信制御装置１
はマイクロプログラム・コントローラ１０、ＤＭＡコン
１〜ローラ１１、回線インタフェース１２、およびこれ
らを接続する送信データバス１３、受信データバス】４
からなる。
ＩＴ） ＭΔコンｌ−ローラ１１は上位プロセッサ・シ
ステムバス２に接続されるシステムバス・インタフェー
ス・レジスタ１１０および制御部］、 ｌ １からなる
。マイクロプロゲラｌトコン１−ローラ１０はコントロ
ーラ・データ・レジスタ１０１、演算器（Ａ Ｌ’（Ｊ
） ］ ＯＯ１制御部１０２からなる。回線インタフェ
ースは受信キャラクタ・バッファ１２０および送信キャ
ラクタ・バッファ１２１を有し。
ステムバス２に接続されるシステムバス・インタフェー
ス・レジスタ１１０および制御部］、 ｌ １からなる
。マイクロプロゲラｌトコン１−ローラ１０はコントロ
ーラ・データ・レジスタ１０１、演算器（Ａ Ｌ’（Ｊ
） ］ ＯＯ１制御部１０２からなる。回線インタフェ
ースは受信キャラクタ・バッファ１２０および送信キャ
ラクタ・バッファ１２１を有し。
外部装置と送受信を行う。
この種の通信制御装置が通信制御処理を行う場合は、上
位プロセッサ３との通信を、マイクロプログラム・コン
トローラ１０が、（１）全てファーｌ１ウエアで実現す
る方法、および（２）ＤＭＡコン１−ローラ１１にＤＭ
Ａ要求を出しＤＭＡコン１−ローラ１１が行う方法があ
る。
位プロセッサ３との通信を、マイクロプログラム・コン
トローラ１０が、（１）全てファーｌ１ウエアで実現す
る方法、および（２）ＤＭＡコン１−ローラ１１にＤＭ
Ａ要求を出しＤＭＡコン１−ローラ１１が行う方法があ
る。
（＋）の場合、」１位プロセッサ３とマイクロプロクラ
ｌトコン１−ローラ１０との処理分担にもよるが、マイ
クロプログラム・コントローラ１０の処理ｒＪＨ力上、
高速転送にはあまり適していない。
ｌトコン１−ローラ１０との処理分担にもよるが、マイ
クロプログラム・コントローラ１０の処理ｒＪＨ力上、
高速転送にはあまり適していない。
（２）の場合、一般には回線インタフェース１２からマ
イクロプログラム・コントローラ１０への転送制御処理
割込みの契機は、コン１〜ローラ内部バス１３および１
４の幅分のデータを受信または送信する時間に等しい。
イクロプログラム・コントローラ１０への転送制御処理
割込みの契機は、コン１〜ローラ内部バス１３および１
４の幅分のデータを受信または送信する時間に等しい。
即ち、回線インタフェース１２の受信バ、ノファ１２０
に外部から内部バス１：３の幅分のデータを受信するブ
σにマイクロプログラム・コンＩ・ローラ１０に処理要
求を出す。こＪしに応してマイクロブロクラム・コン１
−ローラ１０は送信ハス１３、Ａ、 Ｌ Ｕ ｌ ００
、受信バス１４を介してシステムバス・インタフェース
・レジスタ１１０にデータを転送し、Ｄ Ｍ Ａコン１
−ローラ１１の制御部１ ］、 ］にてシステム・バス
２に送り込む。従って、転送制御処理を高速化するには
。
に外部から内部バス１：３の幅分のデータを受信するブ
σにマイクロプログラム・コンＩ・ローラ１０に処理要
求を出す。こＪしに応してマイクロブロクラム・コン１
−ローラ１０は送信ハス１３、Ａ、 Ｌ Ｕ ｌ ００
、受信バス１４を介してシステムバス・インタフェース
・レジスタ１１０にデータを転送し、Ｄ Ｍ Ａコン１
−ローラ１１の制御部１ ］、 ］にてシステム・バス
２に送り込む。従って、転送制御処理を高速化するには
。
バス幅を広げる事が最も容易な方法ではあるが、その結
果、上位プロセッサ・システムバス２の幅と共にコント
ローラの内部バス１３および１４の幅も拡大する必要が
あり、そのために３．＋１ｉ信制御装置１のハードウェ
ア量が大幅に増大するという欠点がある。また、一般に
は」１位プロセッサ・システムバス２の幅はコン１〜ロ
ーラ内部バス１３，１４の幅の数倍であるため１通信制
御装置１から」−位メモリ４への１回のデータ転送に対
し、マイクロプログラム・コントローラ１０への転送制
御装置割込みは複数回となり、マイクロプログラム・コ
ントローラ１０内でのレジスタ退避等の内部処理におけ
るオーバーヘッドがある。
果、上位プロセッサ・システムバス２の幅と共にコント
ローラの内部バス１３および１４の幅も拡大する必要が
あり、そのために３．＋１ｉ信制御装置１のハードウェ
ア量が大幅に増大するという欠点がある。また、一般に
は」１位プロセッサ・システムバス２の幅はコン１〜ロ
ーラ内部バス１３，１４の幅の数倍であるため１通信制
御装置１から」−位メモリ４への１回のデータ転送に対
し、マイクロプログラム・コントローラ１０への転送制
御装置割込みは複数回となり、マイクロプログラム・コ
ントローラ１０内でのレジスタ退避等の内部処理におけ
るオーバーヘッドがある。
本発明の目的は、少ないハードウェア量で情報転送制御
能力を向トする情報転送制御方式を提供することにある
。
能力を向トする情報転送制御方式を提供することにある
。
本発明は、外部装置との間で送受信を行うためのバッフ
ァリング手段からマイクロプロゲラｌトコントローラへ
の転送制御のための処理要求を、コントローラ内部バス
幅の棋数倍を単位として行うことを特徴とする。
ァリング手段からマイクロプロゲラｌトコントローラへ
の転送制御のための処理要求を、コントローラ内部バス
幅の棋数倍を単位として行うことを特徴とする。
［発明の実施例］
以下２本発明の一実施例を図面を参照して説明する。
第２図は本発明の一実施例で、基本的には第１図とほぼ
同一の構成からなる。第２図において、回線インタフェ
ース１２は本発明を実現するためのバッファリング・デ
ータ長のカウンＩ−仇ｆ１ヒおよび所望のタイミンクで
マイクロプログラム・コントロー ラ］、０に割込む機
能を有するＦＩＦＯ（ファーストイン・ファースＩ−ア
ウト・キュー）構成の受信キャラクタ・バッファ１２０
、同しく送信キャラクタ・バッファ１２１を有する。
同一の構成からなる。第２図において、回線インタフェ
ース１２は本発明を実現するためのバッファリング・デ
ータ長のカウンＩ−仇ｆ１ヒおよび所望のタイミンクで
マイクロプログラム・コントロー ラ］、０に割込む機
能を有するＦＩＦＯ（ファーストイン・ファースＩ−ア
ウト・キュー）構成の受信キャラクタ・バッファ１２０
、同しく送信キャラクタ・バッファ１２１を有する。
第３図は第２図の回線インタフェース１２の具体例を示
す。１２００はＦＩＦＯ構成の受信キャラクタ・バッフ
ァ、１２０１はＦＩＦＯ内の受信データ長をカウントす
るカウンタ、１２０２は所望の割込みタイミング内に到
着するデータ長、例えば内部バス１３の幅の整数（ｉ’
？でシステムバス２の幅に等しい値の設定値を保持する
レジスタ、１２０３は１２０１と１２０２の出力のコン
パレータであり、カウンタ１２０１の値がレジスタ１２
０２の値を超えるとＦ Ｉ Ｉ” Ｏ内の受信データの
転送制御処理を要求してマイクロプログラム・コントロ
ーラ１０に割込む。一方、Ｉ２１０はＦ Ｉ ＦＯ構成
の送信キャラクタ・バッファ、１２１１はＦＩＦＯ内に
積み込ま九でいる送信データ長を力ラン１−するカウン
タ、１２１．２は所望の割込みタイミング内に積み込ま
れるデータ長の設定値を保持するレジスタ、１２１３は
カウンタ１２１１とレジスタ１２１２の出力のコンパレ
ータであり。
す。１２００はＦＩＦＯ構成の受信キャラクタ・バッフ
ァ、１２０１はＦＩＦＯ内の受信データ長をカウントす
るカウンタ、１２０２は所望の割込みタイミング内に到
着するデータ長、例えば内部バス１３の幅の整数（ｉ’
？でシステムバス２の幅に等しい値の設定値を保持する
レジスタ、１２０３は１２０１と１２０２の出力のコン
パレータであり、カウンタ１２０１の値がレジスタ１２
０２の値を超えるとＦ Ｉ Ｉ” Ｏ内の受信データの
転送制御処理を要求してマイクロプログラム・コントロ
ーラ１０に割込む。一方、Ｉ２１０はＦ Ｉ ＦＯ構成
の送信キャラクタ・バッファ、１２１１はＦＩＦＯ内に
積み込ま九でいる送信データ長を力ラン１−するカウン
タ、１２１．２は所望の割込みタイミング内に積み込ま
れるデータ長の設定値を保持するレジスタ、１２１３は
カウンタ１２１１とレジスタ１２１２の出力のコンパレ
ータであり。
カウンタ１２１１の値がレジスタ［２１２の値以下にな
るとマイクロプログラム・コン１〜ローラ１０に後続の
データ積み込みを要求する割込みを行う。
るとマイクロプログラム・コン１〜ローラ１０に後続の
データ積み込みを要求する割込みを行う。
次にこの動作について主に第３図に従って説明を行う。
送信処理と受信処理は基本的に同一・とＪＳえてよいの
で、ここでは代表して受信処理について詳述する。
で、ここでは代表して受信処理について詳述する。
回線から受信するデータはその回線速度により或一定の
タイミングで到着する。ここで受信キャラクタ・バッフ
ァ１２０はＦＩＦＯ構成となっているため、受信データ
バス１３の幅より長い受信データを蓄積することができ
る。そして所望のデータ長、例えば上位プロセッサ・シ
ステムバス２の幅分のデータ長がＦＩＦＯ１２００に積
まれた時点で受信制御処理要求をマイクロプロゲラｌト
コントローラ１０に対して行う。この割込みの契機は、
１２０２に所望のデータ長を予め設定し、でおき、カウ
ンタ１２０１により得られるＰＩＦＯ１２００に積まれ
たデータの長さと設定値とをコンパレータ１２０３によ
り比較することにより容易に実現できる。レジスタ１２
ｏ２のデータ長の設定はソフトウェアで設定する方法や
ハードウェアにより固定設定する方法等がある。
タイミングで到着する。ここで受信キャラクタ・バッフ
ァ１２０はＦＩＦＯ構成となっているため、受信データ
バス１３の幅より長い受信データを蓄積することができ
る。そして所望のデータ長、例えば上位プロセッサ・シ
ステムバス２の幅分のデータ長がＦＩＦＯ１２００に積
まれた時点で受信制御処理要求をマイクロプロゲラｌト
コントローラ１０に対して行う。この割込みの契機は、
１２０２に所望のデータ長を予め設定し、でおき、カウ
ンタ１２０１により得られるＰＩＦＯ１２００に積まれ
たデータの長さと設定値とをコンパレータ１２０３によ
り比較することにより容易に実現できる。レジスタ１２
ｏ２のデータ長の設定はソフトウェアで設定する方法や
ハードウェアにより固定設定する方法等がある。
受信制御処理要求による割込みを受付けたマイクロプロ
グラム・コントローラ１０はその動作を状態■■御フェ
ーズから転送制御フェーズに切換える。その際、今迄走
行していた状態制御処理のスティタスを一旦レジスタに
退避させる処理を行う。
グラム・コントローラ１０はその動作を状態■■御フェ
ーズから転送制御フェーズに切換える。その際、今迄走
行していた状態制御処理のスティタスを一旦レジスタに
退避させる処理を行う。
この処理、および転送制御フェーズから状態制御フェー
ズへ切り戻す際のリカバー処理は割込みの頻度に比例し
て増加する。従って割込みの頻度を少なく、即ち送（ａ
制御剤込みｔｌｌ−位を拡大する程、マイグロブログラ
ム・コントローラ１０のダイナミック・ステップ数を削
減することができ、転送制御処理の窩速化がはかれる。
ズへ切り戻す際のリカバー処理は割込みの頻度に比例し
て増加する。従って割込みの頻度を少なく、即ち送（ａ
制御剤込みｔｌｌ−位を拡大する程、マイグロブログラ
ム・コントローラ１０のダイナミック・ステップ数を削
減することができ、転送制御処理の窩速化がはかれる。
状態制御フェーズから転送制御フェーズに切り換った後
、マイクロプログラム・コントローラｌＯは処理ずべき
データをコントローラ内部バス１３．１４の幅に等しい
データ数単位に分割して転送制御処理を行い、それらの
データを上位メモリ４に転送するためにＤＭＡコントロ
ーラｌｌ内のシステムバス・インタフェース・レジスタ
１１０に格納処理を行う。この処理はコントローラ内部
バス１３．１４の幅に等しいデータ量単位に行うため、
送信制御割込み即位を拡大しても、実際の処理を司るＡ
１．ＴＪｌｏｏはコントローラ内部バス１３．１４の幅
分の処理が可能であれば良く、そＱだけにバー１へウェ
ア基の増加を避けることができる。
、マイクロプログラム・コントローラｌＯは処理ずべき
データをコントローラ内部バス１３．１４の幅に等しい
データ数単位に分割して転送制御処理を行い、それらの
データを上位メモリ４に転送するためにＤＭＡコントロ
ーラｌｌ内のシステムバス・インタフェース・レジスタ
１１０に格納処理を行う。この処理はコントローラ内部
バス１３．１４の幅に等しいデータ量単位に行うため、
送信制御割込み即位を拡大しても、実際の処理を司るＡ
１．ＴＪｌｏｏはコントローラ内部バス１３．１４の幅
分の処理が可能であれば良く、そＱだけにバー１へウェ
ア基の増加を避けることができる。
送信処理は、バッファ１２１０がら回線に送信し、カウ
ンタ１２１１のイ直がレジスタ１２１２の値以下になる
と、マイクロプログラム・コントローラ１０に後続のデ
ータ積込みを要求する。
ンタ１２１１のイ直がレジスタ１２１２の値以下になる
と、マイクロプログラム・コントローラ１０に後続のデ
ータ積込みを要求する。
第４図は回線インタフェースの他の具体例を示す。回線
インタフェース１２の受信キャラクタ・バッファ１２０
は第３図と同一である。送信キャラクタ・バッファ１２
１は、バッファ１２１０から回線に送出したデータ量を
カウンタ１２１４でカラン１−シ、レジスタ１２１２の
値を越えたとき、コンパレータ１２１５よりマイクロプ
ログラム・コントローラ１０に送信制御処理要求割込み
を行う。
インタフェース１２の受信キャラクタ・バッファ１２０
は第３図と同一である。送信キャラクタ・バッファ１２
１は、バッファ１２１０から回線に送出したデータ量を
カウンタ１２１４でカラン１−シ、レジスタ１２１２の
値を越えたとき、コンパレータ１２１５よりマイクロプ
ログラム・コントローラ１０に送信制御処理要求割込み
を行う。
本発明によれは、マイクロプログラム・コントローラへ
の処理要求を内部バス幅の複数倍のデータ景送信受信毎
に行うので、内部バス幅を広くすることなく情報転送制
御処理能力を向トすることができる。
の処理要求を内部バス幅の複数倍のデータ景送信受信毎
に行うので、内部バス幅を広くすることなく情報転送制
御処理能力を向トすることができる。
第１図は従来例を示すブロック図、第２図は本発明の一
実施例を示すブロック図、第３図は第２図の回線インタ
フェースの具体例を示すブロック図、第４図は第２図の
回線インタフェースの他の具体例を示すブロック図であ
る。 １・・通信制御装置コ１、 ２・・・」１位プロセッサ
・システムバス、３ ・上位プロセッサ、 ４・・・主記憶、１０・・・マイクロプログラム・コン
トローラ、１１・・・Ｄ Ｍ Ａコントローラ。 １２・・・回線インタフェース、１３，１．／ｌ・・・
内部バス、１２０，１２１・・キャラクタ・バッファ。 第１図 苔３２図 第４図 ３
実施例を示すブロック図、第３図は第２図の回線インタ
フェースの具体例を示すブロック図、第４図は第２図の
回線インタフェースの他の具体例を示すブロック図であ
る。 １・・通信制御装置コ１、 ２・・・」１位プロセッサ
・システムバス、３ ・上位プロセッサ、 ４・・・主記憶、１０・・・マイクロプログラム・コン
トローラ、１１・・・Ｄ Ｍ Ａコントローラ。 １２・・・回線インタフェース、１３，１．／ｌ・・・
内部バス、１２０，１２１・・キャラクタ・バッファ。 第１図 苔３２図 第４図 ３
Claims (1)
- （１）上位プロセッサ・システムバスに接続され、上記
」１位プロセッサ・システムバスと外部装置との間の通
信制御をマイクロプログラム・コントローラおよびＤＭ
Ａコントローラによって行う通信制御処理の情報転送制
御方式において、外部装置との間で送受信を行うための
バッファリング手段を有し、上記バッファリング手段か
ら、上記コユノ１〜〇−ラの内部バス幅の複数倍をｊｌ
ｊ、位として上記マイクロプログラム・コントローラに
転送制御のための処理要求を行うことを特徴とする情報
転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040672A JPS60183659A (ja) | 1984-03-02 | 1984-03-02 | 情報転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040672A JPS60183659A (ja) | 1984-03-02 | 1984-03-02 | 情報転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60183659A true JPS60183659A (ja) | 1985-09-19 |
Family
ID=12587014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59040672A Pending JPS60183659A (ja) | 1984-03-02 | 1984-03-02 | 情報転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183659A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381553A (ja) * | 1986-09-25 | 1988-04-12 | Sumitomo Electric Ind Ltd | 割込み管理方式 |
| JPH02105244A (ja) * | 1988-10-13 | 1990-04-17 | Matsushita Electric Ind Co Ltd | データ送信装置および受信装置 |
| JPH02182062A (ja) * | 1989-01-09 | 1990-07-16 | Hitachi Ltd | 通信制御方式および通信アダプタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4937544A (ja) * | 1972-08-07 | 1974-04-08 | ||
| JPS57166641A (en) * | 1981-04-07 | 1982-10-14 | Fujitsu Ltd | Data transfer system |
-
1984
- 1984-03-02 JP JP59040672A patent/JPS60183659A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4937544A (ja) * | 1972-08-07 | 1974-04-08 | ||
| JPS57166641A (en) * | 1981-04-07 | 1982-10-14 | Fujitsu Ltd | Data transfer system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381553A (ja) * | 1986-09-25 | 1988-04-12 | Sumitomo Electric Ind Ltd | 割込み管理方式 |
| JPH02105244A (ja) * | 1988-10-13 | 1990-04-17 | Matsushita Electric Ind Co Ltd | データ送信装置および受信装置 |
| JPH02182062A (ja) * | 1989-01-09 | 1990-07-16 | Hitachi Ltd | 通信制御方式および通信アダプタ |
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