JPH05158864A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
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- JPH05158864A JPH05158864A JP32468091A JP32468091A JPH05158864A JP H05158864 A JPH05158864 A JP H05158864A JP 32468091 A JP32468091 A JP 32468091A JP 32468091 A JP32468091 A JP 32468091A JP H05158864 A JPH05158864 A JP H05158864A
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- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 20
- 230000004044 response Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 ＭＰＵ１の優先度の高い処理を阻害すること
なくスループットを高められるＤＭＡ制御装置１０を提
供する。 【構成】 マイクロコンピュータシステムの動作状態を
複数のレベルに区分すると共に転送データを所定の個数
のブロックに分割して上記レベル毎にブロック転送回数
を割当て、バス制御に介入してブロック転送をする時、
その時のマイクロコンピュータシステムの動作状態レベ
ルに応じて上記割当てられたブロック転送回数分を転送
し、その後バスを解放するＤＭＡ手段を有する構成とし
た。
なくスループットを高められるＤＭＡ制御装置１０を提
供する。 【構成】 マイクロコンピュータシステムの動作状態を
複数のレベルに区分すると共に転送データを所定の個数
のブロックに分割して上記レベル毎にブロック転送回数
を割当て、バス制御に介入してブロック転送をする時、
その時のマイクロコンピュータシステムの動作状態レベ
ルに応じて上記割当てられたブロック転送回数分を転送
し、その後バスを解放するＤＭＡ手段を有する構成とし
た。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＰＵを介することな
くメモリと入出力回路との間で直接データ転送を行うＤ
ＭＡ制御回路に係り、特に、その時のマイクロコンピュ
ータシステムの動作状態レベルに応じて転送データ量を
可変とし、ＭＰＵの優先度の高い処理を阻害することな
くスループットを高められるＤＭＡ制御装置に関するも
のである。
くメモリと入出力回路との間で直接データ転送を行うＤ
ＭＡ制御回路に係り、特に、その時のマイクロコンピュ
ータシステムの動作状態レベルに応じて転送データ量を
可変とし、ＭＰＵの優先度の高い処理を阻害することな
くスループットを高められるＤＭＡ制御装置に関するも
のである。
【０００２】
【従来の技術】マイクロコンピュータシステムにおい
て、バスの伝送帯域を有効に使用するため、ＤＭＡ（Di
rect Memory Access）制御装置によるＤＭＡデータ転送
が行われる場合がある。
て、バスの伝送帯域を有効に使用するため、ＤＭＡ（Di
rect Memory Access）制御装置によるＤＭＡデータ転送
が行われる場合がある。
【０００３】図６にＤＭＡ制御装置を含めたマイクロコ
ンピュータシステムの構成例を示す。このシステムで
は、ＭＰＵ（Micro ProcessingUnit)１、メモリ２、Ｄ
ＭＡ制御回路３、入出力回路４が内部バス５によって接
続された構成になっている。内部バス５の調停は、ＭＰ
Ｕ１とＤＭＡ制御回路３とのそれぞれに接続されたアー
ビタ６が行う。ＤＭＡデータ転送を行う場合、まずＤＭ
Ａ制御回路３がアービタ６に対して転送要求を出す。ア
ービタ６はこれを受けて、ＭＰＵ１を停止状態にして、
ＤＭＡ制御回路３に内部バス５の使用許可を与える。こ
れを内部バスの獲得と呼ぶ。ＤＭＡ制御回路３は、メモ
リ２と入出力回路４との間で直接データ転送を行う。こ
のように、ＤＭＡデータ転送は、ハードウェアで直接デ
ータ転送を行うので、ＭＰＵ１がソフトウェアによりデ
ータ転送を行うのに比べて、遥かに大きな転送スループ
ットを得ることができる。転送の終了後、ＤＭＡ制御回
路３は、転送終了をアービタ６に通知し、アービタ６は
ＭＰＵ１の動作を再開させる。これをバス解放という。
ンピュータシステムの構成例を示す。このシステムで
は、ＭＰＵ（Micro ProcessingUnit)１、メモリ２、Ｄ
ＭＡ制御回路３、入出力回路４が内部バス５によって接
続された構成になっている。内部バス５の調停は、ＭＰ
Ｕ１とＤＭＡ制御回路３とのそれぞれに接続されたアー
ビタ６が行う。ＤＭＡデータ転送を行う場合、まずＤＭ
Ａ制御回路３がアービタ６に対して転送要求を出す。ア
ービタ６はこれを受けて、ＭＰＵ１を停止状態にして、
ＤＭＡ制御回路３に内部バス５の使用許可を与える。こ
れを内部バスの獲得と呼ぶ。ＤＭＡ制御回路３は、メモ
リ２と入出力回路４との間で直接データ転送を行う。こ
のように、ＤＭＡデータ転送は、ハードウェアで直接デ
ータ転送を行うので、ＭＰＵ１がソフトウェアによりデ
ータ転送を行うのに比べて、遥かに大きな転送スループ
ットを得ることができる。転送の終了後、ＤＭＡ制御回
路３は、転送終了をアービタ６に通知し、アービタ６は
ＭＰＵ１の動作を再開させる。これをバス解放という。
【０００４】ＤＭＡデータ転送には、以下の３つの方式
がある。
がある。
【０００５】（１）サイクルスチール転送方式 （２）ブロック転送方式 （３）バースト転送方式 各方式の長所、欠点を述べる。
【０００６】サイクルスチール転送方式は、例えばＭＰ
Ｕの命令サイクル中でバスが空いている期間を利用して
比較的少ないデータをデータ転送するもので、１回転送
を行う毎にＤＭＡデータ転送を中断し、ＭＰＵに制御を
戻すものである。この方式では、ＭＰＵ動作が一定時間
以上中断されることがないという利点があるが、１回の
転送でのデータ数が少なく、多くのデータを転送するに
は回数を多く必要とする。そして、転送を１回行う度に
内部バスの獲得、解放動作が必要となるため、転送速度
は遅くなる。
Ｕの命令サイクル中でバスが空いている期間を利用して
比較的少ないデータをデータ転送するもので、１回転送
を行う毎にＤＭＡデータ転送を中断し、ＭＰＵに制御を
戻すものである。この方式では、ＭＰＵ動作が一定時間
以上中断されることがないという利点があるが、１回の
転送でのデータ数が少なく、多くのデータを転送するに
は回数を多く必要とする。そして、転送を１回行う度に
内部バスの獲得、解放動作が必要となるため、転送速度
は遅くなる。
【０００７】バースト転送方式は、最初にＤＭＡ制御回
路がバスを獲得したら、バスを解放することなく、所望
の転送データが全て転送終了するまでＤＭＡデータ転送
を連続的に行うものである。３つの方式の中では最も高
い転送スループットが得られるが、ＤＭＡデータ転送中
はＭＰＵの動作が不可能であるため、割込み等の迅速な
応答が必要とされるイベントが発生した場合であって
も、所望の転送データが全て転送終了するまで、ＭＰＵ
の応答が待たされるという問題がある。
路がバスを獲得したら、バスを解放することなく、所望
の転送データが全て転送終了するまでＤＭＡデータ転送
を連続的に行うものである。３つの方式の中では最も高
い転送スループットが得られるが、ＤＭＡデータ転送中
はＭＰＵの動作が不可能であるため、割込み等の迅速な
応答が必要とされるイベントが発生した場合であって
も、所望の転送データが全て転送終了するまで、ＭＰＵ
の応答が待たされるという問題がある。
【０００８】ブロック転送方式は、上記２方式の中間に
当たるもので、ＤＭＡ制御回路はバスを獲得したら、一
定時間または一定回数データ転送を行い、その後バスを
解放してＭＰＵの制御に戻す。この、バス獲得〜データ
転送〜バス解放の動作を繰り返して、所望の転送データ
を何回かに分けて転送する。
当たるもので、ＤＭＡ制御回路はバスを獲得したら、一
定時間または一定回数データ転送を行い、その後バスを
解放してＭＰＵの制御に戻す。この、バス獲得〜データ
転送〜バス解放の動作を繰り返して、所望の転送データ
を何回かに分けて転送する。
【０００９】
【発明が解決しようとする課題】迅速なＭＰＵの応答が
必要とされ、しかも高い転送スループットが要求される
場合、上記ブロック転送方式が採られる。しかし、ブロ
ック転送方式には以下のような問題がある。
必要とされ、しかも高い転送スループットが要求される
場合、上記ブロック転送方式が採られる。しかし、ブロ
ック転送方式には以下のような問題がある。
【００１０】第一に、上記ブロック転送方式では、ＤＭ
Ａ制御回路はバスを獲得したら、一定時間または一定回
数データ転送を行い、その後バスを解放してＭＰＵの制
御に戻す。ＭＰＵに迅速な応答（ＤＭＡデータ転送より
優先的な処理）が必要とされるイベントが発生していな
い状態、即ち、継続してＤＭＡデータ転送しても不都合
でない場合でも、このような動作状態に関わりなくＤＭ
Ａ制御回路は、一定時間または一定回数のデータ転送の
後、ＭＰＵの制御に戻す。例えば、ＭＰＵがアイドル状
態にあっても、ＤＭＡ制御回路はバス獲得〜データ転送
〜バス解放の動作を繰り返して、所望の転送データを何
回かに分けて転送することになる。このため、転送スル
ープットが向上しないばかりかマイクロコンピュータシ
ステム全体としても処理効率が悪いことになる。
Ａ制御回路はバスを獲得したら、一定時間または一定回
数データ転送を行い、その後バスを解放してＭＰＵの制
御に戻す。ＭＰＵに迅速な応答（ＤＭＡデータ転送より
優先的な処理）が必要とされるイベントが発生していな
い状態、即ち、継続してＤＭＡデータ転送しても不都合
でない場合でも、このような動作状態に関わりなくＤＭ
Ａ制御回路は、一定時間または一定回数のデータ転送の
後、ＭＰＵの制御に戻す。例えば、ＭＰＵがアイドル状
態にあっても、ＤＭＡ制御回路はバス獲得〜データ転送
〜バス解放の動作を繰り返して、所望の転送データを何
回かに分けて転送することになる。このため、転送スル
ープットが向上しないばかりかマイクロコンピュータシ
ステム全体としても処理効率が悪いことになる。
【００１１】第二に、ＤＭＡデータ転送中に、ＭＰＵに
迅速な応答が必要とされるイベントが発生した状態で
は、このイベントがＤＭＡデータ転送より優先的に実行
すべき処理であっても、一定時間または一定回数データ
転送が行なわれるまでＭＰＵの制御には戻らない。従っ
て、ＤＭＡデータ転送が終わるまでイベントには対応で
きない。即ち、ＤＭＡデータ転送中には、イベントに対
する応答に遅延が起きることになる。これはマイクロコ
ンピュータシステム全体にとっては、性能の低下を意味
することになる。
迅速な応答が必要とされるイベントが発生した状態で
は、このイベントがＤＭＡデータ転送より優先的に実行
すべき処理であっても、一定時間または一定回数データ
転送が行なわれるまでＭＰＵの制御には戻らない。従っ
て、ＤＭＡデータ転送が終わるまでイベントには対応で
きない。即ち、ＤＭＡデータ転送中には、イベントに対
する応答に遅延が起きることになる。これはマイクロコ
ンピュータシステム全体にとっては、性能の低下を意味
することになる。
【００１２】そこで、本発明の目的は、上記課題を解決
し、ＭＰＵの優先度の高い処理を阻害することなく転送
スループットを高められるＤＭＡ制御装置を提供するこ
とにある。
し、ＭＰＵの優先度の高い処理を阻害することなく転送
スループットを高められるＤＭＡ制御装置を提供するこ
とにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に本発明は、マイクロコンピュータシステムの動作状態
を複数のレベルに区分すると共に転送データを所定の個
数のブロックに分割して上記レベル毎にブロック転送回
数を割当て、バス制御に介入してブロック転送をする
時、その時のマイクロコンピュータシステムの動作状態
レベルに応じて上記割当てられたブロック転送回数分を
転送した後バスを解放するＤＭＡ手段を有する構成とし
たものである。
に本発明は、マイクロコンピュータシステムの動作状態
を複数のレベルに区分すると共に転送データを所定の個
数のブロックに分割して上記レベル毎にブロック転送回
数を割当て、バス制御に介入してブロック転送をする
時、その時のマイクロコンピュータシステムの動作状態
レベルに応じて上記割当てられたブロック転送回数分を
転送した後バスを解放するＤＭＡ手段を有する構成とし
たものである。
【００１４】また、マイクロコンピュータシステムの動
作状態レベルは、ＤＭＡデータ転送を禁止するレベル
や、１回のバス制御介入で所望の転送データが全て転送
されるレベルなどを適宜設定する。
作状態レベルは、ＤＭＡデータ転送を禁止するレベル
や、１回のバス制御介入で所望の転送データが全て転送
されるレベルなどを適宜設定する。
【００１５】更に、転送中に所定のレベル以上の割込み
が要求された時には転送を中断すると共にＭＰＵの制御
に戻し、転送を再開するためにＭＰＵからの指令を待受
けるように構成してもよい。
が要求された時には転送を中断すると共にＭＰＵの制御
に戻し、転送を再開するためにＭＰＵからの指令を待受
けるように構成してもよい。
【００１６】
【作用】上記構成により、マイクロコンピュータシステ
ムの動作状態が複数のレベルに区分され、転送データが
所定の個数のブロックに分割され、上記レベル毎にブロ
ック転送回数が割当てられる。ＤＭＡ制御回路はバス制
御に介入してブロック転送をする時、その時のマイクロ
コンピュータシステムの動作状態レベルに応じて上記割
当てられたブロック転送回数分を転送した後バスを解放
する。動作状態レベルによって、ＤＭＡデータ転送に要
する時間が変動することになり、従って、ＭＰＵが抑制
されている時間が変動する。このため、動作レベルに応
じてＭＰＵが動作する割合とＤＭＡが動作する割合とが
変動することになる。ＤＭＡが動作する割合が高い時、
転送スループットが向上し、ＭＰＵが動作する割合が高
い時、優先度の高い処理が迅速に実行されることにな
る。
ムの動作状態が複数のレベルに区分され、転送データが
所定の個数のブロックに分割され、上記レベル毎にブロ
ック転送回数が割当てられる。ＤＭＡ制御回路はバス制
御に介入してブロック転送をする時、その時のマイクロ
コンピュータシステムの動作状態レベルに応じて上記割
当てられたブロック転送回数分を転送した後バスを解放
する。動作状態レベルによって、ＤＭＡデータ転送に要
する時間が変動することになり、従って、ＭＰＵが抑制
されている時間が変動する。このため、動作レベルに応
じてＭＰＵが動作する割合とＤＭＡが動作する割合とが
変動することになる。ＤＭＡが動作する割合が高い時、
転送スループットが向上し、ＭＰＵが動作する割合が高
い時、優先度の高い処理が迅速に実行されることにな
る。
【００１７】また、動作状態レベルによってはＤＭＡデ
ータ転送を禁止してＭＰＵのみ動作できるようにもな
り、逆にＭＰＵ動作を停止させてＤＭＡデータ転送を連
続的に行うこともできる。
ータ転送を禁止してＭＰＵのみ動作できるようにもな
り、逆にＭＰＵ動作を停止させてＤＭＡデータ転送を連
続的に行うこともできる。
【００１８】また、ＤＭＡデータ転送中に所定のレベル
以上の割込みが要求された時には転送を中断すると共に
ＭＰＵの制御に戻す。これにより、ＤＭＡデータ転送方
式がバースト転送方式であって連続的データ転送するよ
うな場合でも、ＭＰＵに迅速な応答が必要とされるイベ
ントが発生した時、即座にＭＰＵが応答することにな
る。割込みの少ないときには、高い転送スループットが
達成される。
以上の割込みが要求された時には転送を中断すると共に
ＭＰＵの制御に戻す。これにより、ＤＭＡデータ転送方
式がバースト転送方式であって連続的データ転送するよ
うな場合でも、ＭＰＵに迅速な応答が必要とされるイベ
ントが発生した時、即座にＭＰＵが応答することにな
る。割込みの少ないときには、高い転送スループットが
達成される。
【００１９】
【実施例】以下本発明の一実施例を添付図面に基づいて
詳述する。
詳述する。
【００２０】図１に示されるのは、本発明に係るＤＭＡ
制御装置１０を備えたマイクロコンピュータシステムの
構成例であって、ＭＰＵ１、メモリ２、ＤＭＡ制御回路
３、入出力回路４が内部バス５によって互いに接続さ
れ、内部バス５の調停を行うアービタ６がＭＰＵ１とＤ
ＭＡ制御回路３とに接続されている。ＤＭＡ制御回路３
は、転送データを所定の個数のブロックに分割してブロ
ック単位でメモリと入出力回路４との間で直接データ転
送を行うものである。ＭＰＵ１とＤＭＡ制御回路３との
間には、割込みマスクレベル設定回路７が設けられてい
る。
制御装置１０を備えたマイクロコンピュータシステムの
構成例であって、ＭＰＵ１、メモリ２、ＤＭＡ制御回路
３、入出力回路４が内部バス５によって互いに接続さ
れ、内部バス５の調停を行うアービタ６がＭＰＵ１とＤ
ＭＡ制御回路３とに接続されている。ＤＭＡ制御回路３
は、転送データを所定の個数のブロックに分割してブロ
ック単位でメモリと入出力回路４との間で直接データ転
送を行うものである。ＭＰＵ１とＤＭＡ制御回路３との
間には、割込みマスクレベル設定回路７が設けられてい
る。
【００２１】ここで割込みマスクとは、割込みの優先順
位を割当てるためにＭＰＵ内レジスタ等に設定されるも
のであって、一般に良く知られているものである。割込
みマスクはそのレベルが高い程、ＭＰＵが優先順位の高
い処理を行うことになる。本実施例にあっては、マイク
ロコンピュータシステムの動作状態を表すレベルとして
この割込みマスクレベルが流用される。勿論、他の値で
マイクロコンピュータシステムの動作状態を表すレベル
を定めても構わない。
位を割当てるためにＭＰＵ内レジスタ等に設定されるも
のであって、一般に良く知られているものである。割込
みマスクはそのレベルが高い程、ＭＰＵが優先順位の高
い処理を行うことになる。本実施例にあっては、マイク
ロコンピュータシステムの動作状態を表すレベルとして
この割込みマスクレベルが流用される。勿論、他の値で
マイクロコンピュータシステムの動作状態を表すレベル
を定めても構わない。
【００２２】割込みマスクレベル設定回路７は、ＭＰＵ
１内に設定されている割込みマスクに対応させてＤＭＡ
制御回路３にブロック転送回数を割当て、ＤＭＡ制御回
路３がバス制御に介入してブロック転送をする時、割当
てられたブロック転送回数分を転送させた後バスを解放
させるＤＭＡ手段１１である。
１内に設定されている割込みマスクに対応させてＤＭＡ
制御回路３にブロック転送回数を割当て、ＤＭＡ制御回
路３がバス制御に介入してブロック転送をする時、割当
てられたブロック転送回数分を転送させた後バスを解放
させるＤＭＡ手段１１である。
【００２３】次に実施例の作用を述べる。
【００２４】図２に、動作状態レベルを表す割込みマス
クレベルと各割込みマスクレベルに対するブロック転送
回数の割当て例を示す。この割当ては、予め固定的に決
めておいてもよいし、ＭＰＵから適宜変更可能としても
よい。この例では、割込みマスクレベルとして、０〜７
までの８段階を定めている。番号の大きいほど優先度が
高い。０〜７までの各割込みマスクレベルに対するブロ
ック転送回数は、順に、∞、∞、２４、１２、８、４、
０、０となっている。割込みマスクレベル７と６で、ブ
ロック転送回数が０であることは、マイクロコンピュー
タシステムがこれらの動作状態レベルにあるときは、Ｄ
ＭＡデータ転送が禁止されＭＰＵのみ動作することを意
味している。逆に、割込みマスクレベル１、０でブロッ
ク転送回数が∞（無限大）であることは、一度ＤＭＡデ
ータ転送が開始されるとそのままＤＭＡデータ転送が連
続され、所望の転送データが全て転送されるまでＭＰＵ
へは制御が戻らない、即ちバースト転送方式に当たるこ
とを意味している。残る割込みマスクレベル５〜２に
は、それぞれ適当なブロック転送回数が割当てられてお
り、ＤＭＡ制御回路はバスを獲得したら、ブロック転送
回数だけデータ転送を行い、その後バスを解放してＭＰ
Ｕの制御に戻し、こうしてバス獲得〜データ転送〜バス
解放の動作を繰り返して、所望の転送データを何回かに
分けて転送することになる。
クレベルと各割込みマスクレベルに対するブロック転送
回数の割当て例を示す。この割当ては、予め固定的に決
めておいてもよいし、ＭＰＵから適宜変更可能としても
よい。この例では、割込みマスクレベルとして、０〜７
までの８段階を定めている。番号の大きいほど優先度が
高い。０〜７までの各割込みマスクレベルに対するブロ
ック転送回数は、順に、∞、∞、２４、１２、８、４、
０、０となっている。割込みマスクレベル７と６で、ブ
ロック転送回数が０であることは、マイクロコンピュー
タシステムがこれらの動作状態レベルにあるときは、Ｄ
ＭＡデータ転送が禁止されＭＰＵのみ動作することを意
味している。逆に、割込みマスクレベル１、０でブロッ
ク転送回数が∞（無限大）であることは、一度ＤＭＡデ
ータ転送が開始されるとそのままＤＭＡデータ転送が連
続され、所望の転送データが全て転送されるまでＭＰＵ
へは制御が戻らない、即ちバースト転送方式に当たるこ
とを意味している。残る割込みマスクレベル５〜２に
は、それぞれ適当なブロック転送回数が割当てられてお
り、ＤＭＡ制御回路はバスを獲得したら、ブロック転送
回数だけデータ転送を行い、その後バスを解放してＭＰ
Ｕの制御に戻し、こうしてバス獲得〜データ転送〜バス
解放の動作を繰り返して、所望の転送データを何回かに
分けて転送することになる。
【００２５】図３に示した動作状態遷移図において、時
刻Ｔ１の時、割込みマスクレベルが７であるため、割込
みマスクレベル設定回路７は、ＤＭＡ制御回路３にブロ
ック転送回数を０与えており、ＤＭＡは禁止されてい
る。その後、Ｔ２で割込みマスクレベルが４になると、
ＤＭＡデータ転送が開始され、ブロック転送が８回行わ
れ、ＭＰＵ１に制御が戻される。この後もバス獲得〜デ
ータ転送〜バス解放の動作が繰り返される。そして、Ｔ
３で割込みマスクレベルが１になると、バースト転送方
式になる。
刻Ｔ１の時、割込みマスクレベルが７であるため、割込
みマスクレベル設定回路７は、ＤＭＡ制御回路３にブロ
ック転送回数を０与えており、ＤＭＡは禁止されてい
る。その後、Ｔ２で割込みマスクレベルが４になると、
ＤＭＡデータ転送が開始され、ブロック転送が８回行わ
れ、ＭＰＵ１に制御が戻される。この後もバス獲得〜デ
ータ転送〜バス解放の動作が繰り返される。そして、Ｔ
３で割込みマスクレベルが１になると、バースト転送方
式になる。
【００２６】次に、本発明の別の実施例を図４及び図５
に従って説明する。
に従って説明する。
【００２７】この実施例では図４に示されるように、図
１の例に加えて、ＭＰＵ１に割込みを知らせる割込要求
信号８が内部バス５の調停を行うアービタ６にも接続さ
れている。また図１に示された割込みマスクレベル設定
回路７はここでは省略されているが、全ての割込みマス
クレベルでブロック転送回数が∞であるような場合、即
ち全レベルでバースト転送方式の場合として考えてよ
い。
１の例に加えて、ＭＰＵ１に割込みを知らせる割込要求
信号８が内部バス５の調停を行うアービタ６にも接続さ
れている。また図１に示された割込みマスクレベル設定
回路７はここでは省略されているが、全ての割込みマス
クレベルでブロック転送回数が∞であるような場合、即
ち全レベルでバースト転送方式の場合として考えてよ
い。
【００２８】図５の動作状態遷移図において、時刻Ｔ４
の時、ＤＭＡデータ転送が開始されるとバースト転送方
式に従っているので、ＭＰＵ１に制御が戻されることが
ない。しかし、Ｔ５で割込みが発生するとアービタ６
は、ＤＭＡ制御回路３を制御して転送を中断すると共に
ＭＰＵ１の制御に戻す。ＤＭＡ制御回路３は中断状態の
ままＭＰＵ１からの転送再開の指令を待ち受ける。一
方、ＭＰＵ１は、直ちに割込み処理を行い、処理終了
後、Ｔ６でＤＭＡ制御回路３に転送再開の指令を送る。
Ｔ６以後は、ＤＭＡデータ転送が再開され、次の割込要
求信号が来るまで、或いは所望の転送データが全て転送
されるまでＭＰＵ１へは制御が戻らない。
の時、ＤＭＡデータ転送が開始されるとバースト転送方
式に従っているので、ＭＰＵ１に制御が戻されることが
ない。しかし、Ｔ５で割込みが発生するとアービタ６
は、ＤＭＡ制御回路３を制御して転送を中断すると共に
ＭＰＵ１の制御に戻す。ＤＭＡ制御回路３は中断状態の
ままＭＰＵ１からの転送再開の指令を待ち受ける。一
方、ＭＰＵ１は、直ちに割込み処理を行い、処理終了
後、Ｔ６でＤＭＡ制御回路３に転送再開の指令を送る。
Ｔ６以後は、ＤＭＡデータ転送が再開され、次の割込要
求信号が来るまで、或いは所望の転送データが全て転送
されるまでＭＰＵ１へは制御が戻らない。
【００２９】
【発明の効果】本発明は次の如き優れた効果を発揮す
る。
る。
【００３０】（１）マイクロコンピュータシステムの動
作レベルに応じてＭＰＵが動作する割合とＤＭＡが動作
する割合が変えられるので、全体として効率が向上す
る。
作レベルに応じてＭＰＵが動作する割合とＤＭＡが動作
する割合が変えられるので、全体として効率が向上す
る。
【００３１】（２）ＭＰＵが迅速な処理を必要とする処
理を行っている場合、ＤＭＡを禁止、もしくは短時間に
限定できるので、迅速な処理が実行できる。
理を行っている場合、ＤＭＡを禁止、もしくは短時間に
限定できるので、迅速な処理が実行できる。
【００３２】（３）迅速な処理が必要な割込みが発生し
た時、ＤＭＡデータ転送中でも、直ちにＭＰＵが動作す
るので、割込みの迅速な処理ができる。
た時、ＤＭＡデータ転送中でも、直ちにＭＰＵが動作す
るので、割込みの迅速な処理ができる。
【００３３】（４）ＭＰＵがアイドル状態、或いは迅速
な処理を必要としない処理を行っている場合、ＤＭＡデ
ータ転送を連続的に行うことができるので、高い転送ス
ループットが達成される。
な処理を必要としない処理を行っている場合、ＤＭＡデ
ータ転送を連続的に行うことができるので、高い転送ス
ループットが達成される。
【図１】本発明の一実施例を示すシステムブロック図で
ある。
ある。
【図２】図１の割込みマスクレベル設定回路が割当てる
ブロック転送回数の一例を示す一覧表である。
ブロック転送回数の一例を示す一覧表である。
【図３】図１の回路の動作状態遷移図である。
【図４】本発明の別の実施例を示すシステムブロック図
である。
である。
【図５】図４の回路の動作状態遷移図である。
【図６】従来例を示すシステムブロックである。
１ ＭＰＵ ２ メモリ ３ ＤＭＡ制御回路 ４ 入出力回路 ７ 割込みマスクレベル設定回路 １０ ＤＭＡ制御装置 １１ ＤＭＡ手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丹野 数彦 茨城県日立市日高町５丁目１番１号 日立 電線株式会社オプトロシステム研究所内
Claims (4)
- 【請求項１】 ＭＰＵ、メモリ、入出力回路を備えたマ
イクロコンピュータシステムに設けられ、随時ＭＰＵを
抑制してバス制御に介入し、メモリと入出力回路との間
でデータ転送を行うＤＭＡ制御回路において、マイクロ
コンピュータシステムの動作状態を複数のレベルに区分
すると共に転送データを所定の個数のブロックに分割し
て上記レベル毎にブロック転送回数を割当て、ＤＭＡ制
御回路がバス制御に介入してブロック転送をする時、そ
の時のマイクロコンピュータシステムの動作状態レベル
に応じて上記割当てられたブロック転送回数分を転送
し、その後バスを解放するＤＭＡ手段を有することを特
徴とするＤＭＡ制御装置。 - 【請求項２】 マイクロコンピュータシステムの動作状
態レベルは、ＤＭＡデータ転送が禁止されるレベルを有
することを特徴とする請求項１記載のＤＭＡ制御装置。 - 【請求項３】 マイクロコンピュータシステムの動作状
態レベルは、１回のバス制御介入で所望の転送データが
全て転送されるレベルを有することを特徴とする請求項
１記載のＤＭＡ制御装置。 - 【請求項４】 ＤＭＡ手段は、データ転送中に所定のレ
ベル以上の割込みが要求された時、転送を中断すると共
にＭＰＵの制御に戻し、転送を再開するためにＭＰＵか
らの指令を待受けることを特徴とする請求項１記載のＤ
ＭＡ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32468091A JPH05158864A (ja) | 1991-12-09 | 1991-12-09 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32468091A JPH05158864A (ja) | 1991-12-09 | 1991-12-09 | Ｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158864A true JPH05158864A (ja) | 1993-06-25 |
Family
ID=18168533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32468091A Pending JPH05158864A (ja) | 1991-12-09 | 1991-12-09 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031647A1 (en) * | 1998-11-26 | 2000-06-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
-
1991
- 1991-12-09 JP JP32468091A patent/JPH05158864A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031647A1 (en) * | 1998-11-26 | 2000-06-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
| US7038737B1 (en) | 1998-11-26 | 2006-05-02 | Matsushita Electric Industrial Co., Ltd. | Image processing device |
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