JPH09224066A - 通信プロトコル並列処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速で通信プロトコルを処理することができ
るハードウェアによる通信プロトコル並列処理装置を提
供することにある。 【解決手段】 本発明の通信プロトコル並列処理装置
は、各レイヤのプロトコル処理を並列的に実行すること
のできるレイヤ２〜７のプロトコル処理用回路５、６、
…を具備している。また、各レイヤプロトコル処理用回
路は共通の構成を有しており、それぞれは、レイヤ実行
制御手段５１と、該レイヤ実行制御手段５１によって制
御される複数個のメッセージ処理手段５２ａ、５２ｂ
と、前記メッセージ処理の一部を並列的に実行する複数
の個別処理手段５３ａ、５３ｂを有している。前記複数
個のメッセージ処理手段５２ａ、５２ｂは、ＰＤＵやプ
リミティブ等の、レイヤ間で転送されるメッセージの処
理の並列化を図る。また、前記複数の個別処理手段５３
ａ、５３ｂは、前記メッセージ処理とその処理の一部の
個別処理の並列化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は通信プロトコル並
列処理装置に関し、特に回線速度に見合う処理性能をハ
ードウェアで実現することができるようにした通信プロ
トコル並列処理装置に関する。

【０００２】

【従来の技術】近年、超高速ネットワークの開発が進
み、高速で高性能の処理ができる通信システムの実現が
重要となっている。たとえば、ＨＩＰＰＩ等の高速伝送
路では、８００Ｍｂｐｓ程度の伝送速度の通信が可能に
なっている。高性能なプロトコル実装を行うためには、
高速伝送路の転送速度で、ＰＤＵ（プロトコルデータ単
位）の送受信処理や、プロトコル処理を実行する必要が
ある。

【０００３】従来のＰＤＵの送受信処理およびプロトコ
ル処理の一例を、図５を参照して説明する。高速伝送路
２０を介してＰＤＵ１が送られてくると、受信側の回線
制御部２１はこれを受信し、まずメモリ２２に格納す
る。次いで、回線制御部２１はメモリ２２からＰＤＵ１
を読出し、レイヤ２プロトコル処理部２３に転送する。
該レイヤ２プロトコル処理部２３はＰＤＵ１のレイヤ２
のプロトコル処理を実行する。レイヤ２プロトコル処理
部２３はＰＤＵ１のレイヤ２のプロトコル処理を終了す
ると、ＰＤＵ１をレイヤ３プロトコル処理部２４に転送
する。レイヤ３プロトコル処理部２４はＰＤＵ１のレイ
ヤ３のプロトコル処理を実行し、該プロトコル処理が終
ると、ＰＤＵ１を図示それていないレイヤ４プロトコル
処理部に転送する。このような処理が順次実行され、レ
イヤ７プロトコル処理部２５の処理が終了すると、ＰＤ
Ｕ１のプロトコル処理は終了する。

【０００４】ＰＤＵ１に続いて送られてきたＰＤＵ２は
一旦メモリ２２に格納され、前記レイヤ２プロトコル処
理部２３におけるＰＤＵ１のレイヤ２の処理が終了する
と、レイヤ２プロトコル処理部２３に送られ、そのレイ
ヤ２のプロトコル処理に着手される。

【０００５】

【発明が解決しようとする課題】前記した通信プロトコ
ル処理装置において、ＰＤＵ１のレイヤ２のプロトコル
がレイヤ２プロトコル処理部２３で処理されている時に
高速伝送路２０を経てＰＤＵ２が到着すると、該ＰＤＵ
２のプロトコル処理に着手することができず、ＰＤＵ２
はメモリ１に格納されたまま、待機させられる。高速伝
送路２０が例えば１Ｇｂｐｓ程度の高速伝送路であり、
該高速伝送路を経てＰＤＵが次々と高速で到着すると、
最初のうちはメモリ２２はＰＤＵを順次格納するが、そ
のうちメモリ２２の容量が一杯になると、格納しきれな
くなる。そうすると、受信側の回線制御部２１は周知の
フロー制御により、送信側にＰＤＵの送信を停止するよ
うに指令を出す。送信側は、この指令を受けると、受信
側から送信の許可がでるまで、ＰＤＵの送信を停止す
る。

【０００６】以上のように、従来の通信プロトコル処理
装置は、通信プロトコル処理装置の処理速度が遅いの
で、これがネックとなって、回線速度に見合う処理性能
を実現することができる通信システムを作成することが
できないという問題があった。

【０００７】この発明の目的は、前記した従来技術の問
題点を除去し、高速で通信プロトコルを処理することが
できるハードウェアによる通信プロトコル並列処理装置
を提供することにある。

【０００８】

【課題を解決するための手段】前記した目的を達成する
ために、この発明は、ＰＤＵやプリミティブ等のプロト
コル処理をする通信プロトコル並列処理装置において、
各レイヤのプロトコルを処理する手段は、同一レイヤの
処理を並列的に実行するハードウェアで実現された手段
を具備している点に第１の特徴がある。

【０００９】また、前記各レイヤのプロトコルを処理す
る手段は、レイヤ実行制御手段と、該レイヤ実行制御手
段によって制御される複数個のメッセージ処理手段とを
具備し、該レイヤ実行制御手段は、該複数個のメッセー
ジ処理手段の使用状況を保持したレジスタをもち、前記
ＰＤＵやプリミティブ等が受信されると、該レジスタを
参照し、空いているメッセージ処理手段に処理を依頼す
るようにした点に第２の特徴がある。

【００１０】さらに、この発明は、ＰＤＵやプリミティ
ブ等のプロトコル処理をする通信プロトコル並列処理装
置において、各レイヤのプロトコルを処理する手段は、
各レイヤのプロトコル処理を並列的に実行するようにし
た点に第３の特徴がある。

【００１１】前記第１の特徴によれば、１つのレイヤ内
の処理を並列的に実行することができ、前記第２の特徴
によれば、ＰＤＵやプリミティブ等の、レイヤ間で転送
されるメッセージの処理を並列的に実行することがで
き、さらに、前記第３の特徴によれば、各レイヤのプロ
トコル処理を並列的に実行することができようになる。
この結果、回線速度に見合う処理性能を有するハードウ
ェアによる通信プロトコル並列処理装置を提供すること
ができるようになる。

【００１２】

【発明の実施の形態】以下に、図面を参照して、本発明
を詳細に説明する。図１は、本発明の通信プロトコル並
列処理装置の一実施形態を示すブロック図である。高速
伝送路１を経て受信されたＰＤＵやレイヤ間の制御デー
タであるサービスプリミティブは、回線制御回路２およ
びＰＤＵデータブロックアクセス制御回路３の作用によ
り、メモリ４に格納される。該メモリ４は、複数のハー
ドウェア（後述するレイヤ２〜レイヤ７プロトコル処理
回路等）から並列にアクセスできるように、ＰＤＵデー
タバッファ制御レジスタ４１と、区分けされたＰＤＵデ
ータバッファメモリブロック４２、４３、４４、…から
構成されている。該ＰＤＵデータバッファ制御レジスタ
４１は、ＰＤＵデータバッファメモリブロック４２、４
３、４４、…の使用状況を管理する。ＰＤＵデータバッ
ファメモリブロック４２、４３、４４、…は区分された
メモリになっているので、複数のハードウェアから並列
にアクセスされるのに適している。また、前記ＰＤＵデ
ータブロックアクセス制御回路３は、個々のＰＤＵデー
タバッファメモリブロック４２、４３、４４、…へ複数
のハードウェアがアクセスした場合の競合を調整するた
めに用意されている。

【００１３】後述する複数のハードウェアからメモリ４
をアクセスする場合には、メモリブロックの識別子と、
ブロック内のアドレスを指定し、ＰＤＵデータブロック
アクセス制御回路３を経由してメモリ４にアクセスす
る。ＰＤＵデータバッファ制御レジスタ４１は、前記識
別子によって指定されたメモリブロックが他からアクセ
スされていないかどうかを判断し、他からアクセスされ
ていない場合にアクセスを許可する制御信号をＰＤＵデ
ータブロックアクセス制御回路３に出力する。ＰＤＵデ
ータブロックアクセス制御回路３は該許可の制御信号を
受けとると、前記ハードウェアのメモリ４へのアクセス
を許可する。

【００１４】次に、前記複数のハードウェアの構成につ
いて説明する。該複数のハードウェアは、レイヤ２プロ
トコル用処理回路５、レイヤ３プロトコル処理用回路
６、…、レイヤ７プロトコル処理用回路から構成されて
いる。これらのプロトコル処理用回路の内部の構成は同
構成であるので、レイヤ２プロトコル処理用回路５を代
表に上げてその構成を詳細に説明する。

【００１５】レイヤ２プロトコル処理用回路５は、レイ
ヤ実行制御回路５１、複数個のメッセージ処理回路５２
ａ、５２ｂ、複数個の個別処理回路５３ａ、５３ｂ、コ
ネクション管理レジスタアクセス制御回路５４およびレ
イヤ２コネクション管理レジスタ５５から構成されてい
る。前記レイヤ実行制御回路５１は、その内部に、前記
メッセージ処理回路５２ａ、５２ｂの使用状況を保持し
たレジスタをもち、ＰＤＵが受信されると、該レジスタ
を参照し、空いているメッセージ処理回路にＰＤＵの処
理を依頼する。なお、図示の例では、前記メッセージ処
理回路５２ａ、５２ｂおよび個別処理回路５３ａ、５３
ｂはそれぞれ２個しか示されていないが、本発明はこれ
に限定されずもっと多数あってもよい。

【００１６】前記コネクション管理レジスタアクセス制
御回路５４は、レイヤ２のコネクションを管理するコネ
クション管理レジスタ５５に接続されている。このコネ
クション管理レジスタ５５は、１または複数のコネクシ
ョンに対して、それぞれのコネクションを管理するため
の情報（例えば、そのコネクションの状態、データ用Ｐ
ＤＵの送信／受信順序番号等）を保持している。また、
コネクション管理レジスタアクセス制御回路５４は、コ
ネクション管理レジスタ５５が同一レイヤ内の複数のメ
ッセージ処理回路５２ａ、５２ｂから並列的にアクセス
されるため、該アクセスの調停を行う。

【００１７】メッセージ処理回路５２ａ、５２ｂは、受
信したＰＤＵを格納しているＰＤＵデータバッファメモ
リブロック４２、４３、４４、…、およびコネクション
管理レジスタ５５等をアクセスしながら、そのＰＤＵの
処理を行う。また、該メッセージ処理回路は、必要に応
じて個別処理回路５３ａ、５３ｂに処理要求を行う。個
別処理回路５３ａ、５３ｂは、例えばチェックサムまた
はＣＲＣのチェック等のオーバヘッドの大きな処理を行
う回路である。該個別処理回路５３ａ、５３ｂは、前記
ＰＤＵデータバッファメモリブロック４２、４３、４
４、…等にアクセスしながら処理を行い、処理結果をメ
ッセージ処理回路５２ａ、５２ｂに返す。個別処理回路
５３ａ、５３ｂは、前記メッセージ処理の中で並列化の
可能な処理を含む処理を行う。

【００１８】次に、前記メッセージ処理回路５２ａ、５
２ｂの一具体例を、図２を参照して説明する。メッセー
ジ処理回路５２ａは、ＰＤＵ解析回路１０１、コネクシ
ョン管理レジスタ検索回路１０２、ＰＤＵパラメータ検
査回路１０３、状態遷移回路１０４、出力ＰＤＵ／プリ
ミティブ作成回路１０５、ＰＤＵパラメータレジスタ１
０６および状態変数レジスタ１０７から構成されてお
り、図３に示されているような処理を行う。

【００１９】メッセージ処理回路５２ａは、レイヤ実行
制御回路５１からＰＤＵの処理を依頼されると、ＰＤＵ
解析回路１０１によってフォーマットチェックおよびパ
ラメータのチェックを行う。この際、ＰＤＵの解析にお
いて、チェックサムやＣＲＣの検査等を個別処理回路に
要求する場合は、その要求の結果を待って、ＰＤＵ解析
処理を終了する。また、ＰＤＵ解析回路１０１は、その
際、ＰＤＵデータバッファメモリブロック４２、４３、
４４、…にアクセスし、ＰＤＵのデータ値そのものを取
り出し、その解析結果を前記ＰＤＵパラメータレジスタ
１０６に格納する。

【００２０】次に、コネクション管理レジスタ検索回路
１０２により、ＰＤＵのパラメータの内のコネクション
を識別するパラメータを用いて、コネクション管理レジ
スタ５５を検索し、対応するコネクション管理情報を獲
得する。さらに、これと同時に、該コネクションに関す
る情報に対して、他のメッセージ処理回路がアクセスし
ないように、ロックをかける。また、メッセージ処理回
路の内部で使用する情報は、前記状態変数レジスタ１０
７に格納する。次いで、ＰＤＵパラメータ検査回路１０
３により、ＰＤＵのパラメータと状態変数レジスタ１０
７の値とを比較して、受信したＰＤＵの検査を行う。次
に、入力のＰＤＵおよび状態変数レジスタに従って、状
態遷移回路１０４で状態遷移を行い、状態変数の更新を
行う。また、出力ＰＤＵ／プリミティブ作成回路１０５
は、指示された出力、すなわち受信プリミティブまたは
送信ＰＤＵ／プリミティブの作成を行い、出力する。

【００２１】次に、前記した構成の本実施形態の動作
を、図４のタイミングチャートを参照して説明する。図
１において、回線制御回路２がＰＤＵ１、２、３を順次
受信すると、該ＰＤＵは一旦、ＰＤＵデータバッファメ
モリブロック４２、４３、４４等の空きメモリブロック
に格納される。ＰＤＵ１の該格納と並行して、又は該格
納後、回線制御回路２は図４の時間ｔ１において、レイ
ヤ２プロトコル処理用回路５にＰＤＵ１のレイヤ２のプ
ロトコルの処理を要求する。レイヤ２プロトコル処理用
回路５のレイヤ実行制御回路５１はＰＤＵ１を処理でき
るメッセージ処理回路５２ａを見つけると、該メッセー
ジ処理回路５２ａに処理要求を渡すと共に、回線制御回
路２に応答を返す。メッセージ処理回路５２ａは処理要
求を受信すると、その処理を実行する。この実行中に、
メッセージ処理回路５２ａは必要に応じて個別処理を起
動しつつ、該処理を並列的に実行する。図示の例では、
メッセージ処理回路５２ａは、時間ｔ２に個別処理を起
動し、時間ｔ２´までは並列的に処理を行い、ｔ２´〜
ｔ３の間はその処理を中断し、前記個別処理だけを行
う。そして、時間ｔ３で個別処理終了の応答の通知を受
け、その後ｔ４まで処理を続ける。

【００２２】時間ｔ４で処理を終了すると、出力等をレ
イヤ実行制御回路５１に通知をする。次いで、該レイヤ
実行制御回路５１は、レイヤ３のプロトコル処理用回路
６のレイヤ実行制御回路に、レイヤ３のプロトコルの処
理要求を行う。該レイヤ３のプロトコル処理は、前記と
同様に、必要に応じて各レイヤのプロトコル処理用回路
の個別処理回路を併用しながら実行される。以下同様
に、レイヤ４、レイヤ５、レイヤ６と処理が進められ、
レイヤ７までの処理が実行される。

【００２３】次に、前記ＰＤＵ１の処理の終了前に、Ｐ
ＤＵ２を回線制御回路２が受信した時には、例えば図示
の時間ｔ３に受信した時には、該回線制御回路２は、レ
イヤ２のプロトコル処理用回路５のレイヤ実行制御回路
５１に、レイヤ２のプロトコルの処理要求を行う。レイ
ヤ実行制御回路５１は、ＰＤＵ２を処理できるメッセー
ジ処理回路５２ｂを見つけると、該メッセージ処理回路
５２ｂに処理要求を渡すと共に、回線制御回路２に応答
を返す。メッセージ処理回路５２ｂは処理要求を受信す
ると、その処理を実行する。この実行中に、メッセージ
処理回路５２ｂは必要に応じて個別処理を起動しつつ、
該処理を実行する。図示の例では、メッセージ処理回路
５２ｂは、時間ｔ３′に個別処理を起動し、時間ｔ５で
個別処理終了の応答の通知を受ける。メッセージ処理回
路５２ｂはその後処理を継続し、時間ｔ６で処理を終了
すると、出力等をレイヤ実行制御回路５１に通知をす
る。次いで、該レイヤ実行制御回路５１は、レイヤ３の
プロトコル処理用回路６のレイヤ実行制御回路に、レイ
ヤ３のプロトコルの処理要求を行う。以下、ＰＤＵ２の
プロトコル処理は、前記と同様に、必要に応じて各レイ
ヤのプロトコル処理回路の個別処理回路を併用しなが
ら、レイヤ７までの処理が実行される。

【００２４】前記ＰＤＵ２に続いてＰＤＵ３を回線制御
回路２が受信した時には、該回線制御回路２は、時間ｔ
５において、レイヤ２のプロトコル処理回路５のレイヤ
実行制御回路５１に、ＰＤＵ３のレイヤ２のプロトコル
の処理要求を行う。該レイヤ実行制御回路５１はＰＤＵ
３を処理できるメッセージ処理回路を見つける。この
時、前記ＰＤＵ１のレイヤ２の処理をしたメッセージ処
理回路５２ａは既にＰＤＵ１の処理を終了しているの
で、レイヤ実行制御回路５１は該メッセージ処理回路５
２ａをＰＤＵ３のレイヤ２のプロトコルの処理に指定し
てもよいし、あるいは他の空いているメッセージ処理回
路５２ｃ等を指定してもよい。

【００２５】以上のように、本実施形態によれば、ＰＤ
Ｕの各レイヤのプロトコルの処理に、複数のメッセージ
処理を導入し、また各メッセージ処理の実行中に必要に
応じて個別処理を可能にしたので、換言すれば、ＰＤＵ
の処理をハードウェアを用いた並列処理にしたので、回
線速度に応じたＰＤＵの処理が、パイプライン的に実行
可能になる。

【００２６】

【発明の効果】前記の説明から明らかなように、請求項
１の発明によれば、１つのレイヤ内の処理の並列化を図
ることができるようになる。また、請求項２、３の発明
によれば、ＰＤＵやプリミティブ等の、レイヤ間で転送
されるメッセージの処理の並列化を図ることができるよ
うになる。また、請求項４、５の発明によれば、前記メ
ッセージ処理とその処理の一部の個別処理とを並列的に
実行することができるようになる。さらに、請求項６の
発明によれば、各レイヤのプロトコル処理の並列化を図
ることができるようになる。

【図面の簡単な説明】

【図１】 この発明の一実施形態の通信プロトコル並列
処理装置の構成を示すブロック図である。

【図２】 図１のメッセージ処理回路の一具体例を示す
ブロック図である。

【図３】 該メッセージ処理回路の動作を示すフローチ
ャートである。

【図４】 本発明の実施形態の動作を示すタイミングチ
ャートである。

【図５】 従来の通信プロトコル処理装置の一例の構成
を示すブロック図である。

【符号の説明】

１…高速伝送路、２…回線制御回路、３…ＰＤＵデータ
ブロックアクセス制御回路、４…メモリ、５…レイヤ２
プロトコル処理用回路、６…レイヤ３プロトコル処理用
回路、４１…ＰＤＵデータバッファ制御レジスタ、４
２、４３、４４…ＰＤＵデータバッファメモリブロッ
ク、５１…レイヤ実行制御回路、５２ａ、５２ｂ…メッ
セージ処理回路、５３ａ、５３ｂ…個別処理回路、５４
…コネクション管理レジスタアクセス制御回路、５５…
コネクション管理レジスタ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＰＤＵやプリミティブ等のプロトコル処
   理をする通信プロトコル並列処理装置において、 各レイヤのプロトコルを処理する手段は、前記ＰＤＵや
   プリミティブ等の同一レイヤの処理を並列的に実行する
   ハードウェアで実現された手段を具備していることを特
   徴とする通信プロトコル並列処理装置。
2. 【請求項２】 請求項１記載の通信プロトコル並列処理
   装置において、 前記各レイヤのプロトコルを処理する手段は、レイヤ実
   行制御手段と、該レイヤ実行制御手段によって制御され
   る複数個のメッセージ処理手段とを具備し、 該レイヤ実行制御手段は、該複数個のメッセージ処理手
   段の使用状況を保持したレジスタをもち、前記ＰＤＵや
   プリミティブ等が受信されると、該レジスタを参照し、
   空いているメッセージ処理手段に処理を依頼するように
   したことを特徴とする通信プロトコル並列処理装置。
3. 【請求項３】 請求項２記載の通信プロトコル並列処理
   装置において、 前記複数個のメッセージ処理手段によるメッセージ処理
   を並列的に実行するようにしたことを特徴とする通信プ
   ロトコル並列処理装置。
4. 【請求項４】 請求項２記載の通信プロトコル並列処理
   装置において、 前記各レイヤのプロトコルを処理する手段は、前記メッ
   セージ処理の一部を並列的に実行する複数の個別処理手
   段を具備し、該メッセージ処理とその一部の処理とを並
   列的に実行することができるようにしたことを特徴とす
   る通信プロトコル並列処理装置。
5. 【請求項５】 請求項４記載の通信プロトコル並列処理
   装置において、 前記個別処理手段は、チェックサムまたはＣＲＣのチェ
   ック等のオーバヘッドの大きな処理を行うことを特徴と
   する通信プロトコル並列処理装置。
6. 【請求項６】 ＰＤＵやプリミティブ等のプロトコル処
   理をする通信プロトコル並列処理装置において、 各レイヤのプロトコルを処理する手段は、各レイヤのプ
   ロトコル処理を並列的に実行することを特徴とする通信
   プロトコル並列処理装置。