JP2599553B2 - 主通信データ経路の外で複合機能を実行するピコプロセッサを利用したカプラ - Google Patents
主通信データ経路の外で複合機能を実行するピコプロセッサを利用したカプラInfo
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
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Description
【０００１】
【産業上の利用分野】本発明はデータ通信に関し、具体
的には、論理的に主データ経路の外に置かれたピコプロ
セッサを使用して、主データ経路から切り離された形
で、あるいは分離された形で計算および制御機能を実行
することによって、データ転送を容易化するシステムに
関する。
的には、論理的に主データ経路の外に置かれたピコプロ
セッサを使用して、主データ経路から切り離された形
で、あるいは分離された形で計算および制御機能を実行
することによって、データ転送を容易化するシステムに
関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０７／９０９，８８７号の明
細書の記載に基づくものであって、当該米国特許出願の
番号を参照することによって当該米国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
さらに、本発明は、欧州特許出願第９１４８０１５４．
３号を基礎とする米国特許出願第０７／９０９，８８４
号「通信システムの接続機能を拡張する方法および装
置」に関連するものである。
の基礎たる米国特許出願第０７／９０９，８８７号の明
細書の記載に基づくものであって、当該米国特許出願の
番号を参照することによって当該米国特許出願の明細書
の記載内容が本明細書の一部分を構成するものとする。
さらに、本発明は、欧州特許出願第９１４８０１５４．
３号を基礎とする米国特許出願第０７／９０９，８８４
号「通信システムの接続機能を拡張する方法および装
置」に関連するものである。
【０００３】
【従来の技術】通信システムは、通信機器およびデータ
が実際に伝送される物理的媒体が向上するのに伴って、
ますます高速化している。通信機器はより「賢く、すな
わちインテリジェント」になっており、各通信機器は独
自のマイクロプロセッサを搭載し、そのアクティビィテ
ィ（活動）の制御を行っている。
が実際に伝送される物理的媒体が向上するのに伴って、
ますます高速化している。通信機器はより「賢く、すな
わちインテリジェント」になっており、各通信機器は独
自のマイクロプロセッサを搭載し、そのアクティビィテ
ィ（活動）の制御を行っている。
【０００４】例えば、マイクロプロセッサは、通信機器
内で種々機能を実行するために利用されている。マイク
ロプロセッサが特に有用とされているのは、マイクロプ
ロセッサがもつ柔軟性とその動作速度のためである。機
器を動かしているソフトウェアに変更を加えるだけで、
つまり、ハードウェアに変更を加えないで機器のパフォ
ーマンスを向上することが可能である。マイクロプロセ
ッサがデータを転送する速度も、相対的に高速である。
内で種々機能を実行するために利用されている。マイク
ロプロセッサが特に有用とされているのは、マイクロプ
ロセッサがもつ柔軟性とその動作速度のためである。機
器を動かしているソフトウェアに変更を加えるだけで、
つまり、ハードウェアに変更を加えないで機器のパフォ
ーマンスを向上することが可能である。マイクロプロセ
ッサがデータを転送する速度も、相対的に高速である。
【０００５】
【発明が解決しようとする課題】しかし、従来技術に
は、通信機器に搭載されたマイクロプロセッサがデータ
転送のボトルネックになったときに問題がある。この問
題が発生する理由としては、いくつかが考えられる。例
えば、マイクロプロセッサに負担させるタスク（仕事）
が多すぎるときや、急激に活動量が増加したときや、デ
ータの転送に必要な速度がマイクロプロセッサから得ら
れる速度よりも高速化したとき、などである。
は、通信機器に搭載されたマイクロプロセッサがデータ
転送のボトルネックになったときに問題がある。この問
題が発生する理由としては、いくつかが考えられる。例
えば、マイクロプロセッサに負担させるタスク（仕事）
が多すぎるときや、急激に活動量が増加したときや、デ
ータの転送に必要な速度がマイクロプロセッサから得ら
れる速度よりも高速化したとき、などである。
【０００６】そこで、本発明の目的は、主通信データ経
路から切り離して複合機能を実行するためにピコプロセ
ッサを使用した通信システムを提供することにある。
路から切り離して複合機能を実行するためにピコプロセ
ッサを使用した通信システムを提供することにある。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
通信コントローラ及び拡張コントローラを有する通信シ
ステムにおいて用いられ、かつ該通信コントローラと該
拡張コントローラとの間を高速でデータの個々のセグメ
ントを転送するカプラであって、第１バス及び第２バス
により該通信コントローラに接続され、かつ第３バスに
より該拡張コントローラに接続される該カプラにおい
て、ａ）前記第１バス、前記第２バス及び前記第３バス
から受信したコマンド及びデータ・セグメントを一時的
にストアするメモリと、ｂ）前記第２バスと前記メモリ
（ａ）との間に接続され、前記第２バスからコマンドを
取出して一時的にストアし前記第２バスへコマンドを送
信する手段と、ｃ）前記メモリ（ａ）及び前記第２バス
の取出し送信する手段（ｂ）に結合され、前記第２バス
から受信したコマンドを前記第２バスの取出し送信する
手段（ｂ）から取出し、該受信したコマンドを前記メモ
リ（ａ）内のキューにおく第１ピコプロセッサと、ｄ）
前記第１バスと前記メモリ（ａ）との間に接続され、デ
ータ・セグメントを前記第１バスから取出して該データ
・セグメントを前記メモリへ送信しかつデータ・セグメ
ントを前記メモリから取出して該データ・セグメントを
前記第１バスへ送信する手段と、ｅ）前記第３バスと前
記メモリ（ａ）との間に接続され、データ・セグメント
を前記第３バスから取出して該データ・セグメントを前
記メモリへ送信しかつデータ・セグメントを前記メモリ
から取出して該データ・セグメントを前記第３バスへ送
信する手段と、ｆ）前記メモリ（ａ）と、前記第１バス
の取出し送信する手段（ｄ）と、前記第３バスの取出し
送信する手段（ｅ）とで構成し、前記第１バスと前記第
３バスとの間の前記データ・セグメントが通過する主デ
ータ経路と、ｇ）前記第２バスから受信しキューに入れ
られたコマンドに応答して前記主データ経路上のデータ
・セグメントのフローを管理及び制御する、前記主デー
タ経路の外に論理的に置かれ、前記メモリ（ａ）に結合
された第２ピコプロセッサ、前記第１バスの取出し送信
する手段（ｄ）、及び前記第３バスの取出し送信する手
段（ｅ）とを備えたことを特徴とする。
通信コントローラ及び拡張コントローラを有する通信シ
ステムにおいて用いられ、かつ該通信コントローラと該
拡張コントローラとの間を高速でデータの個々のセグメ
ントを転送するカプラであって、第１バス及び第２バス
により該通信コントローラに接続され、かつ第３バスに
より該拡張コントローラに接続される該カプラにおい
て、ａ）前記第１バス、前記第２バス及び前記第３バス
から受信したコマンド及びデータ・セグメントを一時的
にストアするメモリと、ｂ）前記第２バスと前記メモリ
（ａ）との間に接続され、前記第２バスからコマンドを
取出して一時的にストアし前記第２バスへコマンドを送
信する手段と、ｃ）前記メモリ（ａ）及び前記第２バス
の取出し送信する手段（ｂ）に結合され、前記第２バス
から受信したコマンドを前記第２バスの取出し送信する
手段（ｂ）から取出し、該受信したコマンドを前記メモ
リ（ａ）内のキューにおく第１ピコプロセッサと、ｄ）
前記第１バスと前記メモリ（ａ）との間に接続され、デ
ータ・セグメントを前記第１バスから取出して該データ
・セグメントを前記メモリへ送信しかつデータ・セグメ
ントを前記メモリから取出して該データ・セグメントを
前記第１バスへ送信する手段と、ｅ）前記第３バスと前
記メモリ（ａ）との間に接続され、データ・セグメント
を前記第３バスから取出して該データ・セグメントを前
記メモリへ送信しかつデータ・セグメントを前記メモリ
から取出して該データ・セグメントを前記第３バスへ送
信する手段と、ｆ）前記メモリ（ａ）と、前記第１バス
の取出し送信する手段（ｄ）と、前記第３バスの取出し
送信する手段（ｅ）とで構成し、前記第１バスと前記第
３バスとの間の前記データ・セグメントが通過する主デ
ータ経路と、ｇ）前記第２バスから受信しキューに入れ
られたコマンドに応答して前記主データ経路上のデータ
・セグメントのフローを管理及び制御する、前記主デー
タ経路の外に論理的に置かれ、前記メモリ（ａ）に結合
された第２ピコプロセッサ、前記第１バスの取出し送信
する手段（ｄ）、及び前記第３バスの取出し送信する手
段（ｅ）とを備えたことを特徴とする。
【０００８】ここで、請求項１において、前記第２バス
は入出力（Ｉ／Ｏ）バスであり、かつ、前記第２バスの
コマンドを取出しストアする手段（ｂ）はＩ／Ｏインタ
フェースを備え、該Ｉ／Ｏインタフェースは該Ｉ／Ｏバ
スに接続されていることとすることができる。
は入出力（Ｉ／Ｏ）バスであり、かつ、前記第２バスの
コマンドを取出しストアする手段（ｂ）はＩ／Ｏインタ
フェースを備え、該Ｉ／Ｏインタフェースは該Ｉ／Ｏバ
スに接続されていることとすることができる。
【０００９】ここで、請求項１において、前記第１バス
は直接メモリ・アクセス（ＤＭＡ）バスであり、かつ、
前記第１バスのデータ・セグメントを取出しストアする
手段（ｃ）は該ＤＭＡバスに接続されたＤＭＡインタフ
ェースを備えたこととすることができる。
は直接メモリ・アクセス（ＤＭＡ）バスであり、かつ、
前記第１バスのデータ・セグメントを取出しストアする
手段（ｃ）は該ＤＭＡバスに接続されたＤＭＡインタフ
ェースを備えたこととすることができる。
【００１０】ここで、請求項１において、前記拡張コン
トローラは少なくとも１つの回線インタフェース・モジ
ュール（ＬＩＭ）を備え、前記第３バスはＬＩＭバスで
あり、かつ前記第３バスのデータ・セグメントを取出す
手段（ｅ）は該ＬＩＭバスに接続されたＬＩＭインタフ
ェースを備えたこととすることができる。
トローラは少なくとも１つの回線インタフェース・モジ
ュール（ＬＩＭ）を備え、前記第３バスはＬＩＭバスで
あり、かつ前記第３バスのデータ・セグメントを取出す
手段（ｅ）は該ＬＩＭバスに接続されたＬＩＭインタフ
ェースを備えたこととすることができる。
【００１１】ここで、請求項１において、前記第２ピコ
プロセッサ（ｇ）は、前記データ・セグメントの前記フ
ローを、前記第１バス又は前記第３バスから取出されバ
ッファされたデータをチェイニング及びディチェイニン
グすることにより管理し及び制御することを特徴とする
カプラ。とすることができる。
プロセッサ（ｇ）は、前記データ・セグメントの前記フ
ローを、前記第１バス又は前記第３バスから取出されバ
ッファされたデータをチェイニング及びディチェイニン
グすることにより管理し及び制御することを特徴とする
カプラ。とすることができる。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【作用】本発明によれば、データ伝送のための通信シス
テムは、主データ経路から論理的に外に置かれた１つま
たは２つ以上のピコプロセッサ（ｐｉｃｏｐｒｏｃｅｓ
ｓｏｒ）を使用し、主データ経路から切り離された形
で、あるいはそこから分離された形で、計算や制御機能
を実行するようにしている。特に、本発明による通信シ
ステムは、バッファ管理と高性能バッファ・チェイニン
グ（連鎖）プロセスを主データ経路から切り離して行う
ために複数のピコプロセッサを利用して、主データ経路
をこれらのプロセスと並行に継続的に使用することを可
能にしている。このようにすると、主システム・プロセ
ッサが負担する機能と仕事を解放し、不要なトラフィッ
ク（通信量）を主データ経路から除くことができるの
で、データ転送が向上することになる。
テムは、主データ経路から論理的に外に置かれた１つま
たは２つ以上のピコプロセッサ（ｐｉｃｏｐｒｏｃｅｓ
ｓｏｒ）を使用し、主データ経路から切り離された形
で、あるいはそこから分離された形で、計算や制御機能
を実行するようにしている。特に、本発明による通信シ
ステムは、バッファ管理と高性能バッファ・チェイニン
グ（連鎖）プロセスを主データ経路から切り離して行う
ために複数のピコプロセッサを利用して、主データ経路
をこれらのプロセスと並行に継続的に使用することを可
能にしている。このようにすると、主システム・プロセ
ッサが負担する機能と仕事を解放し、不要なトラフィッ
ク（通信量）を主データ経路から除くことができるの
で、データ転送が向上することになる。
【００２０】
【実施例】本発明の技術的特徴事項は、特許請求の範囲
の請求項に明確に定義されているが、以下では、本発明
をより具体的に説明するために、本発明の好適実施例に
ついて添付図面を参照して詳述する。
の請求項に明確に定義されているが、以下では、本発明
をより具体的に説明するために、本発明の好適実施例に
ついて添付図面を参照して詳述する。
【００２１】本発明の好適実施例による通信システム
は、ＩＢＭ ３７４５通信制御装置などの通信コントロ
ーラ（ｃｏｍｍｕｎｉｃａｔｉｏｎ ｃｏｎｔｒｏｌｌ
ｅｒ）、および追加の通信回線が通信コントローラと通
信することを可能にするコントローラ拡張部分（ｃｏｎ
ｔｒｏｌｌｅｒ ｅｘｔｅｎｓｉｏｎ−以下、拡張コン
トローラと呼ぶ）と共に動作する。１つの例として、通
信コントローラは複数の通信アダプタを使用し、この通
信アダプタを通して、ホストが各種タイプの通信回線へ
アクセスすることを可能にしている。通信アダプタは、
通信回線とコントローラとの間のインタフェースの働き
をするものである。
は、ＩＢＭ ３７４５通信制御装置などの通信コントロ
ーラ（ｃｏｍｍｕｎｉｃａｔｉｏｎ ｃｏｎｔｒｏｌｌ
ｅｒ）、および追加の通信回線が通信コントローラと通
信することを可能にするコントローラ拡張部分（ｃｏｎ
ｔｒｏｌｌｅｒ ｅｘｔｅｎｓｉｏｎ−以下、拡張コン
トローラと呼ぶ）と共に動作する。１つの例として、通
信コントローラは複数の通信アダプタを使用し、この通
信アダプタを通して、ホストが各種タイプの通信回線へ
アクセスすることを可能にしている。通信アダプタは、
通信回線とコントローラとの間のインタフェースの働き
をするものである。
【００２２】図１に示すように、通信コントローラ１１
は中央制御ユニット（ＣＣＵ）１０を備え、メモリ１２
にストアされたネットワーク制御プログラム（Ｎｅｔｗ
ｏｒｋ Ｃｏｎｔｒｏｌ Ｐｒｏｇｒａｍ − ＮＣ
Ｐ）がこのユニット上で稼働している。メモリ１２への
アクセスはメモリ・コントローラ１４によって管理され
る。
は中央制御ユニット（ＣＣＵ）１０を備え、メモリ１２
にストアされたネットワーク制御プログラム（Ｎｅｔｗ
ｏｒｋ Ｃｏｎｔｒｏｌ Ｐｒｏｇｒａｍ − ＮＣ
Ｐ）がこのユニット上で稼働している。メモリ１２への
アクセスはメモリ・コントローラ１４によって管理され
る。
【００２３】上述したように、通信コントローラ１１は
複数の通信アダプタを使用し、この通信アダプタを通し
て通信回線へのアクセスを可能にしている。この場合、
例えば、低速アダプタ１６は、低速の通信回線へのアク
セスを可能にするために利用され、入出力（Ｉ／Ｏ）バ
ス１８を通してＣＣＵ １０に接続されている。入出力
バス１８を通して行われる、このアダプタとＣＣＵ １
０との情報のやりとりは、入出力インタフェース２０に
よって管理される。米国特許第４，５９３，３５２号
は、入出力バス上で情報とデータをやりとりするシステ
ムと方法を詳しく説明している。
複数の通信アダプタを使用し、この通信アダプタを通し
て通信回線へのアクセスを可能にしている。この場合、
例えば、低速アダプタ１６は、低速の通信回線へのアク
セスを可能にするために利用され、入出力（Ｉ／Ｏ）バ
ス１８を通してＣＣＵ １０に接続されている。入出力
バス１８を通して行われる、このアダプタとＣＣＵ １
０との情報のやりとりは、入出力インタフェース２０に
よって管理される。米国特許第４，５９３，３５２号
は、入出力バス上で情報とデータをやりとりするシステ
ムと方法を詳しく説明している。
【００２４】さらに、高速回線アダプタ２２が使用さ
れ、入出力バス１８を通してＣＣＵ１０に接続されてい
る。高速回線上を伝送されるデータの速度は高速である
ために、高速回線アダプタ２２は、メモリ・コントロー
ラ１４に接続されたＤＭＡバス２４を通してメモリを直
接メモリ・アクセス（ｄｉｒｅｃｔ ｍｅｍｏｒｙａｃ
ｃｅｓｓ−ＤＭＡ）することができる。
れ、入出力バス１８を通してＣＣＵ１０に接続されてい
る。高速回線上を伝送されるデータの速度は高速である
ために、高速回線アダプタ２２は、メモリ・コントロー
ラ１４に接続されたＤＭＡバス２４を通してメモリを直
接メモリ・アクセス（ｄｉｒｅｃｔ ｍｅｍｏｒｙａｃ
ｃｅｓｓ−ＤＭＡ）することができる。
【００２５】ＮＣＰの機能の１つは、物理情報単位（ｐ
ｈｙｓｉｃａｌ ｉｎｆｏｒｍａｔｉｏｎ ｕｎｉｔ−
ＰＩＵ）と呼ばれる制御メッセージまたはデータ・メッ
セージからなるメッセージを、アダプタおよびＣＰＵに
接続されたエンド・ユーザとの間で送受信することであ
る。これは、メモリ１２内に構築されたバッファ連鎖
（ｂｕｆｆｅｒ ｃｈａｉｎ）を待ち行列として、ＮＣ
Ｐの制御の下で、これらのメッセージを置いておき（エ
ンキュー（ｅｎｑｕｅｕｉｎｇ））、そこからメッセー
ジを取り出す（デキュー（ｄｅｑｕｅｕｉｎｇ））こと
によって行われる。
ｈｙｓｉｃａｌ ｉｎｆｏｒｍａｔｉｏｎ ｕｎｉｔ−
ＰＩＵ）と呼ばれる制御メッセージまたはデータ・メッ
セージからなるメッセージを、アダプタおよびＣＰＵに
接続されたエンド・ユーザとの間で送受信することであ
る。これは、メモリ１２内に構築されたバッファ連鎖
（ｂｕｆｆｅｒ ｃｈａｉｎ）を待ち行列として、ＮＣ
Ｐの制御の下で、これらのメッセージを置いておき（エ
ンキュー（ｅｎｑｕｅｕｉｎｇ））、そこからメッセー
ジを取り出す（デキュー（ｄｅｑｕｅｕｉｎｇ））こと
によって行われる。
【００２６】米国特許第４，５９３，３５２号に記載さ
れているように、初期設定時に、ＮＣＰは、回線アダプ
タ１６、２２に対応する各通信回線に割り当てられたメ
モリ・ロケーションからなる回線ベクトル・テーブル
（ｌｉｎｅ ｖｅｃｔｏｒ ｔａｂｌｅ−ＬＮＶＴ）を
作成する。割り当てられたメモリ・ロケーションには、
対応する通信回線の送受信方向に対応するパラメータと
ステータス（状況）情報をストアしておくためにメモリ
１２に予約されているパラメータ／ステータス域（ｐａ
ｒａｍｅｔｅｒ／ｓｔａｔｕｓ ａｒｅａ−ＰＳＡ）の
アドレスがストアされている。
れているように、初期設定時に、ＮＣＰは、回線アダプ
タ１６、２２に対応する各通信回線に割り当てられたメ
モリ・ロケーションからなる回線ベクトル・テーブル
（ｌｉｎｅ ｖｅｃｔｏｒ ｔａｂｌｅ−ＬＮＶＴ）を
作成する。割り当てられたメモリ・ロケーションには、
対応する通信回線の送受信方向に対応するパラメータと
ステータス（状況）情報をストアしておくためにメモリ
１２に予約されているパラメータ／ステータス域（ｐａ
ｒａｍｅｔｅｒ／ｓｔａｔｕｓ ａｒｅａ−ＰＳＡ）の
アドレスがストアされている。
【００２７】ＰＳＡは、米国特許第４，５９３，３５２
号に詳しく説明されているように、メッセージのやりと
りを制御するために、ＣＣＵと回線アダプタ内のマイク
ロプロセッサとの間のコマンドとステータスの転送のた
めに使用される。
号に詳しく説明されているように、メッセージのやりと
りを制御するために、ＣＣＵと回線アダプタ内のマイク
ロプロセッサとの間のコマンドとステータスの転送のた
めに使用される。
【００２８】本発明の好適実施例によれば、本発明を具
現化した拡張コントローラ４１は、通信コントローラ１
１の通信回線能力を拡張するために使用することができ
る。拡張コントローラ４１は入出力バス１８を介して通
信コントローラ１１に接続され、通信コントローラの通
信機能を強化するために複数の通信アダプタ３０−１〜
３０−ｎを備えている。カプラ３２は、拡張コントロー
ラ４１と通信コントローラ１１とを結ぶインタフェース
の働きをし、メモリ１２とアダプタ３０−１〜３０−ｎ
との間でメッセージをやりとりをすることを可能にす
る。
現化した拡張コントローラ４１は、通信コントローラ１
１の通信回線能力を拡張するために使用することができ
る。拡張コントローラ４１は入出力バス１８を介して通
信コントローラ１１に接続され、通信コントローラの通
信機能を強化するために複数の通信アダプタ３０−１〜
３０−ｎを備えている。カプラ３２は、拡張コントロー
ラ４１と通信コントローラ１１とを結ぶインタフェース
の働きをし、メモリ１２とアダプタ３０−１〜３０−ｎ
との間でメッセージをやりとりをすることを可能にす
る。
【００２９】拡張コントローラ４１内で、アダプタ３０
−１〜３０−ｎは、それぞれ相互接続メカニズム、つま
り、スイッチ２８を通してカプラと通信することができ
る。この相互接続を行う機能を備えたメカニズムの詳細
は、ＥＰ−Ａ−０ ０００３８７４６４に記載されてい
る。
−１〜３０−ｎは、それぞれ相互接続メカニズム、つま
り、スイッチ２８を通してカプラと通信することができ
る。この相互接続を行う機能を備えたメカニズムの詳細
は、ＥＰ−Ａ−０ ０００３８７４６４に記載されてい
る。
【００３０】回線インタフェース・モジュール（ｌｉｎ
ｅ ｉｎｔｅｒｆａｃｅ ｍｏｄｕｌｅ−ＬＩＭ）３４
−１〜３４−ｎは、アダプタ３０−１〜３０−ｎとスイ
ッチ２８間を結ぶインタフェースの働きをする。同様
に、ＬＩＭ ３６は、カプラ３２とスイッチ２８間を結
ぶインタフェースの働きをする。ＬＩＭ ３４−１〜３
４−ｎの各々の主要機能は、それぞれに対応するアダプ
タ３０−１〜３０−ｎからメッセージを受け取り、カプ
ラ３２へ転送するために出力待ち行列にこれらのメッセ
ージを置いておき（エンキュー）、スイッチ２８によっ
て切り替えられたメッセージを受け取って、これらのメ
ッセージを通信アダプタからそこに接続されたユーザへ
送信できるようにすることである。これらの機能を実行
するためのメカニズムは、ＥＰ−Ａ−０ ０００３６５
７６１に記載されている。
ｅ ｉｎｔｅｒｆａｃｅ ｍｏｄｕｌｅ−ＬＩＭ）３４
−１〜３４−ｎは、アダプタ３０−１〜３０−ｎとスイ
ッチ２８間を結ぶインタフェースの働きをする。同様
に、ＬＩＭ ３６は、カプラ３２とスイッチ２８間を結
ぶインタフェースの働きをする。ＬＩＭ ３４−１〜３
４−ｎの各々の主要機能は、それぞれに対応するアダプ
タ３０−１〜３０−ｎからメッセージを受け取り、カプ
ラ３２へ転送するために出力待ち行列にこれらのメッセ
ージを置いておき（エンキュー）、スイッチ２８によっ
て切り替えられたメッセージを受け取って、これらのメ
ッセージを通信アダプタからそこに接続されたユーザへ
送信できるようにすることである。これらの機能を実行
するためのメカニズムは、ＥＰ−Ａ−０ ０００３６５
７６１に記載されている。
【００３１】以下で説明するように、ＮＣＰはコマンド
とデータを編成して、ＮＣＰ−動的パラメータ・ステー
タス域（ＮＤＰＳＡ）と連鎖された一連のＮＣＰ−パラ
メータ・ステータス域（ＮＰＳＡ）またはＬＩＭ−パラ
メータ・ステータス域（ＬＰＳＡ）あるいはＰＩＵと連
鎖されたＬＩＭ−動的パラメータ・ステータス域（ＬＤ
ＰＳＡ）に入れておく。カプラはＮＣＰ構造とのインタ
フェースとなって、ＮＣＰメモリをアクセスし、送信方
向では、ターゲットＬＩＭ向けのメッセージを連結し、
組み立てる。受信方向では、ＬＩＭからのメッセージを
ＮＣＰメモリ内に配列する。
とデータを編成して、ＮＣＰ−動的パラメータ・ステー
タス域（ＮＤＰＳＡ）と連鎖された一連のＮＣＰ−パラ
メータ・ステータス域（ＮＰＳＡ）またはＬＩＭ−パラ
メータ・ステータス域（ＬＰＳＡ）あるいはＰＩＵと連
鎖されたＬＩＭ−動的パラメータ・ステータス域（ＬＤ
ＰＳＡ）に入れておく。カプラはＮＣＰ構造とのインタ
フェースとなって、ＮＣＰメモリをアクセスし、送信方
向では、ターゲットＬＩＭ向けのメッセージを連結し、
組み立てる。受信方向では、ＬＩＭからのメッセージを
ＮＣＰメモリ内に配列する。
【００３２】ＮＣＰからＬＩＭへ送られるメッセージは
ＮＣＰメモリ１２内でＮＰＳＡと連鎖される。これらの
メッセージはこのメモリ１２からカプラ３２によって読
み取られ、ＬＩＭ ３６およびスイッチ２８によってＬ
ＩＭ３４−１〜３４−ｎへ転送される。
ＮＣＰメモリ１２内でＮＰＳＡと連鎖される。これらの
メッセージはこのメモリ１２からカプラ３２によって読
み取られ、ＬＩＭ ３６およびスイッチ２８によってＬ
ＩＭ３４−１〜３４−ｎへ転送される。
【００３３】次に、図２はカプラ３２および対応するＬ
ＩＭ ３６を示す詳細図である。以下で説明するよう
に、カプラ３２は主データ経路の外部に置かれたピコプ
ロセッサを使用して、コマンドのチェイニング（ｃｈａ
ｉｎｉｎｇ−連鎖）とアンチェイニング（ｕｎｃｈａｉ
ｎｉｎｇ−連鎖解除）をハードウェアで行い、アダプタ
とコントローラ・メモリ１２との間でやりとりされるメ
ッセージをフォーマッティング（形式化）する。ピコプ
ロセッサは、一度に最大１０２４回線までを多重化する
機能を備えている。
ＩＭ ３６を示す詳細図である。以下で説明するよう
に、カプラ３２は主データ経路の外部に置かれたピコプ
ロセッサを使用して、コマンドのチェイニング（ｃｈａ
ｉｎｉｎｇ−連鎖）とアンチェイニング（ｕｎｃｈａｉ
ｎｉｎｇ−連鎖解除）をハードウェアで行い、アダプタ
とコントローラ・メモリ１２との間でやりとりされるメ
ッセージをフォーマッティング（形式化）する。ピコプ
ロセッサは、一度に最大１０２４回線までを多重化する
機能を備えている。
【００３４】上述したように、カプラは、入出力バス１
８およびＤＭＡバス２４を経由する通信コントローラ１
１と拡張コントローラ４１間のデータの流れ（フロー）
を制御する。データの流れがいったん確立されると、ピ
コプロセッサは解放されて、すべてのバッファ・チェイ
ニング／アンチェイニングの計算を実行し、やりとりさ
れるメッセージのフォーマッティングを行う。
８およびＤＭＡバス２４を経由する通信コントローラ１
１と拡張コントローラ４１間のデータの流れ（フロー）
を制御する。データの流れがいったん確立されると、ピ
コプロセッサは解放されて、すべてのバッファ・チェイ
ニング／アンチェイニングの計算を実行し、やりとりさ
れるメッセージのフォーマッティングを行う。
【００３５】入出力バス１８およびＤＭＡバス２４との
インタフェースとなるために、カプラ３２は入出力イン
タフェース・ステート・マシン７０およびＤＭＡインタ
フェース・ステート・マシン６０を備えている。同様
に、ＬＩＭインタフェース６４はＬＩＭ ３６とのイン
タフェースとなるために使用される。
インタフェースとなるために、カプラ３２は入出力イン
タフェース・ステート・マシン７０およびＤＭＡインタ
フェース・ステート・マシン６０を備えている。同様
に、ＬＩＭインタフェース６４はＬＩＭ ３６とのイン
タフェースとなるために使用される。
【００３６】さらに、カプラ３２は、汎用ピココード化
ステート・マシン（ｇｅｎｅｒａｌｐｉｃｏｃｏｄｅｄ
ｓｔａｔｅ ｍａｃｈｉｎｅ−ＧＰＳＭ）５０、入出
力ピココード化ステート・マシン（ＩＰＳＭ）７２、メ
モリ５４、およびメモリ・インタフェース・ステート・
マシン５８を使用して、メモリ５４と他のカプラ・コン
ポーネントとを結ぶインタフェースの働きをする。ＧＰ
ＳＭ ５０とＩＰＳＭ７２は、一般にピコプロセッサと
も呼ばれている。
ステート・マシン（ｇｅｎｅｒａｌｐｉｃｏｃｏｄｅｄ
ｓｔａｔｅ ｍａｃｈｉｎｅ−ＧＰＳＭ）５０、入出
力ピココード化ステート・マシン（ＩＰＳＭ）７２、メ
モリ５４、およびメモリ・インタフェース・ステート・
マシン５８を使用して、メモリ５４と他のカプラ・コン
ポーネントとを結ぶインタフェースの働きをする。ＧＰ
ＳＭ ５０とＩＰＳＭ７２は、一般にピコプロセッサと
も呼ばれている。
【００３７】ＧＰＳＭ ５０は、制御バス６２を通して
ＤＭＡインタフェース・ステート・マシン６０を制御す
ると共に、制御バス６６を通してＬＩＭインタフェース
・ステート・マシン６４を制御し、ステート・マシン
（ＳＭ）５１とローカル（局所）ストア５２から構成さ
れている。ＳＭ ５１はロジック回路および関連のレジ
スタとカウンタを備えている。ローカル・ストア５２
は、ＧＰＳＭ ５０をデータ・バス５６経由でメモリ５
４と結ぶと共に、メモリ・インタフェース・ステート・
マシン５８とを結ぶインタフェースとなり、小容量ラン
ダム・アクセス・メモリ（ＲＡＭ）から構成され、ＳＭ
５１によってスクラッチ・パッドとして使用される。例
えば、パラメータをメモリ５４からローカル・ストア５
２に移しておき、制御バス６２と制御バス６６上にコマ
ンドを生成するために使用できる。また、ＤＭＡインタ
フェース・ステート・マシン６０とＬＩＭインタフェー
ス６４からのステータス情報を、ＳＭ ５１による分析
のためにローカル・ストア５２に置いておくことができ
る。
ＤＭＡインタフェース・ステート・マシン６０を制御す
ると共に、制御バス６６を通してＬＩＭインタフェース
・ステート・マシン６４を制御し、ステート・マシン
（ＳＭ）５１とローカル（局所）ストア５２から構成さ
れている。ＳＭ ５１はロジック回路および関連のレジ
スタとカウンタを備えている。ローカル・ストア５２
は、ＧＰＳＭ ５０をデータ・バス５６経由でメモリ５
４と結ぶと共に、メモリ・インタフェース・ステート・
マシン５８とを結ぶインタフェースとなり、小容量ラン
ダム・アクセス・メモリ（ＲＡＭ）から構成され、ＳＭ
５１によってスクラッチ・パッドとして使用される。例
えば、パラメータをメモリ５４からローカル・ストア５
２に移しておき、制御バス６２と制御バス６６上にコマ
ンドを生成するために使用できる。また、ＤＭＡインタ
フェース・ステート・マシン６０とＬＩＭインタフェー
ス６４からのステータス情報を、ＳＭ ５１による分析
のためにローカル・ストア５２に置いておくことができ
る。
【００３８】ＤＭＡインタフェース・ステート・マシン
６０は、メモリ・インタフェース・ステート・マシン５
８を通るデータ・バス６８によってメモリ５４に接続さ
れている。同様に、ＬＩＭインタフェース・ステート・
マシン６４は、メモリ・インタフェース・ステート・マ
シン５８を通るデータ・バス７１によってメモリ５４に
接続されている。ＧＰＳＭ ５０から出されたコマンド
が制御バス６６を経由してＬＩＭインタフェース６４に
渡され、制御バス６２を経由してＤＭＡインタフェース
・ステート・マシン６０に渡されると、これを受けて、
データはＬＩＭインタフェース６４とメモリ・インタフ
ェース・ステート・マシン５８間でデータ・バス７１上
を転送され、同様に、データはＤＭＡインタフェース・
ステート・マシン６０とメモリ・インタフェース・ステ
ート・マシン５８間でデータ・バス６８上を転送され
る。
６０は、メモリ・インタフェース・ステート・マシン５
８を通るデータ・バス６８によってメモリ５４に接続さ
れている。同様に、ＬＩＭインタフェース・ステート・
マシン６４は、メモリ・インタフェース・ステート・マ
シン５８を通るデータ・バス７１によってメモリ５４に
接続されている。ＧＰＳＭ ５０から出されたコマンド
が制御バス６６を経由してＬＩＭインタフェース６４に
渡され、制御バス６２を経由してＤＭＡインタフェース
・ステート・マシン６０に渡されると、これを受けて、
データはＬＩＭインタフェース６４とメモリ・インタフ
ェース・ステート・マシン５８間でデータ・バス７１上
を転送され、同様に、データはＤＭＡインタフェース・
ステート・マシン６０とメモリ・インタフェース・ステ
ート・マシン５８間でデータ・バス６８上を転送され
る。
【００３９】ＧＰＳＭ ５０と同じように、ＩＰＳＭ
７２はステート・マシン（ＳＭ）７３から構成され、ロ
ジック回路、カウンタとレジスタ、およびメモリ５４と
のインタフェースとなるローカル・ストア７４を備えて
いる。ＧＰＳＭローカル・ストア５２の場合と同様に、
ＩＰＳＭローカル・ストア７４はＳＭ ７３によってス
クラッチ・パッドとして使用される小容量ＲＡＭを備え
ているので、データを処理のためにそこに移すことがで
きる。ＩＰＳＭ ７２は、入出力バス１８と内部制御バ
ス７６を通して、ＣＣＵ １０内の入出力インタフェー
ス２０（図１）とやりとりする。制御バス７６を経由し
てＩＰＳＭ ７２からコマンドが出されると、これを受
けて、データは入出力インタフェース・ステート・マシ
ン７０、ローカル・ストア７４およびメモリ・インタフ
ェース・ステート・マシン５８との間でやりとりされ
る。このようにして、ＮＣＰとＬＩＭとの間のコマンド
と割込みメカニズムが維持される。
７２はステート・マシン（ＳＭ）７３から構成され、ロ
ジック回路、カウンタとレジスタ、およびメモリ５４と
のインタフェースとなるローカル・ストア７４を備えて
いる。ＧＰＳＭローカル・ストア５２の場合と同様に、
ＩＰＳＭローカル・ストア７４はＳＭ ７３によってス
クラッチ・パッドとして使用される小容量ＲＡＭを備え
ているので、データを処理のためにそこに移すことがで
きる。ＩＰＳＭ ７２は、入出力バス１８と内部制御バ
ス７６を通して、ＣＣＵ １０内の入出力インタフェー
ス２０（図１）とやりとりする。制御バス７６を経由し
てＩＰＳＭ ７２からコマンドが出されると、これを受
けて、データは入出力インタフェース・ステート・マシ
ン７０、ローカル・ストア７４およびメモリ・インタフ
ェース・ステート・マシン５８との間でやりとりされ
る。このようにして、ＮＣＰとＬＩＭとの間のコマンド
と割込みメカニズムが維持される。
【００４０】ＤＭＡインタフェース・ステート・マシン
６０は、コントローラＤＭＡバス２４とのインタフェー
スを維持するためのロジック回路を備え、コントローラ
・メモリ１２とカプラ・メモリ５４との間でデータを転
送するために必要な制御パラメータの初期設定は、ＧＰ
ＳＭ ５０に一任している。
６０は、コントローラＤＭＡバス２４とのインタフェー
スを維持するためのロジック回路を備え、コントローラ
・メモリ１２とカプラ・メモリ５４との間でデータを転
送するために必要な制御パラメータの初期設定は、ＧＰ
ＳＭ ５０に一任している。
【００４１】入出力インタフェース・ステート・マシン
７０はコントローラ入出力バス１８とのインタフェース
を維持するロジック回路を備え、ＮＣＰから出された入
出力命令をＩＰＳＭ ７２に受け渡す働きをする。ま
た、入出力バス１８を経由してコントローラへ転送され
るデータも、入出力インタフェース・ステート・マシン
７０を介して受け渡しされる。
７０はコントローラ入出力バス１８とのインタフェース
を維持するロジック回路を備え、ＮＣＰから出された入
出力命令をＩＰＳＭ ７２に受け渡す働きをする。ま
た、入出力バス１８を経由してコントローラへ転送され
るデータも、入出力インタフェース・ステート・マシン
７０を介して受け渡しされる。
【００４２】ＬＩＭインタフェース６４はＬＩＭ ３６
とのインタフェースを維持するロジック回路を備えてい
る。ＧＰＳＭ ５０は転送を行うために必要な制御パラ
メータを初期設定するために使用される。宛先アドレス
とソース（送信元）アドレス、データ・カウント、読取
りまたは書込みコマンドはＧＰＳＭ ５０から与えられ
る。制御フィールドがＧＰＳＭによってメモリ５４に作
られると、ＬＩＭインタフェース６４に対する開始（ｓ
ｔａｒｔ）コマンドが出される。ＧＰＳＭ５０は転送が
完了したかどうかをポーリングし、そのあと、ローカル
・ストア５２に入っているステータス（状況）を収集し
て、転送が正しく行われたかどうかを判断する。
とのインタフェースを維持するロジック回路を備えてい
る。ＧＰＳＭ ５０は転送を行うために必要な制御パラ
メータを初期設定するために使用される。宛先アドレス
とソース（送信元）アドレス、データ・カウント、読取
りまたは書込みコマンドはＧＰＳＭ ５０から与えられ
る。制御フィールドがＧＰＳＭによってメモリ５４に作
られると、ＬＩＭインタフェース６４に対する開始（ｓ
ｔａｒｔ）コマンドが出される。ＧＰＳＭ５０は転送が
完了したかどうかをポーリングし、そのあと、ローカル
・ストア５２に入っているステータス（状況）を収集し
て、転送が正しく行われたかどうかを判断する。
【００４３】メモリは、ユーザ・データ、拡張コントロ
ーラ４１に関する構成テーブル、拡張コントローラ４１
の可能なポートのアドレス・テーブルを収めておくため
に使用される。メモリ入力データはローカル・ストア５
２または７４、ＤＭＡインタフェース・ステート・マシ
ン６０またはＬＩＭインタフェース６４からデータ・バ
スを経由して送られてくる。メモリ出力データはデータ
・バス８２を経由してローカルストア５２または７４、
ＤＭＡインタフェース・ステート・マシン６０またはＬ
ＩＭインタフェース６４へ送られる。メモリ５４のアド
レスとコントロールはバス８１を経由して送られる。
ーラ４１に関する構成テーブル、拡張コントローラ４１
の可能なポートのアドレス・テーブルを収めておくため
に使用される。メモリ入力データはローカル・ストア５
２または７４、ＤＭＡインタフェース・ステート・マシ
ン６０またはＬＩＭインタフェース６４からデータ・バ
スを経由して送られてくる。メモリ出力データはデータ
・バス８２を経由してローカルストア５２または７４、
ＤＭＡインタフェース・ステート・マシン６０またはＬ
ＩＭインタフェース６４へ送られる。メモリ５４のアド
レスとコントロールはバス８１を経由して送られる。
【００４４】メモリ・インタフェース・ステート・マシ
ン５８は、可能な限りのソースおよび宛先からメモリ５
４に入出力されるトラフィック（通信量）の維持、仲裁
および制御を行う。この仲裁は、すべてのユーザとメモ
リ・インタフェース・ステート・マシン５８とを結ぶ公
知のハンドシェーク・インタフェースを通して行うこと
ができる。
ン５８は、可能な限りのソースおよび宛先からメモリ５
４に入出力されるトラフィック（通信量）の維持、仲裁
および制御を行う。この仲裁は、すべてのユーザとメモ
リ・インタフェース・ステート・マシン５８とを結ぶ公
知のハンドシェーク・インタフェースを通して行うこと
ができる。
【００４５】ＬＩＭインタフェース・モジュール３６は
マイクロプロセッサ８３を備えている。このマイクロプ
ロセッサ８３上で、記憶装置８５にストアされた制御コ
ードが実行され、バス８６を通してＬＩＭインタフェー
ス６４に接続されている。
マイクロプロセッサ８３を備えている。このマイクロプ
ロセッサ８３上で、記憶装置８５にストアされた制御コ
ードが実行され、バス８６を通してＬＩＭインタフェー
ス６４に接続されている。
【００４６】データ・ストア・インタフェース８７は、
バス４０と８６から送られてきたメッセージまたはＰＩ
Ｕを記憶装置８５内で連鎖し（チェイニング）、待ち行
列に置いておくことを制御し、またバス４０と８６上に
送出されるメッセージまたはＰＩＵを記憶装置８５内で
連鎖解除し（ディチェイニング）、待ち行列から取り出
すことによって、ＮＣＰからＬＩＭへの送信通信量とＬ
ＩＭからＮＣＰへの受信通信量を制御する。
バス４０と８６から送られてきたメッセージまたはＰＩ
Ｕを記憶装置８５内で連鎖し（チェイニング）、待ち行
列に置いておくことを制御し、またバス４０と８６上に
送出されるメッセージまたはＰＩＵを記憶装置８５内で
連鎖解除し（ディチェイニング）、待ち行列から取り出
すことによって、ＮＣＰからＬＩＭへの送信通信量とＬ
ＩＭからＮＣＰへの受信通信量を制御する。
【００４７】ＮＣＰがターゲットＬＩＭと通信するため
には、通信コントローラ・メモリ１２内に一連のエンテ
ィティ（ｅｎｔｉｔｙ）を作成する必要がある。これら
のエンティティの連鎖は図３に示されている。まず第１
に、ＮＰＳＡはターゲット通信回線を制御し、一連の各
コマンド列がＮＣＰから出されると、回線状況をやりと
りする仕組みになっている。第２に、このＮＰＳＡは回
線メッセージを収めていて、データをポイントしている
ＮＣＰ−動的パラメータ・ステータス域（ＮＤＰＳＡ）
をポイントしている。第３のエンティティはＰＩＵであ
り、ここにはターゲットＬＩＭ宛の実際のデータを収め
ている。このＰＩＵ（ＰＩＵ １）は、拡張制御ブロッ
クＥＣＢによって別のＰＩＵ（ＰＩＵ ２）と連鎖さ
れ、ＥＣＢはＰＩＵ ２の最初のバッファをポイントし
ている。逆方向では、ＬＩＭがＮＣＰと通信するため
に、ＮＣＰはメモリ１２に同様の区域、すなわち、ＰＩ
Ｕバッファの連鎖、一連のＬＩＭ−動的パラメータ・ス
テータス域（ＬＤＰＳＡ）およびＬＩＭパラメータ・ス
テータス域（ＬＰＳＡ）を予約している。
には、通信コントローラ・メモリ１２内に一連のエンテ
ィティ（ｅｎｔｉｔｙ）を作成する必要がある。これら
のエンティティの連鎖は図３に示されている。まず第１
に、ＮＰＳＡはターゲット通信回線を制御し、一連の各
コマンド列がＮＣＰから出されると、回線状況をやりと
りする仕組みになっている。第２に、このＮＰＳＡは回
線メッセージを収めていて、データをポイントしている
ＮＣＰ−動的パラメータ・ステータス域（ＮＤＰＳＡ）
をポイントしている。第３のエンティティはＰＩＵであ
り、ここにはターゲットＬＩＭ宛の実際のデータを収め
ている。このＰＩＵ（ＰＩＵ １）は、拡張制御ブロッ
クＥＣＢによって別のＰＩＵ（ＰＩＵ ２）と連鎖さ
れ、ＥＣＢはＰＩＵ ２の最初のバッファをポイントし
ている。逆方向では、ＬＩＭがＮＣＰと通信するため
に、ＮＣＰはメモリ１２に同様の区域、すなわち、ＰＩ
Ｕバッファの連鎖、一連のＬＩＭ−動的パラメータ・ス
テータス域（ＬＤＰＳＡ）およびＬＩＭパラメータ・ス
テータス域（ＬＰＳＡ）を予約している。
【００４８】ＮＰＳＡ、ＬＰＳＡ、ＮＤＰＳＡ、ＬＤＰ
ＳＡ、およびデータの処理はカプラ３２を通して行われ
る。カプラ３２は入出力コマンドＩＯＨ（図３）をバス
１８から受け取ると、ＮＰＳＡ、ＮＤＰＳＡおよびＰＩ
Ｕをアクセスし、ターゲットＬＩＭによって処理できる
メッセージを組み立てる。逆方向では、カプラはターゲ
ットＬＩＭからメッセージを受け取ると、メッセージを
ＮＣＰが判読できる正しい順序にメッセージをフォーマ
ッティングする。
ＳＡ、およびデータの処理はカプラ３２を通して行われ
る。カプラ３２は入出力コマンドＩＯＨ（図３）をバス
１８から受け取ると、ＮＰＳＡ、ＮＤＰＳＡおよびＰＩ
Ｕをアクセスし、ターゲットＬＩＭによって処理できる
メッセージを組み立てる。逆方向では、カプラはターゲ
ットＬＩＭからメッセージを受け取ると、メッセージを
ＮＣＰが判読できる正しい順序にメッセージをフォーマ
ッティングする。
【００４９】本発明が実現される以前は、バッファのチ
ェイニングとアンチェイニングは、ＮＣＰとマイクロプ
ロセッサがアプリケーション・プログラムを利用するこ
とによって行われていた。アプリケーション・プログラ
ムは低速であり、非効率であるため、主メモリと回線ア
ダプタ間のデータ転送を高スループット量で行うことが
できない。ハードウェア・チェイニング手法によると、
パフォーマンスが達成されるが、能力に限界があるた
め、チェイニングできるのは、固定バッファ・サイズを
使用した単一回線のデータ・バッファだけに限られてい
た。
ェイニングとアンチェイニングは、ＮＣＰとマイクロプ
ロセッサがアプリケーション・プログラムを利用するこ
とによって行われていた。アプリケーション・プログラ
ムは低速であり、非効率であるため、主メモリと回線ア
ダプタ間のデータ転送を高スループット量で行うことが
できない。ハードウェア・チェイニング手法によると、
パフォーマンスが達成されるが、能力に限界があるた
め、チェイニングできるのは、固定バッファ・サイズを
使用した単一回線のデータ・バッファだけに限られてい
た。
【００５０】本発明によれば、主メモリと回線アダプタ
間のデータ転送を高スループット量で行うことができ
る。さらに、主データ経路、このケースでは、ＤＭＡバ
スから切り離されたピコプロセッサを使用しているの
で、データ・バッファのサイズを要求に応じて可変にで
きるという柔軟性が得られる。
間のデータ転送を高スループット量で行うことができ
る。さらに、主データ経路、このケースでは、ＤＭＡバ
スから切り離されたピコプロセッサを使用しているの
で、データ・バッファのサイズを要求に応じて可変にで
きるという柔軟性が得られる。
【００５１】本発明が実現される以前に起こっていたも
う１つの問題は、バッファ管理とデータ転送であった。
直接メモリ・アクセス（ＤＭＡ）によってメモリからア
ダプタへのデータ転送は、ＤＭＡコントローラを使用し
て逐次に行われていた。この方法によると、ロジックが
新しいデータ・バッファ・アドレスを計算し、ＤＭＡコ
ントローラを再初期設定している間、ＤＭＡバスはアイ
ドル状態のままになっているので非常に非効率である。
う１つの問題は、バッファ管理とデータ転送であった。
直接メモリ・アクセス（ＤＭＡ）によってメモリからア
ダプタへのデータ転送は、ＤＭＡコントローラを使用し
て逐次に行われていた。この方法によると、ロジックが
新しいデータ・バッファ・アドレスを計算し、ＤＭＡコ
ントローラを再初期設定している間、ＤＭＡバスはアイ
ドル状態のままになっているので非常に非効率である。
【００５２】しかるに、主データ移動データ経路から切
り離された計算ロジック経路を使用するピコプロセッサ
を使用すると、バッファ管理を先読みして行うことがで
きるので、バッファを逐次に管理する必要がなくなり、
ＤＭＡバス上のスループット量が向上することになる。
り離された計算ロジック経路を使用するピコプロセッサ
を使用すると、バッファ管理を先読みして行うことがで
きるので、バッファを逐次に管理する必要がなくなり、
ＤＭＡバス上のスループット量が向上することになる。
【００５３】上述したように、カプラ３２はＮＣＰ構造
とのインタフェースとなって、ＤＭＡバス２４経由で主
メモリ１２をアクセスし、ターゲットＬＩＭのマイクロ
プロセッサ宛のメッセージを連結して組み立てる。ター
ゲットＬＩＭは、拡張コントローラ４１内の各種通信ア
ダプタ３０−１〜３０−ｎ用の導入されたＬＩＭ ３４
−１〜３４−ｎのいずれであってもよい。コントローラ
（１１）からＬＩＭへの通信の場合は、ＮＣＰには、複
数の通信回線用に連鎖されたＰＩＵバッファ列が用意さ
れている（図３参照）。カプラ３２はこれらのバッファ
の連鎖を解除し、メモリからのＤＭＡデータであると解
釈すると、対応するＬＩＭ ３４−１〜３４−ｎ宛のメ
ッセージを組み立てる。カプラ３２はこれらのタスクを
ＮＣＰおよびＤＭＡバスから切り離して実行するので、
他の作業を並行に実行することができる。
とのインタフェースとなって、ＤＭＡバス２４経由で主
メモリ１２をアクセスし、ターゲットＬＩＭのマイクロ
プロセッサ宛のメッセージを連結して組み立てる。ター
ゲットＬＩＭは、拡張コントローラ４１内の各種通信ア
ダプタ３０−１〜３０−ｎ用の導入されたＬＩＭ ３４
−１〜３４−ｎのいずれであってもよい。コントローラ
（１１）からＬＩＭへの通信の場合は、ＮＣＰには、複
数の通信回線用に連鎖されたＰＩＵバッファ列が用意さ
れている（図３参照）。カプラ３２はこれらのバッファ
の連鎖を解除し、メモリからのＤＭＡデータであると解
釈すると、対応するＬＩＭ ３４−１〜３４−ｎ宛のメ
ッセージを組み立てる。カプラ３２はこれらのタスクを
ＮＣＰおよびＤＭＡバスから切り離して実行するので、
他の作業を並行に実行することができる。
【００５４】逆方向（ＬＩＭからコントローラ（１１）
への通信）の場合は、ＮＣＰには、連鎖された空のバッ
ファ列が用意されている。カプラ３２はアクティブ状態
のＬＩＭ ３４−１〜３４−ｎからメッセージを受け取
ると、コントローラ・メモリ１２内にメッセージを正し
く連鎖して１つにする必要がある。この場合も、これら
のタスクは主データ経路の外で実行される。
への通信）の場合は、ＮＣＰには、連鎖された空のバッ
ファ列が用意されている。カプラ３２はアクティブ状態
のＬＩＭ ３４−１〜３４−ｎからメッセージを受け取
ると、コントローラ・メモリ１２内にメッセージを正し
く連鎖して１つにする必要がある。この場合も、これら
のタスクは主データ経路の外で実行される。
【００５５】図４は、ＮＣＰ、カプラ３２およびＬＩＭ
３６の間のメッセージのやりとりにおいて、データが
ＮＣＰから特定の通信アダプタへ送信される様子を示し
ている。図５はピコプロセッサがＮＣＰからＬＩＭへの
流れに介入して、ＮＰＳＡ、ＮＤＰＳＡおよびＰＩＵを
フェッチする部分（ＧＰＳＭ ５０）を示している。図
４（１）に示すように、ＮＣＰはブロードキャスト入出
力オペレーション（ＩＯＨコマンドを出し、ＥＸＥＣＵ
ＴＥ ＲＥＱコード・オペレーションはデータを特定の
ＬＩＭへ転送することを要求している。ＩＯＨコマンド
は入出力バス１８を経由して送信され、入出力インタフ
ェース・ステート・マシン７０によって受信される。Ｉ
ＰＳＭ ７２はこのコマンドを受け取ると、そのパリテ
ィ、アドレス有効性などを検査し、メモリ５４内のアド
レス参照テーブル（ａｄｄｒｅｓｓ ｌｏｏｋ−ｕｐ
ｔａｂｌｅ）（これは、初期プログラム・ロード（ＩＰ
Ｌ）時にＮＣＰによって作成されている）にコマンドを
ストアしておき、あとで処理される。アドレス・テーブ
ル（図３）には、その後の処理に備えて、最大１０２４
個までのコマンドをスタックすることができる。（従来
技術では、各コマンドを即時に処理する必要があったの
で、多くの場合、ＮＣＰのオペレーションが遅くなって
いた。）カプラ３２は、別のピコプロセッサ（ＧＰＳＭ
５０）を通して、アドレス参照テーブルに入っている
ＮＰＳＡのアドレスを取得する。そのあと、ＮＰＳＡを
ＤＭＡ（直接メモリ・アクセス）して、それをローカル
・ストア５２に入れてから（２）、複数のＮＤＰＳＡの
うち最初に処理すべきＮＤＰＳＡのアドレスを取得す
る。次に、カプラ３２はＮＤＰＳＡをＤＭＡし（３）、
それを対応するＬＩＭへ送信する（４）。ＬＩＭへ転送
すべきデータはカプラによってＤＭＡされ、ＬＩＭへ送
信される（５〜１２）。データがすべてＬＩＭへ送信さ
れると、カプラは転送のＮＣＰ状況を通知し、転送が完
了する（１３〜１６）。ＮＣＰからのデータは、カプラ
によって多くのオペレーション、つまり、ＮＤＰＳＡと
ＰＩＵの連鎖解除などが行われてから、ＬＩＭへ送られ
るが、これらのオペレーションが並行に行われていると
き、ＤＭＡは他の目的に使用するために解放される。
３６の間のメッセージのやりとりにおいて、データが
ＮＣＰから特定の通信アダプタへ送信される様子を示し
ている。図５はピコプロセッサがＮＣＰからＬＩＭへの
流れに介入して、ＮＰＳＡ、ＮＤＰＳＡおよびＰＩＵを
フェッチする部分（ＧＰＳＭ ５０）を示している。図
４（１）に示すように、ＮＣＰはブロードキャスト入出
力オペレーション（ＩＯＨコマンドを出し、ＥＸＥＣＵ
ＴＥ ＲＥＱコード・オペレーションはデータを特定の
ＬＩＭへ転送することを要求している。ＩＯＨコマンド
は入出力バス１８を経由して送信され、入出力インタフ
ェース・ステート・マシン７０によって受信される。Ｉ
ＰＳＭ ７２はこのコマンドを受け取ると、そのパリテ
ィ、アドレス有効性などを検査し、メモリ５４内のアド
レス参照テーブル（ａｄｄｒｅｓｓ ｌｏｏｋ−ｕｐ
ｔａｂｌｅ）（これは、初期プログラム・ロード（ＩＰ
Ｌ）時にＮＣＰによって作成されている）にコマンドを
ストアしておき、あとで処理される。アドレス・テーブ
ル（図３）には、その後の処理に備えて、最大１０２４
個までのコマンドをスタックすることができる。（従来
技術では、各コマンドを即時に処理する必要があったの
で、多くの場合、ＮＣＰのオペレーションが遅くなって
いた。）カプラ３２は、別のピコプロセッサ（ＧＰＳＭ
５０）を通して、アドレス参照テーブルに入っている
ＮＰＳＡのアドレスを取得する。そのあと、ＮＰＳＡを
ＤＭＡ（直接メモリ・アクセス）して、それをローカル
・ストア５２に入れてから（２）、複数のＮＤＰＳＡの
うち最初に処理すべきＮＤＰＳＡのアドレスを取得す
る。次に、カプラ３２はＮＤＰＳＡをＤＭＡし（３）、
それを対応するＬＩＭへ送信する（４）。ＬＩＭへ転送
すべきデータはカプラによってＤＭＡされ、ＬＩＭへ送
信される（５〜１２）。データがすべてＬＩＭへ送信さ
れると、カプラは転送のＮＣＰ状況を通知し、転送が完
了する（１３〜１６）。ＮＣＰからのデータは、カプラ
によって多くのオペレーション、つまり、ＮＤＰＳＡと
ＰＩＵの連鎖解除などが行われてから、ＬＩＭへ送られ
るが、これらのオペレーションが並行に行われていると
き、ＤＭＡは他の目的に使用するために解放される。
【００５６】直接メモリ・アクセス（ＤＭＡ）の期間に
おけるＧＰＳＭ ５０の活動を示したのが図５である。
この場合には、例えば、ＮＰＳＡは、カプラによる処理
のためにＮＣＰからＤＭＡされている。送信コマンドの
場合のＧＰＳＭプロセスは、大きく分けると、次の５つ
の機能からなっている。すなわち、（１）ＲＡＭ ５４
内のテーブルからＮＰＳＡアドレスを読み取って、ロー
カル・ストア５２に入れ、（２）ＮＰＳＡのＤＭＡ読取
りを行うために制御ワードを作り、（３）ＮＰＳＡの読
取りを行うようにＤＭＡインタフェースをセットアップ
し、（４）ＤＭＡが完了したかどうかをポーリングし、
（５）ＲＡＭ ５４からＮＰＳＡを読み取ってローカル
・ストア５２に入れる。ＤＭＡインタフェース６０、Ｇ
ＰＳＭ５０、ローカル・ストア５２およびＲＡＭメモリ
５４の間で実際にやりとりされるメッセージは、データ
または制御ワードがやりとりされる方向を示す矢印で示
されている。
おけるＧＰＳＭ ５０の活動を示したのが図５である。
この場合には、例えば、ＮＰＳＡは、カプラによる処理
のためにＮＣＰからＤＭＡされている。送信コマンドの
場合のＧＰＳＭプロセスは、大きく分けると、次の５つ
の機能からなっている。すなわち、（１）ＲＡＭ ５４
内のテーブルからＮＰＳＡアドレスを読み取って、ロー
カル・ストア５２に入れ、（２）ＮＰＳＡのＤＭＡ読取
りを行うために制御ワードを作り、（３）ＮＰＳＡの読
取りを行うようにＤＭＡインタフェースをセットアップ
し、（４）ＤＭＡが完了したかどうかをポーリングし、
（５）ＲＡＭ ５４からＮＰＳＡを読み取ってローカル
・ストア５２に入れる。ＤＭＡインタフェース６０、Ｇ
ＰＳＭ５０、ローカル・ストア５２およびＲＡＭメモリ
５４の間で実際にやりとりされるメッセージは、データ
または制御ワードがやりとりされる方向を示す矢印で示
されている。
【００５７】ＮＰＳＡをＲＡＭ ５４から読み取ってロ
ーカル・ストア５２に入れるために、ＧＰＳＭ ５０は
アドレスを受け入れるようにそのローカル・ストア５２
を構成し、ＲＡＭ５４からアドレスを要求し、アドレス
を受け取ってそのローカル・ストアに入れる。
ーカル・ストア５２に入れるために、ＧＰＳＭ ５０は
アドレスを受け入れるようにそのローカル・ストア５２
を構成し、ＲＡＭ５４からアドレスを要求し、アドレス
を受け取ってそのローカル・ストアに入れる。
【００５８】次に、ＧＰＳＭ ５０は、ＤＭＡを行うと
きに正しいＮＰＳＡアドレス形式が使用されるように制
御ワード（ＣＷ）を作成しなければならない。これは、
ＮＰＳＡアドレスを並べ替えてローカル・ストア５２に
入れ、ＮＰＳＡアドレスを要求してＲＡＭ ５４に戻す
ことによって行われる。
きに正しいＮＰＳＡアドレス形式が使用されるように制
御ワード（ＣＷ）を作成しなければならない。これは、
ＮＰＳＡアドレスを並べ替えてローカル・ストア５２に
入れ、ＮＰＳＡアドレスを要求してＲＡＭ ５４に戻す
ことによって行われる。
【００５９】ＤＭＡインタフェース６０をセットアップ
するとき、ＧＰＳＭ ５０はＤＭＡインタフェース６０
の制御レジスタとコマンド・レジスタおよびアドレス・
カウンタとバイト・カウンタをロードし、ＤＭＡインタ
フェース６０がＮＰＳＡの読取りを行えるようにする。
するとき、ＧＰＳＭ ５０はＤＭＡインタフェース６０
の制御レジスタとコマンド・レジスタおよびアドレス・
カウンタとバイト・カウンタをロードし、ＤＭＡインタ
フェース６０がＮＰＳＡの読取りを行えるようにする。
【００６０】ＧＰＳＭ ５０は、ＤＭＡが完了したかど
うかをポーリングすることによってＤＭＡのステータス
を保持している。
うかをポーリングすることによってＤＭＡのステータス
を保持している。
【００６１】ＮＰＳＡのＤＭＡが完了すると、ＧＰＳＭ
５０はＮＰＳＡを読み取ってそのローカル・ストア５
２に入れておき、その処理ができるようにする。すなわ
ち、次回に、同じプロセスがＮＤＰＳＡアドレスを取り
出して、そのＮＤＰＳＡをＤＭＡできるようにする。こ
のようにして、バッファは、ピコプロセッサＧＰＳＭ５
０によって主データ経路の外で連鎖が解かれるので（ｄ
ｅｃｈａｉｎｉｎｇ）、通信システムを流れるデータ・
フローが向上する。
５０はＮＰＳＡを読み取ってそのローカル・ストア５
２に入れておき、その処理ができるようにする。すなわ
ち、次回に、同じプロセスがＮＤＰＳＡアドレスを取り
出して、そのＮＤＰＳＡをＤＭＡできるようにする。こ
のようにして、バッファは、ピコプロセッサＧＰＳＭ５
０によって主データ経路の外で連鎖が解かれるので（ｄ
ｅｃｈａｉｎｉｎｇ）、通信システムを流れるデータ・
フローが向上する。
【００６２】受信方向にデータを転送する場合は、カプ
ラ３２には、各回線ごとに複数の空き（空の）バッファ
がメモリ５４内に割り振られる。メッセージがターゲッ
トＬＩＭから受信されると、ＧＰＳＭ ５０は、上述し
たのと同じように、メッセージをＮＣＰバッファ・サイ
ズに分解し、バッファ単位でメッセージをＤＭＡし、メ
ッセージをＮＣＰ記憶装置内で連鎖して１つにする。一
連のメッセージが転送されると、ピコプロセッサは開始
バッファ・アドレスと終了バッファ・アドレスをＬＤＰ
ＳＡに加える。そのあと、ＬＤＰＳＡはメモリにストア
され、このＬＤＰＳＡは更新される。これらのメッセー
ジは、ターゲットＬＩＭが転送すべき「最後のメッセー
ジ」をＮＣＰに送るまで、メモリにストアされている。
ＧＰＳＭはＰＩＵをストアし、ＬＤＰＳＡとＬＰＳＡを
更新しストアする。そのあと、ＩＰＳＭは、メッセージ
全体が入出力バス上の割込みよって処理される準備状態
にあることをＮＣＰに通知する。
ラ３２には、各回線ごとに複数の空き（空の）バッファ
がメモリ５４内に割り振られる。メッセージがターゲッ
トＬＩＭから受信されると、ＧＰＳＭ ５０は、上述し
たのと同じように、メッセージをＮＣＰバッファ・サイ
ズに分解し、バッファ単位でメッセージをＤＭＡし、メ
ッセージをＮＣＰ記憶装置内で連鎖して１つにする。一
連のメッセージが転送されると、ピコプロセッサは開始
バッファ・アドレスと終了バッファ・アドレスをＬＤＰ
ＳＡに加える。そのあと、ＬＤＰＳＡはメモリにストア
され、このＬＤＰＳＡは更新される。これらのメッセー
ジは、ターゲットＬＩＭが転送すべき「最後のメッセー
ジ」をＮＣＰに送るまで、メモリにストアされている。
ＧＰＳＭはＰＩＵをストアし、ＬＤＰＳＡとＬＰＳＡを
更新しストアする。そのあと、ＩＰＳＭは、メッセージ
全体が入出力バス上の割込みよって処理される準備状態
にあることをＮＣＰに通知する。
【００６３】これらの機能を実行するプログラムはメモ
リ５４にロードされている。ピココードによって制御さ
れるピコプロセッサを使用すると、ハードウェア・チェ
イニング手法では、その処理がデータ・バッファ（ＰＩ
Ｕ）だけであったのに対し、システムはメッセージの連
鎖（ＮＰＳＡ、ＮＤＰＳＡ、ＰＩＵ）を処理し、ハード
ウェア設計では達成できなかった、各回線ごとに可変バ
ッファ・サイズを処理できるという柔軟性が得られる。
さらに、ピコプロセッサは、外部マイクロプロセッサで
は達成できなかった、高パフォーマンスでこれらのオペ
レーションを実行できるという利点が得られる。
リ５４にロードされている。ピココードによって制御さ
れるピコプロセッサを使用すると、ハードウェア・チェ
イニング手法では、その処理がデータ・バッファ（ＰＩ
Ｕ）だけであったのに対し、システムはメッセージの連
鎖（ＮＰＳＡ、ＮＤＰＳＡ、ＰＩＵ）を処理し、ハード
ウェア設計では達成できなかった、各回線ごとに可変バ
ッファ・サイズを処理できるという柔軟性が得られる。
さらに、ピコプロセッサは、外部マイクロプロセッサで
は達成できなかった、高パフォーマンスでこれらのオペ
レーションを実行できるという利点が得られる。
【００６４】
【発明の効果】本発明によれば、データ伝送のための通
信システムは、主データ経路から論理的に外に置かれた
１つまたは２つ以上のピコプロセッサ（ｐｉｃｏｐｒｏ
ｃｅｓｓｏｒ）を使用し、主データ経路から切り離され
た形で、あるいはそこから分離された形で、計算や制御
機能を実行するようにしている。特に、本発明による通
信システムは、バッファ管理と高性能バッファ・チェイ
ニング（連鎖）プロセスを主データ経路から切り離して
行うために複数のピコプロセッサを利用して、主データ
経路をこれらのプロセスと並行に継続的に使用すること
を可能にしている。このようにすると、主システム・プ
ロセッサが負担する機能と仕事を解放し、不要なトラフ
ィック（通信量）を主データ経路から除くことができる
ので、データ転送が向上することになる。
信システムは、主データ経路から論理的に外に置かれた
１つまたは２つ以上のピコプロセッサ（ｐｉｃｏｐｒｏ
ｃｅｓｓｏｒ）を使用し、主データ経路から切り離され
た形で、あるいはそこから分離された形で、計算や制御
機能を実行するようにしている。特に、本発明による通
信システムは、バッファ管理と高性能バッファ・チェイ
ニング（連鎖）プロセスを主データ経路から切り離して
行うために複数のピコプロセッサを利用して、主データ
経路をこれらのプロセスと並行に継続的に使用すること
を可能にしている。このようにすると、主システム・プ
ロセッサが負担する機能と仕事を解放し、不要なトラフ
ィック（通信量）を主データ経路から除くことができる
ので、データ転送が向上することになる。
【００６５】図面に示す本発明の好適実施例を参照して
本発明を具体的に説明してきたが、この好適実施例は、
本発明の精神と範囲を逸脱しない限り種々態様に改良
し、変更することが可能であることはもちろんである。
本発明を具体的に説明してきたが、この好適実施例は、
本発明の精神と範囲を逸脱しない限り種々態様に改良
し、変更することが可能であることはもちろんである。
【図１】本発明の方法および装置を使用した通信システ
ムを示すブロック図である。
ムを示すブロック図である。
【図２】本発明を使用した通信システムで使用されてい
る拡張コントローラを示すブロック図である。
る拡張コントローラを示すブロック図である。
【図３】ネットワーク制御プログラムにおけるバッファ
連鎖を示す図である。
連鎖を示す図である。
【図４】カプラ、ＮＣＰ、およびＬＩＭの間でやりとり
されるメッセージを示す図である。
されるメッセージを示す図である。
【図５】主データ経路の外で本発明のピコプロセッサに
よって実行されるオペレーションの例を示す図である。
よって実行されるオペレーションの例を示す図である。
１０ 中央制御ユニット（ＣＣＵ） １１ 通信コントローラ １２ メモリ １４ メモリ・コントローラ １６ 低速アダプタ １８ 入出力（Ｉ／Ｏ）バス ２２ 高速回線アダプタ ２４ ＤＭＡ（直接メモリ・アクセス）バス ２８ スイッチ ３０−１〜３０−ｎ アダプタ ３２ カプラ ３４−１〜３４−ｎ，３６ ＬＩＭ（回線インタフェー
ス・モジュール） ３８−１〜３８−ｎ，４０ バス ４１ 拡張コントローラ（コントローラ拡張部分） ５０ ＧＰＳＭ（汎用ピココード化ステート・マシン）５１ ステート・マシン ５２ ローカル・ストア ５４ メモリ ５６，６８，７１，７８，８０，８２ データ・バス ５８ メモリ・インタフェース・ステート・マシン ６０ ＤＭＡインタフェース・ステート・マシン ６２，６６，７６ 制御バス ６４ ＬＩＭインタフェース・ステート・マシン ７０ 入出力インタフェース・ステート・マシン ７２ ＩＰＳＭ（入出力ピココード化ステート・マシ
ン） ７３ ステート・マシン ７４ ローカル・ストア ８１ バス ８３ マイクロプロセッサ ８５ 記憶装置 ８６ バス ８７ インタフェース
ス・モジュール） ３８−１〜３８−ｎ，４０ バス ４１ 拡張コントローラ（コントローラ拡張部分） ５０ ＧＰＳＭ（汎用ピココード化ステート・マシン）５１ ステート・マシン ５２ ローカル・ストア ５４ メモリ ５６，６８，７１，７８，８０，８２ データ・バス ５８ メモリ・インタフェース・ステート・マシン ６０ ＤＭＡインタフェース・ステート・マシン ６２，６６，７６ 制御バス ６４ ＬＩＭインタフェース・ステート・マシン ７０ 入出力インタフェース・ステート・マシン ７２ ＩＰＳＭ（入出力ピココード化ステート・マシ
ン） ７３ ステート・マシン ７４ ローカル・ストア ８１ バス ８３ マイクロプロセッサ ８５ 記憶装置 ８６ バス ８７ インタフェース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス ジェイムズ バーカー アメリカ合衆国 27511 ノースカロラ イナ州 カリイ ウッドランド コート 406 (72)発明者 ジョアン マリー ベリングハウゼン アメリカ合衆国 27513 ノースカロラ イナ州 カリイ マスター コート 107 (72)発明者 ジョージ マイケル カルホウン アメリカ合衆国 27613 ノースカロラ イナ州 ローリー ベイリーウィック ロード 10217 (72)発明者 ベルナール ジャック ノーディン フランス エフ06700 サン ローラン デュ ヴァル ダグリモン コルニッ シュ レ プロヴァンサル 10 (72)発明者 エドワード スタンレー サファーン フランス 06140 ヴァンス シンヌ シュマン ドゥ ラ プリュ オート 915 (56)参考文献 米国特許4896262（ＵＳ，Ａ) 欧州特許出願公開326696（ＥＰ，Ａ)
Claims (5)
- 【請求項１】 通信コントローラ及び拡張コントローラ
を有する通信システムにおいて用いられ、かつ該通信コ
ントローラと該拡張コントローラとの間を高速でデータ
の個々のセグメントを転送するカプラであって、第１バ
ス及び第２バスにより該通信コントローラに接続され、
かつ第３バスにより該拡張コントローラに接続される該
カプラにおいて、 ａ）前記第１バス、前記第２バス及び前記第３バスから
受信したコマンド及びデータ・セグメントを一時的にス
トアするメモリと、 ｂ）前記第２バスと前記メモリ（ａ）との間に接続さ
れ、前記第２バスからコマンドを取出して一時的にスト
アし前記第２バスへコマンドを送信する手段と、 ｃ）前記メモリ（ａ）及び前記第２バスの取出し送信す
る手段（ｂ）に結合され、前記第２バスから受信したコ
マンドを前記第２バスの取出し送信する手段（ｂ）から
取出し、該受信したコマンドを前記メモリ（ａ）内のキ
ューにおく第１ピコプロセッサと、 ｄ）前記第１バスと前記メモリ（ａ）との間に接続さ
れ、データ・セグメントを前記第１バスから取出して該
データ・セグメントを前記メモリへ送信しかつデータ・
セグメントを前記メモリから取出して該データ・セグメ
ントを前記第１バスへ送信する手段と、 ｅ）前記第３バスと前記メモリ（ａ）との間に接続さ
れ、データ・セグメントを前記第３バスから取出して該
データ・セグメントを前記メモリへ送信しかつデータ・
セグメントを前記メモリから取出して該データ・セグメ
ントを前記第３バスへ送信する手段と、 ｆ）前記メモリ（ａ）と、前記第１バスの取出し送信す
る手段（ｄ）と、前記第３バスの取出し送信する手段
（ｅ）とで構成し、前記第１バスと前記第３バスとの間
の前記データ・セグメントが通過する主データ経路と、 ｇ）前記第２バスから受信しキューに入れられたコマン
ドに応答して前記主データ経路上のデータ・セグメント
のフローを管理及び制御する、前記主データ経路の外に
論理的に置かれ、前記メモリ（ａ）に結合された第２ピ
コプロセッサ、前記第１バスの取出し送信する手段
（ｄ）、及び前記第３バスの取出し送信する手段（ｅ）
と を備えたことを特徴とするカプラ。 - 【請求項２】 請求項１記載のカプラにおいて、 前記第２バスは入出力（Ｉ／Ｏ）バスであり、かつ、前
記第２バスのコマンドを取出しストアする手段（ｂ）は
Ｉ／Ｏインタフェースを備え、該Ｉ／Ｏインタフェース
は該Ｉ／Ｏバスに接続されていることを特徴とするカプ
ラ。 - 【請求項３】 請求項１記載のカプラにおいて、 前記第１バスは直接メモリ・アクセス（ＤＭＡ）バスで
あり、かつ、前記第１バスのデータ・セグメントを取出
しストアする手段（ｃ）は該ＤＭＡバスに接続されたＤ
ＭＡインタフェースを備えたことを特徴とするカプラ。 - 【請求項４】 請求項１記載のカプラにおいて、 前記拡張コントローラは少なくとも１つの回線インタフ
ェース・モジュール（ＬＩＭ）を備え、前記第３バスは
ＬＩＭバスであり、かつ前記第３バスのデータ・セグメ
ントを取出す手段（ｅ）は該ＬＩＭバスに接続されたＬ
ＩＭインタフェースを備えたことを特徴とするカプラ。 - 【請求項５】 請求項１記載のカプラにおいて、 前記第２ピコプロセッサ（ｇ）は、前記データ・セグメ
ントの前記フローを、前記第１バス又は前記第３バスか
ら取出されバッファされたデータをチェイニング及びデ
ィチェイニングすることにより管理し及び制御すること
を特徴とするカプラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US90988792A | 1992-07-07 | 1992-07-07 | |
| US909887 | 1992-07-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660041A JPH0660041A (ja) | 1994-03-04 |
| JP2599553B2 true JP2599553B2 (ja) | 1997-04-09 |
Family
ID=25427985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5136161A Expired - Lifetime JP2599553B2 (ja) | 1992-07-07 | 1993-06-07 | 主通信データ経路の外で複合機能を実行するピコプロセッサを利用したカプラ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5488734A (ja) |
| EP (1) | EP0582535A1 (ja) |
| JP (1) | JP2599553B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19846914C2 (de) | 1998-10-12 | 2003-10-02 | Oce Printing Systems Gmbh | Datenbus und Verfahren zum Kommunizieren zweier Baugruppen mittels eines solchen Datenbusses |
| DE19846913A1 (de) * | 1998-10-12 | 2000-04-20 | Oce Printing Systems Gmbh | Elektronische Steuereinrichtung mit einem parallelen Datenbus und Verfahren zum Betreiben der Steuereinrichtung |
| US6427180B1 (en) | 1999-06-22 | 2002-07-30 | Visteon Global Technologies, Inc. | Queued port data controller for microprocessor-based engine control applications |
| US6529945B1 (en) | 1999-07-26 | 2003-03-04 | International Business Machines Corporation | Data buffer management between two different systems |
| KR101199363B1 (ko) * | 2005-08-29 | 2012-11-09 | 엘지전자 주식회사 | 최적화된 명암비를 제공하는 투사형 디스플레이 장치 및 그제어방법 |
| US9843518B2 (en) * | 2014-03-14 | 2017-12-12 | International Business Machines Corporation | Remotely controlled message queue |
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| US9997782B2 (en) | 2014-04-08 | 2018-06-12 | Hitachi Chemical Company, Ltd | Bisphenol-based resin, electrode, lead storage battery, production methods for these, and resin composition |
| US11866383B1 (en) | 2018-04-04 | 2024-01-09 | Synsus Private Label Partners, Llc | Nitrification inhibiting compositions and their use in agricultural applications |
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| GB9000643D0 (en) * | 1990-01-11 | 1990-03-14 | Racal Milgo Ltd | Computer bus system |
-
1993
- 1993-06-03 EP EP93480064A patent/EP0582535A1/en not_active Withdrawn
- 1993-06-07 JP JP5136161A patent/JP2599553B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-03 US US08/333,932 patent/US5488734A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896262A (en) | 1984-02-24 | 1990-01-23 | Kabushiki Kaisha Meidensha | Emulation device for converting magnetic disc memory mode signal from computer into semiconductor memory access mode signal for semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0660041A (ja) | 1994-03-04 |
| EP0582535A1 (en) | 1994-02-09 |
| US5488734A (en) | 1996-01-30 |
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