JPH03127154A - 転送制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、直列通信システムに関し、より詳細には、直
列通信制御装置からコンピュータまたは端末装置内のシ
ステム・メモリへの状況情報の転送に関する。

Ｂ、従来の技術 高速（８４ｋｂｐｓ以上）の直列データ通信用の通信サ
ブシステム（Ｃ８）をもつマイクロプロセッサは、一般
に、プロセッサ、メモリ、直接メモリ・アクセス制御ユ
ニット（ＤＭＡＣ）および直列通信制御装置（ＳＣＣ）
を含む。直列通信制御装置は、通常、誤り状況ビットを
保持するために使用される受信側状況レジスタ（Ｒ２Ｈ
）を含む。通信サブシステムは、プロセッサを内蔵して
いるので、上位コンピュータのインテリジェント入出力
アダプタとして使用することができる。上述のハードウ
ェアを用いて実施されている通信サブシステムは多数知
られている。これらの通信サブシステムは、一般に、直
列データ送信と直列デー夕受信の両方を同時に（すなわ
ち、全２重動作）支援する。

代表的な通信サブシステムの実施態様では、直列通信制
御装置の実行するタスクは、ＨＤＬＣ（ハイレベル・デ
ータ・リンク制御手順）や５ＤＬＣ（同期データ・リン
ク制御手順）などの伝送形式に対するプロトコル処理お
よびデータ・フレーム指示である。ＨＤＬＣおよび５Ｄ
ＬＣ形式は、当技術分野では周知である。以下、５ＤＬ
Ｃ／ＨＤＬＣ形式で転送される各データ単位をデータ・
フレームという。着信データ・ストリームは、連の個別
データ・フレームから構成される。データ・フレームは
、次の一般形式をもつ。

１−　先頭フラグ・フィールド（２進数’０１１１１１
１０’） ２−　アドレス・フィールド ３−　データ・フィールド ４−ＣＲＣフィールド（エラー情報） ５−　末尾フラグ・フィールド（２進数’０１１１１１
１０’） 上記のデータ・フレームの他に、制御情報の転送に第２
の形式を使用することがある。制御情報は、一般にわず
か４バイトであり、２バイトのこともある。制御情報を
含むデータ・フレームは、通常、次の一般形式をもつ。

１−　先頭フラグ・フィールド（２進数’０１１１１１
１０”） ２−　制御情報フィールド ３−ＣＲＣフィールド（エラー情報） ４−　末尾フラグ・フィールド（２進数’０１１１１１
１０”） 従来技術のシステムでは、直列通信制御装置は、自動的
に先頭および末尾フラグ・シーケンス（０１１１１１１
０）を認識し、通常、着信データ・ストリームからそれ
を除去する。上記の項１および４のフラグは、２つの独
立したフラグとして示しであるが、実際には共用フラグ
であってもよい。

共用フラグとは、定義により、ひとつのデータ・フレー
ムの末尾フラグが次のデータ・フレームの先頭フラグで
あることを意味する。（これは、処理能力の高い直列通
信回線では一般的である。）さらに、直列通信制御装置
は、受信側状況レジスタ内のエラー状況を更新後に、Ｃ
ＲＣフィールドをデータ・フレームの最後の部分から除
去することが多い。これは、通常、プログラミング上の
オプシｅンとして行なわれる。直列通信制御装置でフラ
グおよびＣＲＣフィールドをデータ・フレームから除去
すると、直接メモリ・アクセス制御ユニットは、後の処
理のために、メモリ内のバッファ域にアドレス情報とデ
ータとを単に移動すればよいことになる。

直接メモリ・アクセス制御ユニットが１つのデータ・フ
レームをすっかり受信してメモリに読み込むと、直列通
信制御装置は、メツセージ終了（ＥＯＭ）状態を表す割
込みをプロセッサにかける。

このとき、受信データ・フレームは安全にメモリに記憶
されるが、データの保全性にはなお問題がある。ＣＲＣ
エラーのあるデータを受信したり、直列通信制御装置内
の受信データ・バッファでオーバランが起こってデータ
が失われることがありうる。直列通信制御装置はエラー
状態を検出すると、受信側状況レジスタ内の適切なビッ
トをオンにする。いずれの場合でも、直列通信制御装置
内の受信側状況レジスタに照会してエラー状況が検出さ
れているかどうか調べるのは、プロセッサの責任である
。

Ｃ０発明が解決しようとする課題 もっとも広く使われている直列通信制御装置は、受信し
た状況情報をフレームごとに待ち行列に入れず、その代
り、プロセッサが受信側状況レジスタを読み取ってクリ
アする前に２つ以上のフレームを受信した場合に、複数
のデータ・フレームからの受信状況ビットをＯＲ演算す
る。直列通信制御装置でのエラー状況ビットＯＲ演算に
より、クリティカル・コード・パスが得られる。プロセ
ッサは、メツセージ終了割込みを受け取ったとき、受信
側状況レジスタの内容を確実に読み取り、記憶し、クリ
アして、次のフレームの前に今のフレームが完全に受信
されていることを反映させておかなければならない。２
番目のフレームを受信し、１番目のフレームにエラー（
たとえば、ＣＲＣエラー）がある場合、ＣＲＣエラーが
プロセッサから照会されると、受信側状況レジスタは、
この２つのフレームからのエラー・ビットをＯＲ演算し
た論理和を含むようになる。この場合、プロセッサは、
受信した２つのフレームのどちらにエラーがあるのか決
定することができない。メツセージ終了割込みを処理す
るのに必要なコードの代表的な実施態様は、一般に、１
５〜２０個の命令を要する。今日利用できる１６ビツト
・マイクロプロセッサを使用する場合、この実行に要す
る時間は１５〜２０マイクロ秒である。さらに、通常の
割込み待ち時間（たとえば、他のシステムにとってクリ
ティカルなコードや割込みのネスティングによる割込み
禁止時間）を計算にいれると、処理時間の平均値は１０
０マイクロ秒を優に超える。

受信状況情報を何らかの形で待ち行列に入れる直列通信
制御装置があるが、この待ち行列の長さは、通常、直列
通信制御装置チップ上で利用できるスペースによって制
限され、数バイトを超えることは殆どない。こうした直
列通信制御システムは、割込みのトラフィックが少ない
システムでは上述の問題を多少解決することができる。

こうしたシステムの欠点は、通信サブシステム内での割
込ミのトラフィックが低いレベルであるとして、直列通
信制御装置のコストが増加することである。

制御用プロセッサに対する割込みトラフィックが大きい
通信サブシステムでは、プロセッサは、直列通信制御装
置からの制御割込み以外にも多くのことを行なっている
。データ・リンク制御（ＤＬＣ）プロトコル層（データ
・リンク制御プロトコル層は、当技術分野では周知であ
る）の各部分が、アダプタ・カード・プロセッサのもと
で実行されていたり、あるいは低速文字割込み直列ライ
ン（通常は、非同期プロトコル）が、文字ごとの割込み
の処理を必要とすることがある。これらの要因がすべて
あいまって、受信状況の記憶クリア動作を、割込み待ち
時間に対する依存関係から完全に脱却させる必要が生じ
る。

直列伝送速度の増加に伴い、プロセッサが前述のクリテ
ィカルな処理時間に対応することが次第に困難になって
いる。データ・フレーム長が短くなってきているので、
問題がさらに悪化している。

たとえば、代表的な制御情報のフレームは４バイトに過
ぎない。

例を挙げると、１．５４４Ｍｂｐｓの高速直列通信回線
上で、１キロバイトのデータを含む大きなデータ・フレ
ームの後に、４バイトのデータを含む小さなデータ・フ
レームが続くことがある。

この大きなデータ・フレームがＣＲＣエラーを伴って受
信された場合、末尾フラグの受信後に、この大きなデー
タ・フレームに対するＣＲＣエラー・ビットがセットさ
れる。このため、プロセッサが受信側状況レジスタを照
会するのに、７バイトの時間（４データ・バイト、２Ｃ
ＲＣバイト、およびその後に続く末尾フラグ・バイト）
しか残らない。１．５４４Ｍｂｐｓの高速回線上では、
この７バイトを伝送するのに要する時間は、３８．３マ
イクロ秒である。したがって、プロセッサは、この時間
内に、受信側状況レジスタを読み取り、状況情報を記憶
し、受信側状況レジスタから古いデータ・フレームをク
リアしなければならず、これらが終了しないと、ＣＲＣ
エラーがどのフレームに関連するかを区別できなくなる
危険がある。

その結果データの保全性を確実に保つために、両方のデ
ータ・フレームの再伝送が必要となる。同様に、受信し
た大きいブロックには、エラーがなく、小さなブロック
にエラーがある第２の場合では、大きいブロックは、最
初の伝送で正しく受信されたにもかかわらず、再伝送し
なければならず、その結果、性能が低下する。

前述のように、１００マイクロ秒以上の待ち時間が起こ
り易い。したがって、通常利用できる直列通信制御装置
は、２Ｍｂｌ）Ｓを超えるデータ伝送速度を支援するこ
とができるものの、多数のデータ・フレームが状況フィ
ールドを共用するために起こる不必要なデータ再伝送に
伴う性能コストのために、伝送速度の高速化による利益
が充分に発揮されない。

本発明の一目的は、個々のデータ・フレーム毎に状況情
報を与えることである。

本発明の他の目的は、直列通信制御装置で発生する状況
情報を最適な方法でメモリに転送することである。

本発明の他の目的は、プロセッサの介入なしに、直列通
信制御装置から状況情報を抽出することである。

本発明の他の目的は、プロセッサの介入なしに、各デー
タ・フレームを受信する前に直列通信制御装置内の状況
フィールドをリセットすることである。

本発明の他の目的は、メモリ内にある個々のデータ・フ
レーム毎に状況情報を待ち行列に登録することである。

００課題を解決するための手段 本発明の前記その他の目的、特徴および利点は、直接メ
モリ・アクセス制御ハードウェアを用いて、データ・フ
レームを受信する毎に直列通信制御装置内の状況情報を
抽出することにより達成される。

次に、状況情報を、後でプロセッサが照会できるように
、メモリの所定の場所に書き込む。直列通信制御装置内
の状況情報は、次のデータ・フレームを受信する前に、
直接メモリ・アクセス制御ユニットによってリセットさ
れる。

Ｅ、実施例 概括すると、プロセッサ内のタイム・クリティカル・コ
ード・パスは、通常、通信サブシステムが支援できる直
列チャネル・データ伝送速度を制限する要因である。本
発明によって実施された方式では、直列通信データの受
信中、直接メモリ・アクセス制御ユニットで行なわれる
ハードウェア支援によって、受信側状況レジスタの状況
情報のプロセッサによる処理が支援される。直接メモリ
・アクセス制御ハードウェアを用いて直列通信制御装置
から受信側状況レジスタ状況情報を抽出することによっ
て、直列通信制御装置内の受信側状況レジスタ状況情報
を抽出する際に使用されたプロセッサ内のタイム・クリ
ティカル・コードが除去され、その後直接メモリ・アク
セス制御ハードウェアによって状況情報がメモリ内の待
ち行列に転送される。プロセッサによる状況情報の獲得
にかかわる制御が不要になると、直列通信制御装置状況
データを獲得する際のバス利用度が著しく低下し、シス
テムの性能上のボトルネックが除去される。

さらに、直接メモリ・アクセス制御ユニットは、次のデ
ータ・フレームを受信する前に受信側状況レジスタをリ
セットする。状況情報をハードウェア転送することによ
り、個々のデータ・フレームの状況がそれぞれメモリ内
の待ち行列に登録され、また、多数のデータ・フレーム
からの状況情報を受信側状況レジスタ内で重ね書きする
危険なしに、後でプロセッサによる解析に使用できるよ
うになる。本発明は、状況情報の重ね書きを回避するこ
とにより、正しく受信されたが、その状況情報がエラー
を含むデータ・フレームに関する状況情報とＯＲ演算さ
れた、データ・フレームを不必要に再送出しないですむ
ようにする。

好ましい実施例では、プロセッサは、産業用の標準の１
６ビツト・マイクロプロセッサであり、メモリは、一般
に利用されているＤＲＡＭアレイであり、直列通信制御
装置は、一般にこの種のチップに帰せられる直並列機能
および並直列機能を、産業用の標準ＶＬＳＩ回路で実施
したものである。

このプロセッサ、メモリ、および直列通信制御装置は当
技術分野では周知である。直接メモリ・アクセス制御ユ
ニットは、直接メモリ・アクセスをＶＬＳＩ回路で実施
したものである。

説明を簡単にするために、まず、単一の直接メモリ・ア
クセス制御ユニットと単一の直列通信制御装置をもつシ
ステムに関して、本発明を説明する。当業者ならこの説
明から理解できるように、実際には、それぞれに複数の
直列通信制御装置が接続された、多数の直接メモリ・ア
クセス制御ユニットが使用できる。第１図〜第５図には
、単一の直接メモリ・アクセス制御ユニットと単一の直
列通信制御装置をもつ基本形のシステムを示し、後述す
る第６図および第７図には、多数の直接メモリ・アクセ
ス制御ユニットと多数の直列通信制御装置をもつシステ
ムを示す。

第２図に、５ＤＬＣ／ＨＤＬＣデータ・フレームの形式
を示す。以下、５ＤＬＣ／ＨＤＬＣデータ・フレーム形
式で転送される各データ単位をデータ・フレームと言う
。着信データ・ストリームは、一連の個別データ・フレ
ームからなる。データ・フレームは次の一般形式をもつ
。２進数′０１１１１１１０’を含む先頭フラグ・フィ
ールド１０２と、アドレス・フィールド１０４と、デー
タ・フィールド１０６と、エラー検査情報を含むＣＲＣ
フィールド１０８および１１０と、２進数“０１１１１
１１０°を含む末尾フラグ・フィールド。

先頭フラグは、末尾フラグと等しい。さらに、データ・
フィールド１０６は、８キロビット以上の長さに及ぶこ
とがある。

第３図は、一連のデータ・フレーム２０４〜２２０を表
す。データ・フレーム２０４〜２２０は、制御情報を含
む５ＤＬＣ／ＨＤＬＣデータ・フレームを含む。第１図
のデータ・フレームとの相違点は、アドレス・フィール
ドおよびデータ・フィールドが長さの短い制御フィール
ドで置き換えられていることにある。第３図では、説明
の都合上、４バイトのフィールドを使用したが、この長
さは、情報の性質に応じて変わることがある。第３図に
示すように、プロセッサが現データ・フレームの状況情
報をセットする前に、前のデータ・フレームから受信側
状況レジスタ状況情報を読取り、受信側状況レジスタ状
況情報をリセットするのに利用できる時間は、７バイト
の時間（４つの制御バイト２０８．２０８．２１０１２
１２と、２つのＣＲＣバイト２１４．２１８と、１つの
末尾フラグ・バイト２１８）Ｌかない。上述のように、
このため、短かいデータ・フレームの受信前にプロセッ
サ・コードが受信側状況レジスタを読み取ってクリアす
ることができないために、従来技術のシステムでは複数
のデータ・１フレームの状況をＯＲ演算したという状況
が生じる。

さらに、第３図は、データ・ストリーム内で共用フラグ
が使用されていることを示している。現データ・フレー
ムの先頭フラグ２０４は、前のデータ・フレーム２０２
の末尾フラグでもあり、同様に、現データ・フレームの
末尾フラグ２１８は、後続のデータ・フレーム２２０の
先頭フラグでもある。

第１図に、システムの全体配置を示す。通信回線３１８
上のデータが、直列通信制御装置（ＳＣＣ）３０４で受
信される。直列通信制御装置３０４は、フラグ・バイト
１０２（第２図に示す）を取り外す。直接メモリ・アク
セス制御ユニット（ＤＭＡＣ）３０２の制御下で、デー
タ・フレームからのアドレス情報およびデータは、バス
３１０上を移動してメモリ３０６内の所定の位置に至る
（データ・フレームが制御情報を含む別の場合には、制
御情報は直接メモリ・アクセス制御ユニット３０２の制
御下で直列通信制御装置３０４からメモリ３０Ｅ３へ移
動する）。メツセージ終了が直列通信制御装置３０４で
検出されると、直接メモリ・アクセス制御ユニット３０
２は、メツセージ終了（ＥＯＭ）線３２０および直接メ
モリ・アクセス（ＤＭＡ）要求線３３０を介してその通
知を受ける。直接メモリ・アクセス要求線３３０が活動
化されると、直接メモリ・アクセス制御ユニット３０２
は、ＨＯＬＤ線３２８を介してバス３１０の制御権を要
求する。プロセッサ３０８は、ＨＯＬＤＡ線３２６を介
してバス３１０の制御権を与える。次に、直接メモリ・
アクセス制御ユニット３０２は、データの最終バイトを
直列通信制御装置３０４からメモリ３０８へ移動する。

次に、直接メモリ・アクセス制御ユニット３０２は、受
信側状況レジスタ（Ｒ２Ｈ）３２２の内容をバッフ１３
２４に読み込む。次に、直接メモリ・アクセス制御ユニ
ット３０２は、後続のデータ・フレームを受信する前に
受信側状況レジスタ３２２をクリアする。次に、バッフ
ァ３２４の内容がメモリ３０Ｂ内の所定の位置を占める
待ち行列に転送される。待ち行列の各エントリは、当該
のデータ・フレームに対する受信側状況レジスタ状況情
報を含んでいる。次に、直接メモリ・アクセス制御ユニ
ット３０２は、ＨＯＬＤ３２８を解放してバス３１０の
制御を解放する。直接メモリ・アクセス制御ユニツ）３
０２の内部動作の詳細説明は、下記の第５図の説明で行
なう。

受信側状況レジスタ状況情報がメモＩＪ　３０６に安全
に記憶されるので、プロセッサ３０８は、タイム・クリ
ティカル・コード・バスを考慮することなく、メツセー
ジ終了の割込みをかけることができる。大容量のＤＲＡ
Ｍメモリ・アレイを用いる場合、システムは、多数のデ
ータ・フレームを待ち行列に登録することができ、また
、それらのデータ・フレームを、多数のデータ・フレー
ムからの状況情報で受信側状況レジスタ３２２に重ね書
きする危険を冒さずに、処理することができる。

第４図は、従来技術および本発明での事象シーケンスの
違いを説明するフローチャートである。

図を見ると分かるように、従来技術の機能と本発明の機
能とは、データ・フレームの最終バイトカメモリに直接
メモリ・アクセス（直接メモリ・アクセス論理回路によ
るメモリとの間でのデータの転送は、当技術分野で周知
である）される点までは同じである。最終バイトが直接
メモリ・アクセスされた時点で、従来技術のシステムは
、メツセージ終了の割込みをかけ、受信側状況レジスタ
内の状況を読み取り、受信側状況レジスタ内の状況をク
リアし、メモリ内に状況を記憶し、バス・インタフェー
スを解放するために、プロセッサの介入を必要とする。

その結果、プロセッサが割込みをかけてからメモリに状
況を記憶した後にバスを解放するまでの間、バスは使用
できない。

本発明では、プロセッサの介入を必要とせず、その代り
、直接メモリ・アクセス制御ユニット（ＤＭＡＣ）が、
受信側状況レジスタから状況を読み取り、それを内部に
記憶し、受信側状況レジスタをクリアし、状況情報をメ
モリ内の待ち行列に記憶する。前述のように、従来技術
のシステムでは、プロセッサがメツセージ終了割込みを
かけた時点から割込みの処理を完了するまでに１００マ
イクロ秒以上が経過する。一方、この好ましい実施例で
使用する直接メモリ・アクセス制御ユニットは、状況情
報を読み取るのに約５８０ナノ秒、受信側状況レジスタ
の状況レジスタをクリアするのに約５６０ナノ秒、そし
て状況情報をメモリに記憶するのに約４００ナノ秒かか
る。この合計は約１．５２マイクロ秒になる。従来技術
では１００マイクロ秒以上バスが使用不能になることも
あるのに比べて、好ましい実施例でバスが使用不能にな
るのは、この約１．５２マイクロ秒である。

さらに、受信側状況レジスタを読み取り、このレジスタ
をクリアし、メモリに状況を記憶するのに要する３バス
・サイクルの発生が、単一のＨＯＬＤ／ＨＯＬＤＡ７’
ロセッサ・バス許可が直接メモリ・アクセス制御ユニッ
トに与えられている間におけるメモリへの最後バイトの
ＤＭＡ転送と連続して起こるので、待ち時間が追加され
る可能性はない。

第５図に、本発明を実施するために用いられる直接メモ
リ・アクセス制御ユニット３０２論理回路のブロック・
ダイアダラムを示す。第一に、直接メモリ・アクセス制
御ユニットは、データ・フレームの終端に達したとき、
状況を転送するためニハス３１０の制御を獲得しなけれ
ばならない。

これは、次のようにして実現される。最終データ・バイ
トがメモリに転送されるとき、直列通信制御装置（図示
せず）が、線３２０上にメツセージ終了（ＲＯＭ）信号
を供給する。さらに、直列通信制御装置はまたバス要求
論理回路５０４への入力として直接メモリ・アクセス要
求を線３３０上に供給する。バス要求論理回路５０４は
、ＨＯＬＤ線３２８を立ち上げる。これは、プロセッサ
（図示せず）からバス３１０の制御を要求する効果があ
る。プロセッサがＨＯＬＤＡ線３２６を立ち上げるとき
、直接メモリ・アクセス制御ユニット３０２はバス３１
０の制御を得る。

第二に、受信側状況レジスタ内の状況情報を直接メモリ
・アクセス制御ユニットのバッファ３２４に読み込まな
ければならない。直接メモリ・アクセス制御ユニット３
０２は、これを次のようにして実現する。メツセージ終
了制御論理回路５１２が、アドレス選択論理回路５１４
を活動化して、受信側状況レジスタ・アドレスを含む状
況アドレス・レジスタ５１８を選択する。同時に、メツ
セージ終了制御論理回路５１２が、直接ムリ・アクセス
・バス制御シーケンサ５１０を活動化する。

直接メモリ・アクセス・バス制御シーケンサＳ１０は、
状況アドレス・レジスタ５１８内の受信音状況レジスタ
のアドレスをアドレス・バス３１〔にデートし、読取り
命令を制御バス３１２上に□く。受信側状況レジスタの
内容が、データ・バ；３１４およびマルチプレクサ５２
４を介してバ・ニファ３２４に読み込まれる。この時点
で、状況管報の直接メモリ・アクセス制御ユニット３０
２Ａの転送は終了する。

第三に、受信側状況レジスタをクリアしなけｆばならな
い。直接メモリ・アクセス・バス制御シーケンサ５１０
は、受信側状況レジスタをクリアブるために次の動作を
行なう。シーケンサ５１０は、状況クリア・レジスタ５
２２の内容をマルチプレクサ５２４を介してデータ・バ
ス３１４ヘゲートする。状況クリア・レジスタ５２２は
非エラー１）況を示すビット構成を含む。状況アドレス
・レジスタ５１８に含まれる受信側状況レジスタのアド
レスが、引き続きアドレス・バス３１６上にゲートされ
る。次に、直接メモリ・アクセス・バス俳画シーケンサ
５１０によって書込み命令が制御バス３１２上に置かれ
、その結果、状況クリア・レジスタからの状況クリア・
バイトが受信側状況レジスタに書き込まれる。この時点
で、次のデータ・フレームの受信に備えて受信側状況レ
ジスタの状況がクリアされている。

第四に、バッファ３２４に含まれる状況情報をメモリ３
０Ｂ（図示せず）に転送しなければならない。直接メモ
リ・アクセス・バス制御シーケンサ５１０は、この転送
を実行するために次の動作を行なう。メモリ３０Ｂは、
前もって定義された、待ち行列を含む記憶域をもつ。待
ち行列の各要素は、それに係わるデータ・フレームに関
係する状況情報を記憶するフィールドをもつ。アドレス
選択論理回路５１４が、次に利用できる待ち行列要素の
アドレスを含むリスト・チエイン・アドレス・レジスタ
５２０を選択する。このアドレスが、直接メモリ・アク
セス・バス制御シーケンサ５１０によってアドレス・バ
ス８１６ヘゲートされる。

次に、バッファ３２４内の状況情報が、直接メモリ・ア
クセス・バス制御シーケンサ５１０によってマルチプレ
クサ５２４中にゲートされる。次に、書き込み命令が、
直接メモリ・アクセス・バス制御シーケンサ５１０によ
って制御バス３１２上に置かれ、状況データがメモリ３
０６に書き込まれる。次に、アドレス選択論理回路５１
４は、リスト・チエイン・アドレス・レジスタ５２０内
のアドレスを更新する。この時点で、受信側状況レジス
タの状況がメモリ３０６に書き込まれおり、プロセッサ
３０８（図示せず）がそれを照会できる。

最後に、直接メモリ・アクセス・バス制御シーケンサ５
１０は、バス解放線５２６を活動化する。

これにより、バス要求論理回路５０４は、ＨＯＬＤ線３
２８を立ち下げ、これにより、バス３１０の制御がプロ
セッサ３０８に解放される。

第６図は、第１図に示す実施例と次の例外を除いては機
能的に等価な、本発明の実施態様を示すものである。第
６図では、４つの直列通信制御装置（ＳＣＣ１〜５ＣＣ
４）が直接メモリ・アクセス制ａｔ　！　ニット３０２
に接続されている。各直列通信制御装置は、直接メモリ
・アクセス要求線３３０およびメツセージ終了線３２０
によって直接メモリ・アクセス制御ユニット３０２に接
続されている。各直列通信制御装置３０４からメモリ３
０６へのデータ伝送は、第１図に関して説明したのと同
様にして直接メモリ・アクセス制御ユニット３０２によ
って制御される。同様に、状況情報の待ち行列への登録
および受信側状況レジスタ（図示せず）のリセットも、
第１図に関して説明したのと同様にして直接メモリ・ア
クセス制御ユニット３０２によって制御される。追加の
直列通信制御装置３０４は、単に、直接メモリ・アクセ
ス制御ユニットの経済的に一層効率の高い使用を可能に
するものに過ぎない。単一の直接メモリ・アクセス制御
ユニット３０２によって制御される多数の直列通信制御
装置の使用を例示するために、４つの直列通信制御装置
３０４を選択したが、直接メモリ・アクセス制御ユニッ
ト３０２に接続り得る直列通信制御装置３０４の数を制
限するものではないことを理解されたい。直接メモリ・
アクセス制御ユニッ）３０２に接続される直列通信制御
装置３０４の実際の数は、直列通信制御装置３０４に接
続された特定の入出力装置（図示せず）のデータ伝送速
度、およびたとえば所与の実施態様で使われる直接メモ
リ・アクセス制御ユニット３０２および直列通信制御装
置３０４の特定の回路速度等、その他の設計要因によっ
て規定される設計上の選択による。

第７図は、第６図に示す実施例と次の例外を除いては機
能的に等価な、本発明の実施例を示すものである。第７
図では、４つの直接メモリ・アクセス制御ユニット（Ｄ
ＭＡＣ１〜ＤＭＡＣ４）があり、各直接メモリ・アクセ
ス制御ユニット３０２に４つの直列通信制御装置（ＳＣ
ＣＩ〜５ＣＣ４，５ＣＣ５〜５ＣＣ８，５ＣＣ９〜５Ｃ
Ｃ１２，５ＣＣ１３〜ＳＣＣＩ　Ｅｌ）が接続されてい
る。各直列通信制御装置は、直接メモリ・アクセス要求
線３３０およびメツセージ終了線３２０によって当該の
直接メモリ・アクセス制御ユニッ）３０２に接続されて
いる。各直列通信制御装置３０４からメモリ３０６への
データ伝送は、第１図に関して説明したのと同様にして
当該の直接メモリ・アクセス制御ユニット３０２によっ
て制御される。

同様に、状況情報の待ち行列への登録および受信側状況
レジスタ（図示せず）のリセットも、第１図に関して説
明したのと同様にして直接メモリ・アクセス制御ユニッ
ト３０２によって制御される。

追加の直列通信制御装置３０４は、単に、直接メモリ・
アクセス制御ユニットの経済的に一層効率の高い使用を
可能にするものに過ぎない。システム内での多数の直接
メモリ・アクセス制御ユニット３０２の使用を例示する
ために、４つの直列通信制御装置３０４を選択したが、
プロセッサ３０８に接続し得る直接メモリ・アクセス制
御ユニット３０２の数を制限するものではないことを理
解されたい。プロセッサ３０８に接続される直接メモリ
・アクセス制御ユニット３０２の実際の数は、直列通信
制御装置３０４に接続された特定の入出力装置（図示せ
ず）のデータ伝送速度、直接メモリ・アクセス制御ユニ
ット３０２および直列通信制御装置３０４の特定の回路
速度、所与の実施態様で使われる特定のプロセッサの処
理速度、およびたとえばプロセッサ３０８で実行される
特定の適用業務プログラム等、その他の設計要因によっ
て規定される設計上の選択による。

本発明をその好ましい実施例に関して具体的に図示し説
明してきたが、当業者なら理解するように、その細部に
様々な変更を加えることができる。

たとえば、受信側状況レジスタのクリア動作は、メモリ
内に状況情報を記憶する前でも、後でもよい。

同様に、好ましい実施例で使われている待ち行列登録手
段の外に、多くの待ち行列登録手段が当技術分野で知ら
れている。したがって、ここに開示する本発明は、特許
請求の範囲で明記される以外には限定されない。

１０発明の効果 本発明によれば、直接メモリ・アクセス制御ユニットを
用いることによって直列通信制御装置の高速データ伝送
を支援する転送制御システムが提供される。

【図面の簡単な説明】

第１図は、単一の直接メモリ・アクセス制御ユニットお
よび単一の直列通信制御装置をもつシステムの構成要素
を示すブロック・ダイアグラムである。 第２図は、アドレスおよびデータ情報を含むデータ・フ
レームの５ＤＬＣ／ＨＤＬＣデータ・フレーム形式を示
す図である。 第３図は、制御情報を含むデータ・フレームの５ＤＬＣ
／ＨＤＬＣデータ・フレーム形式を示す図である。 第４図は、従来技術のシステムでの事象のシーケンスお
よび本発明での事象のシーケンスを示すフローチャート
である。 第５図は、直接メモリ・アクセス制御ユニットの構成要
素を示すブロック・ダイアグラムである。 第６図は、単一の直接メモリ・アクセス制御ユニットお
よび複数の直列通信制御装置をもつシステムの構成要素
を示すブロック・ダイアグラムである。 第７図は、複数の直接メモリ・アクセス制御ユニットお
よび複数の直列通信制御装置をもつシステムの構成要素
を示すブロック・ダイアグラムである。

Claims (11)

【特許請求の範囲】
1. （１）直列通信制御装置とプロセッサとの間でのデータ
   および状況情報の転送を制御するためのシステムであっ
   て、 共通バスと、 上記共通バスに接続されたプロセッサと、 上記共通バスに接続されたメモリと、 上記共通バスに接続され、入力装置から受け取ったデー
   タ・フレームの状況を記憶する受信側状況レジスタを含
   む直列通信制御装置と、 上記共通バスに接続され、上記直列通信制御装置から上
   記メモリ内の所定の第１記憶域へのデータ転送を制御す
   る手段、上記受信側状況レジスタから各データ・フレー
   ムに対する状況情報を読み出す手段、上記状況情報を保
   持するバッファ記憶装置、上記バッファ記憶装置に保持
   された上記状況情報を上記プロセッサが後で解析できる
   ように上記メモリ内の所定の第２記憶域へ記憶する手段
   、および上記受信側状況レジスタをリセットする手段を
   含む、直接メモリ・アクセス制御ユニットとを含む、転
   送制御システム。
2. （２）上記直列通信制御装置が、データ・フレームの終
   端が検出されたとき上記直接メモリ・アクセス制御ユニ
   ットに信号を送る手段を有する、請求項１に記載のシス
   テム。
3. （３）上記直接メモリ・アクセス制御ユニットが、多数
   のデータ・フレームに対応する上記状況情報を、前もっ
   て定義された待ち行列の形で上記所定の第２記憶域に記
   憶する手段を含む、請求項２に記載のシステム。
4. （４）上記直接メモリ・アクセス制御ユニットが、上記
   状況情報を上記所定の第２記憶域に記憶する前に上記受
   信側状況レジスタをリセットする、請求項３に記載のシ
   ステム。
5. （５）上記直接メモリ・アクセス制御ユニットが、上記
   状況情報を上記所定の第２記憶域に記憶した後に上記受
   信側状況レジスタをリセットする、請求項３に記載のシ
   ステム。
6. （６）上記共通バスに複数の上記直列通信制御装置が接
   続されている、請求項１に記載のシステム。
7. （７）上記共通バスに複数の上記直列メモリ・アクセス
   制御ユニットが接続されている、請求項１または６に記
   載のシステム。
8. （８）直列通信制御装置とプロセッサとの間でのデータ
   および状況情報の転送を制御するための方法であって、 直列通信制御装置を用いてデータ・フレームを受信する
   ステップと、 データを記憶するため、上記データ・フレームを上記直
   列通信制御装置から所定の第１記憶域をもつメモリへ転
   送するステップと、 上記データ・フレームの終端を検出するステップと、 上記直列通信制御装置内で状況情報を生成するステップ
   と、 上記状況情報を直接メモリ・アクセス手段を用いて読み
   取るステップと、 上記状況情報を上記直接メモリ・アクセス手段の内部バ
   ッファに記憶するステップと、 上記直列通信制御装置内の上記状況情報をクリアするス
   テップと、 上記内部バッファ内の上記状況情報を上記メモリの所定
   の第２記憶域に記憶するステップとを含む転送制御方法
   。
9. （９）上記データ・フレームのそれぞれに対する上記状
   況情報を上記メモリの所定の第２記憶域に記憶するステ
   ップが、上記状況情報を前もって定義された待ち行列の
   形で記憶することを含む、請求項８に記載の方法。
10. （１０）直列通信制御装置とプロセッサとの間でのデー
    タおよび状況情報の転送を制御するための方法であって
    、 直列通信制御装置を用いてデータ・フレームを受信する
    ステップと、 データを記憶するため、上記データ・フレームを上記直
    列通信制御装置から所定の第１記憶域をもつメモリへ転
    送するステップと、 上記データ・フレームの終端を検出するステップと、 上記直列通信制御装置内で状況情報を生成するステップ
    と、 上記状況情報を上記直接メモリ・アクセス手段を用いて
    読み取るステップと、 上記状況情報を上記直接メモリ・アクセス手段の内部バ
    ッファに記憶するステップと、 上記内部バッファ内の上記状況情報を上記メモリの所定
    の第２記憶域に記憶するステップと、上記直列通信制御
    装置内の上記状況情報をクリアするステップと を含む転送制御方法。
11. （１１）上記データ・フレームのそれぞれに対する上記
    状況情報を上記メモリの所定の第２記憶域に記憶するス
    テップが、上記状況情報を前もって定義された待ち行列
    の形で記憶することを含む、請求項１０に記載の方法。