JPH03270334A - 調歩同期式通信における受信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 調歩同期式通信における受信制御装置に関し、ＣＰＵが
エラー検出処理終了後に直ちに、他の処理にかかれるよ
うにして、ＣＰＵの利用効率の向上をはかることを目的
とし、 受信データのエラーを検出する機能を備えた受信部と、
受信エラーがなかった場合に受信データをメモリに転送
するＤＭＡ１１’ｌ１１部と、ＣＰＵとを備え、受信部
がデータエラーを検出したときは、ＣＰＵへの割り込み
処理によりエラー処理を行う調歩同期式通信における受
信制御装置において、受信データ中でテキストの開始を
示すキャラクタを検出し、受信部およびＤＭＡを通常動
作状態にするテキスト開始検出部を設け、ＣＰｔＪが受
信部からのエラー割り込み要求を受けたとき、ＣＰＵは
テキスト開始検出部をテキスト開始キャラクタ待機状態
にリセ７トシ、テキスト開始検出部は、次のテキスト開
始キャラクタを検出するまで受信部のデータエラー検出
動作およびＤＭＡ＠ｉ部のメモリへのデータ転送動作を
行わないようにする構成を持つ。

〔産業上の利用分野〕

本発明は、調歩同期式通信における受信制御装置に関す
る。

調歩同期式通信においてＤＭＡ転送により受信データを
メモリに格納してゆく場合、パリティエラー、フレーミ
ングエラー等の受信エラーが発生することがある。

従来は、このような場合、ＣＰＵに割り込み要求をし、
ＣＰ　Ｕの割り込み処理でエラーをクリアをし、受信部
およびＤＭＡ制御部の再起動を行うようにしていた。

しかし、再起動をかけた場合には、その時点で相手装置
より続いて送信されているデー・夕が伝送路上に存在し
ており、再受信開始のタイミングとデータフレームの開
始との同期がとられていないため、受信部はすぐに受信
データをエラーとして検出する。そのため、エラー割り
込みが発生され、ＣＰＵは再度エラー処理をした後、再
び再起動をかけるというように、何度も同し処理を繰り
返さなければならなかった。

本発明は、従来の装置におけるように、ＣＰＵが再起動
にかかりきりになるようなことをなくし、効率的なＣＰ
Ｕの運用が図れる受信制御回路に関するものである。

〔従来技術〕

第４図および第５図により従来の受信制御装置の動作を
説明する。

第４図は従来の受信制御装置の構成である。

図において、５０は受信部で、受信信号のフレームエラ
ーやパリティエラーなどのエラー検出を行いデータを取
り出す機能を備えるもの、５１はＣＰＵで受信部でエラ
ーを検出した際の割り込み要求により、エラー処理をし
、エラー処理終了後に受信部およびＤＭＡ制御部を再起
動するもの、５２は受信部５０で受信信号から取り出シ
フ１／ｌ−デタを、ＣＰＵからの指示により、７１ルス
を指定してメモリに直接書き込むデータ転送制御を行う
ＤＭＡ［１１部、５３は受信したデータを記憶するメモ
リ、６０は受信信号のエラーを検出するエラー検出部で
ある。

第５図は信号形式と従来の受信制御装置の動作の説明図
である。

図（ａ）は、受信信号の信号形式で１フ１ノームの先頭
にスタートピッ１ｉｓＴ）、次にキャラクタを表わすビ
ット、エラー検出のためのパリティビットが続き、最後
にストンブビッ）　（ＳＰ）を備えるものである。

図６）は、受信信号と受信制御装置の動作の関係を表し
ている。

電文の先頭はテキストの開始を示すキャラクタＳＴＸで
あり、これにテキストデータが続く、これらは、それぞ
れ図（ａ）のフレ−ム信号処理をとっている。

図０））は、エラー検出後のＣＰｔＪによる再起動のタ
イミングがフレームの信号の先頭にうまく同期１〜た時
には正常動作して以後の受信処理を行うが、フレーム信
号処理の途中で発生した場合には再びエラーとして検出
されることを示す。

第４図と第５図により従来の受信制御装置の動作の説明
をする。

受信部５０がスタートビｙｔを検出すると、受信制御装
置はデータの受信動作を開始する。

受信部５０はｌフ１ノーム単位でエラーチエツクし、正
常信号の場合には、１７１／−ム信号をＤＭＡ制御部５
２のレジスタに送る。

ＤＭＡ制御部５２はＣＰＵからメモリ書き込み許可をと
って、メモリ５３のアドレスを指定して、フレームのキ
ャラクタデータを書き込むやそして、次のキャラクタデ
ータが送られてくるのを待機する。

以上の動作を繰り返して、フレームごとにキャラクタデ
ータをメモリ５３に書き込んで行く。

受信部５０は、エラーを検出すると、ＣＰＵに工ラー処
理を要求する割り込み信号を出力する。

その結果、ＣＰＵはエラー処理６１を行いエラー処理終
了６２により受信回路およびＤＭＡ制御部５２の再起動
を行う。

このとき、受信部５０には相手装置からデータ信号が続
いて送られてきているため、再起動のタイミングが第５
図（ｂ）に示すように、データフレームの先頭とうまく
合えば、正常動作として受信を再開できるが、フレーム
の処理の途中で再起動されたような場合には、受信部５
０は再びエラーとし検出し、ＣＰＵに割り込みによるエ
ラー処理を要求することになる。

〔発明が解決しようとする課題〕

上記のように、従来の受信制御装置は、受信部とＤＭＡ
＠ｉ１部に対するＣＰＵの再起動のタイミングが受信信
号にうまく同期しないと、ＣＰＵはそのタイミングが合
うまで、何度もエラー処理と再起動を繰り返していた。

受信部からのエラー処理の割り込み要求は、ＣＰＵにお
いて優先順位が高いため、ＣＰＵはエラー処理と再起動
にかかりきりになり、他の処理を行うことができず、Ｃ
ＰＵの利用効率を妨げるものであった。

〔課題を解決するための手段〕

本発明は、電文の先頭に送られてくるテキスト開始キャ
ラクタ（ＳＴＸ）を検出するテキスト開始検出部を設け
、ＣＰＵがエラーの割り込み要求を受けたとき、ＣＰＵ
はテキスト開始検出部をテキスト開始キャラクタ待機状
態にリセットし、テキスト開始検出部が次のテキスト開
始キャラクタを検出するまで受信部の信号処理およびＤ
ＭＡのデータ転送動作を停止するようにした。

そのため、ＣＰＵはエラー処理の終了後には、他の処理
にかかることができ、ＣＰＵが再起動にかかりきりにな
るというようなことなくすことができる。

本発明は、上記のように、調歩同期式通信において、Ｃ
ＰＵがエラー検出処理終了後に直ちに他の処理にかかれ
るようにし、ＣＰＵの利用効率の向上をはかることを目
的とする。

本発明の基本構成を第１図により説明する。

図において、１はフレームごとにエラー検出をする機能
を持つもの、２は電文のテキスト開始を示すテキスト開
始キャラクタを検出するテキスト開始検出部、３は受信
部１がデータエラーを検出したとき起こすエラー処理の
割り込み要求によりエラー処理をし、同時にテキスト開
始検出部２を次のテキスト開始キャラクタの検出待機状
態にセットするＣＰＵ、４は受信部１が１フレームのデ
ータについて、正常データであると判定したときＣＰＵ
の指示に従い、アドレスを指定してメモリに直接受信デ
ータの書き込みを行うＤＭＡ制御部、５は受信データを
記憶するメモリ、１０はフレームのスタートビットＳＴ
を検出する検出部、１１はスタートビット検出部１０が
スタートビットを検出した後のエラー検出開始処理、１
２はエラー検出部、１３は受信部ｌがエラー検出し、Ｃ
ＰＵにエラー処理の割り込み要求をした際に、テキスト
開始検出部２をテキスト開始キャラクタ待機状態にリセ
ットするテキスト開始検出部リセット処理、１４は受信
部１よりＣＰＵにエラー処理の割り込み要求があったと
きのエラー処理部である。

〔作用〕

第１図および第２図により本発明の基本構成の作用を説
明する。

第２図は本発明のテキスト開始検出部の動作説明図であ
る。

第２図（ａ）はテキスト開始検出部における信号のタイ
ムチャートを示す。

テキスト開始キャラクタ待機中にテキスト開始キャラク
タ（ＳＴＸ）を検出し、レベルがＨからＬに変わると受
信部およびＤＭＡＣ制御部は通常動作を開始する。

図（ｂ）は信号形式を示し、第５図、（ａ）、（ｂ）の
ものと同しであるので説明は省略する。

第１図、第２図において、初め、テキスト開始検出部２
はＣＰＵ３によりテキスト開始キャラク夕待機中にセフ
）され、ＤＭＡ制御部４、受信部１はＣＰＵ３により起
動がかけられる。電文が入力されるとテキスト開始検出
部２はテキスト開始のＳＴ’Ｘを検出し、受信制御１装
置は通常動作を開始する。

動作を信号の入力順に説明する。

（１）　スタートピント検出部１０はＳＴＸフレームデ
ータ入力を待機する。

（２）　データが入ると、エラー検出部１２はエラー検
出を開始する（第２図（ａ）における（Ａ））。

（３）　エラーがなＩＪればＤＭＡ制御部框にデータ信
号の人力を通知する。そこで、ＤＭＡ制御部４はＣＰ　
Ｕ　３　＝、メモリの書き込み許可の要求信号を送り、
ＣＰＵ３から書き込み許可の信号を受は取るとＤＭＡ１
１１１部４はメモリ５にアドレスを指定して、データを
書き込む。そして、１フレームのキャラクタデ・−夕を
書き込んで、次のデータを待機する。

そして、電文の終了のキャラクタを受信するまで以１−
の動作を繰り返す。

エラー検出部１２がエラー検出すると、受信部１はＣＰ
Ｕ３にエラー処理の割り込み要求をする。

ＣＰＵ３ばエラー処理の割り込め要求を受けると、すぐ
にテキスト開始検出部をＨレベルにリセントシてテキス
ト開始キャラクタ検出待機状態にする（第２図（ａ）に
おける（Ｂ））。

そして、テキスト開始検出部２がＩ（に保たれている間
は、受信部１のエラー検出停止やＤＭＡ制御部４におけ
るアドレスのカウントアンプ、ハイドカウンタのカウン
トダウンの停止、ＤＭＡ＠？１１部４からのメモリへの
書き込み禁止等の状態になるようにする。

（４）　次に送られてくるＳＴＸを検出したときに、装
置はエラー処理後の通常の動作を開始する（第２図（ａ
）における（Ｃ））。

上記の構成により、従来の受信制御装置においてあった
エラー処理終了後のｃｐｕによる再起動の繰り返しとい
った無駄なＣＰＵの処理をなくすことができ、ＣＰＵの
効率的な利用を計ることが可能になる。

〔実施例〕

第３図に本発明の実施例ｉ或を示す。

図において、３１は受信部、３２はテキスト開始検出部
、３３はＤ　Ｍ　Ａ　ＩＩＩ御部、３４はＣＰＵ、３５
は受信データを書き込むメモリであって、ライト入力＊
ＷＲが１７でデータを書き込まれるもの、３６はテキス
ト開始検出部３２がＨに保持されている間はメモリー・
の書き込みを禁止するオア回路、４１はスタートビット
の検出部、４２はエラー検出開始処理、４３はエラー検
出部、４４はＣＰＵ３４の指示によりセントされるアド
レスカウンタ、４５はメモリに書き込まれたキャラクタ
のバイト数をカラン１−するハイドカウンタ、４６はＣ
Ｐ　Ｕ３４におけるテキス１へ開始検出部３２をテキス
ト開始キャラクタ待機状態にセットする処理、４７はエ
ラー処理、４８はＤＭＡ１ｉ！［１部３３からの要求に
より、ＤＭＡ制御部にメモリの書き込みを可能にするバ
スの解放処理、である。

実施例の装置構成の動作を次に説明する。

図示の各信号の意味は次の通りである。

ＲＸＤ　ニジリアル人力、Ｒ３：ＨでＳＴＸ信号未検出
、ＤＲＱ　：　ＤＭＡリクエスト、ＤＡＣＫ：ＤＭＡア
クノリッジ、ＨＲＱ　：ホールド要求、ＨＡＣＫ：ホー
ルドアクノリンジ、ｉＮＴ：エラー割り込み要求である
。

受信開始時は、テキスト開始検出部３２はＨ４こセット
される。Ｒ３がＨの間は、受信部３１はエラーの検出を
行わない、またＤＭＡ制御部３３はアドレスのカウント
アンプ１、ハイドカウンタのカウントダウンは行わない
。

また、メモリ３５の＊ＷＲはＬで書き込みになるので、
オア回路３６のため、Ｒ３がＨの間はメモリへの書き込
みが禁止される。

そして、テキスト開始検出部３２はデータバス上でテキ
スト開始キャラクタ（ＳＴＸ）をＤＭＡ制御部３３の出
力する＊ＷＲがＩ、のタイミングで検出するとＲ３をＬ
ｌこセットし、ＤＭＡ制御部３３および受信部３１を通
常動作するようにする。

信号の受信開始処理からの動作は次の通りである。

（１）　　ＤＭＡ１ｉ１１？１部３３は、ＣＰＵ３４に
よりメモリ３２の書き込み領域のアドレス、書き込みバ
イト数を設定をされ、起動状態になっている受信部３９
もＣＰＵにより起動されている。テキスト開始キャラク
タ（ＳＴＸ）を＊ＷＲがＬのタイミングで検出すると、
テキスト開始検出部３２はＲ３をＬにする。Ｒ５がＬに
なったことにより受信部３１は通常の動作状態になる。

（２）　受信部３１は、ＳＴＸにつづくフレームのスタ
ートビット（ＳＴ）を検出するとエラー検出を開始し、
エラーのないことを検出すると、ＤＭＡ制御部３３にデ
ータの転送要求を出す（ＤＲＱ）。

（３）　　ＤＭＡ制御部３３はＤＲＱを受信すると、Ｃ
ＰＵ３４にメモリへのＤＭＡ転送の許可の要求を出す（
ＨＲＱ）。

（４）　　ＣＰＵ３４は、バスを解放し、ＤＭＡ転送を
容認する信号をＤＭＡ制御部３３に出力する（ＨＡＣＫ
）。

（５）　　ＤＭＡ制御部３３は受信部３１にＤＭＡ転送
可能の信号を出力する（ＤＡＣＫ）。

（６）　そこで、受信部３１は１フレームの信号をＤＭ
Ａ制御部３３に転送し、ＤＭＡ制御部３３は送られてき
たフレームのキャラクタデータをメモリ３５に書き込む
。

そして、上記の処理を、電文終了の信号を受信するまで
フレームごとに繰り返す。

エラー検出部４３がエラーを検出すると、受信部３１は
ＣＰＵ３４にエラー処理の割り込み要求をする。

ＣＰＵ３４はエラー処理の割り込み要求を受けると、す
ぐにテキスト開始検出部をＨレベルにリセットしてテキ
スト開始キャラクタ待機状態にする。

そして、テキスト開始検出部３２の出力Ｒ３がＨに保た
れている間は、受信部３１のエラー検出停止やＤＭＡ制
御部３３におけるアドレスカウンタ４４のカウントアツ
プ、バイトカウンタ４５のカウントダウンを停止する。

また、オア回路３６のため、Ｒ３がＨに保たれている間
はメモリ３５への書き込みは禁止される。

次に送られてくるテキスト開始検出部がＳＴＸを検出し
たときに、Ｒ３はＬとなり、受信制御装置は通常の動作
を開始する。

〔発明の効果〕

本発明は、従来の受信制御装置において生していたエラ
ー処理終了後のＣＰＵによる再起動の繰り返しという無
駄なＣＰＵ処理がない。そのため、ＣＰＵの利用が効率
的になる。

第５図、信号形式と従来の受信制御装置の動作を示す図
である。

：受信部、 ：テキスト開始検出部、 ：ＣＰＵ。

：ＤＭＡ制御部、 ：メモリ、

Claims (1)

1. 【特許請求の範囲】 　受信データのエラーを検出する機能を備えた受信部と
   、受信エラーがなかった場合に受信データをメモリに転
   送するＤＭＡ制御部と、ＣＰＵとを備え、受信部がデー
   タエラーを検出したときは、ＣＰＵへの割り込み処理に
   よりエラー処理を行う調歩同期式通信における受信制御
   装置において、受信データ中でテキストの開始を示すキ
   ャラクタ信号を検出し、受信部およびＤＭＡを動作状態
   にするテキスト開始検出部を設け、 ＣＰＵが受信部からのエラー割り込み要求を受けたとき
   、ＣＰＵはテキスト開始検出部をテキスト開始キャラク
   タ待機状態にリセットし、テキスト開始検出部は、次の
   テキスト開始キャラクタを検出するまで受信部のデータ
   エラー検出動作およびＤＭＡ制御部のメモリへのデータ
   転送動作を行わないようにすることを特徴とする受信制
   御装置。