JPH03214842A - データ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、他装置との間で定期的にデータ交換を行うよ
うにしたスキャン伝送機能を有するデータ伝送装置に関
する。

（従来の技術） 第３図は従来のこの種データ伝送装置の概略構成を示す
ブロック図であり、一方のデータ伝送装置Ａは、他方の
データ伝送装置Ｂとの間で定期的にデータ交換を行うよ
うに制御されている。データ伝送装置Ａは、制御部本体
としてのＣＰＵ（中央処理装置）１、他装置Ｂとの間で
行われるデータ送受信を制御する伝送コントローラ２、
この伝送コントローラ２で受信されたデータが一時書き
込まれる受信バッファ３、この受信バッファ３に書き込
まれた受信データを記憶保存する受信データメモリ４、
この受信データメモリ４にて保存されたデータが定期的
に転送されるＩ／Ｏポート５、このＩ／Ｏボート５での
データ入出力等を制御するＩ／Ｏボートコントローラ６
等から構成されており、これらは互いにバスライン７に
よって接続されている。

なお、他方のデータ伝送装置Ｂも同一の構成を有してい
る。

しかして、前記ＣＰＵＩは第４図に示すメインルーチン
を実行するようにプログラム制御されていた。すなわち
、流れ図を開始すると、ＣＰＵＩは先ずそれぞれ異なる
所定時間を計時する転送タイマおよび受信タイマをスタ
ートさせる。この状態で、受信タイマがタイムアウトす
る前に前記伝送コントローラ２により他装置Ｂからのデ
ータが受信されて前記受信バッファ３に書き込まれると
、上記受信バッファ３の内容を受信データメモリ４に転
送して記憶保存させる。しかる後、上記受信タイマを一
旦リセットしたのち再スタートさせて、次のデータ受信
を待つ。

また、データ受信待機状態において前記転送タイマがタ
イムアウトして転送周期に至った場合には、前記受信デ
ータメモリ４の内容をＩ／Ｏポート５へ転送する。しか
る後、上記転送タイマを一旦リセットしたのち再スター
トさせて、次の転送周期を待つ。

一方、データ受信待機状態において前記受信タイマがタ
イムアウトした場合には、他装置Ｂがらのデータ受信が
停止したと判断して、第５図に示すＩ／Ｏ制御ルーチン
に移行する。すなわち、ＣＰＵＩはＩ／Ｏポートコント
ローラ６を制御してＩ／Ｏポート５の出力クリアを行い
、このルーチンを終了する。

（発明が解決しようとする課題） 上述したように、スキャン伝送機能を有する従来のデー
タ伝送装置においては、他装置からのデータ受信が停止
したか否かを監視する処理（第４図）と、この監視処理
によってデータ受信の停止が検出されたときＩ／Ｏポー
ト５の出力クリア等を実行する処理（第５図）とがそれ
ぞれ独立したソフトウエアで制御されていた。このため
プロセッサの負担が大きくなり、■／ｏポート５へのデ
ータ転送速度を高速化するのが困難であった。

本発明はこのような事情に基づいてなされたものであり
、その目的とするところは、他装置からのデータ受信停
止に対応して行われるＩ／Ｏボートの出力クリア等の処
理をソフトウエアによる処理ではなく実現でき、プロセ
ッサの負担を軽減できるとともにＩ／Ｏボートへのデー
タ転送速度の高速化をはかり得るデータ伝送装置を提供
しようとするものである。

［発明の楕成］ （課題を解決するための手段） 外部より定期的に送られてくるデータを受信して受信デ
ータメモリに記憶し、かつこの受信データメモリ内のデ
ータを一定周期でＩ／Ｏボートへ転送するようにしたデ
ータ伝送装置において、受信データメモリに対するデー
タの受信停止を検田する検出手段と、この検出手段がデ
ータ受信停止を検出したことに応じて所定のＩ／Ｏ制御
ビット情報がセットされるビット情報メモリと、Ｉ／Ｏ
制御ビット情報を受けてＩ／Ｏボートの出力クリアまた
は出力ホールドを行うＩ／Ｏコントロ−ラと、受信デー
タメモリ内のデータをＩ／Ｏポートへ転送するタイミン
グ時、同時にビット情報メモリ内のビット情報をＩ／Ｏ
コントローラへ転送するビット情報転送手段とを備えた
ものである。

（作　用） このような構成のデータ伝送装置においては、検出手段
により外部より定期的に送られてくるはずのデータの受
信停止が検８されると、ビット情報メモリに所定のＩ／
Ｏ制御ビット情報がセットされる。そして、このビット
情報メモリにセットされたＩ／Ｏ制御ビット情報は、一
定周期ごとの受信データメモリ内のデータをＩ／Ｏポー
トへ転送するタイミング時に同時にＩ／Ｏコントローラ
へ転送される。しかして、このＩ／Ｏ制御ビッ１・情報
を受けたＩ／Ｏコントローラによって、Ｉ／Ｏボートの
８カクリアまたは出力ホールドが行われる。

（実施例） 以下、本発明の一実施例を図面を参照しながらに説明す
る。

第１図はこの実施例装置の概略構成を示すブロック図で
あり、第３図の場合と同様に一方のデータ伝送装置Ａは
、他方のデータ伝送装置Ｂとの間で定期的にデータ交換
を行うように制御されている。データ伝送装置Ａは、制
御部本体としてのＣＰＵ１１、他装置Ｂとの間で行われ
るデータ送受信を制御する伝送コントローラ１２、この
伝送コントローラ１２で受信されたデータが一時書き込
まれる受信バツファ１３、この受信バ・ソファ１３に書
き込まれた受信データを記憶保存する受信データメモリ
１４、この受信データメモリ１４に対するデータの受信
停止時に所定のＩ／Ｏ制御ビット情報がセットされるビ
ット情報メモリ１５、上記受信データメモリ１４にて保
存されたデータが定期的に転送されるＩ／Ｏポート１６
、このＩ／Ｏポート１６でのデータ人出力等を制御する
Ｉ／Ｏポートコントローラ１７等から構成されており、
これらは互いにバスライン１８によって接続されている
。

ここで、上記Ｉ／Ｏコントローラ１７は前記Ｉ／Ｏ制御
ビット情報を受けてＩ／Ｏボート１６の出力クリアを行
うように構成されている。

なお、伝送コントローラ１２としては、トークン●バス
・コントローラやローカルφコミュニケーション・コン
トローラ等の伝送制御用ＬＳＩが用いられる。

また、他方のデータ伝送装置Ｂも同様の構成を有してい
る。

しかして、前記ＣＰＵ１１は第２図に示すメインルーチ
ンを実行するようにプログラム制御されている。すなわ
ち、流れ図を開始すると、ＣＰＵ１１は先ずそれぞれ異
なる所定時間を計時する転送タイマおよび受信タイマを
スタートさせる。この状態で、受信タイマがタイムアウ
トする前に前記伝送コントローラ１２により他装置Ｂか
らのデータが受信されて前記受信バッファ１３に書き込
まれると、上記受信バッファ１３の内容を受信データメ
モリ１４に転送して記憶保存させる。また、ビット情報
メモリ１５にＩ／Ｏ制御ビット情報がセットされていた
ならばこれをリセットする。しかる後、上記受信タイマ
を一旦リセットしたのち再スタートさせて、次のデータ
受信を待つ。

また、データ受信待機状態において前記転送タイマがタ
イムアウトして転送周期に至った場合には、前記受信デ
ータメモリ１４の内容をＩ／Ｏポート１６へ転送する。

また同時に前記ビット情報メモリ１５の内容をＩ／Ｏポ
ートコントローラ１７へ転送する。しかる後、上記転送
タイマを一旦リセットしたのち再スタートさせて、次の
転送周期を待つ。

一方、データ受信待機状態において前記受信タイマがタ
イムアウトした場合には、前記ビット情報メモリ１５に
対して所定のＩ／Ｏ制御ビ・ソト情報をセットする。し
かる後、上記受信タイマを一旦リセットしたのち再スタ
ートさせて、データ受信を待つ。

このように構成された本実施例においては、他装置Ｂか
ら定期的に送られてくるデータが伝送コントローラ１２
により受信されると、その受信データが受信バッフ７１
３に一旦書き込まれる。応じて、上記受信バツファ１３
に書き込まれたデータは受信データメモリ１４に転送さ
れて記憶保存される。しかして、この受信データメモリ
１４にて記憶保存されたデータは一定周期（転送タイマ
の設定時間）でＩ／Ｏポート１６に転送されることにな
る。

一方、他装置Ｂから定期的に送られてくるはずのデータ
が伝送コントローラ１２により一定時間（受信タイマの
設定時間）以上受信されないと、データの受信停止が検
出される。そうすると、ビット情報メモリ１５に対して
所定のＩ／Ｏ制御ビット情報がセットされる。しかして
、このビット情報メモリ１５にセットされたＩ／Ｏ制御
ビット情報は、前記受信データメモリ１４にて記憶保存
されたデータをＩ／Ｏボート１６に転送するタイミング
時に、同時にＩ／Ｏボートコントローラ１７へ転送され
る。その結果、Ｉ／Ｏボートコントローラ１７の制御に
よりＩ／Ｏポート１６の出力クリアが行なわれる。

このように本実施例によれば、スキャン伝送機能を有す
るデータ伝送装置において、他装置から定期的に送られ
てくるはずのデータの受信停止に対応して行われるＩ／
Ｏポート１６の出力クリア等の処理をソフトウェアによ
る処理ではなく実現できる。従って、ＣＰＵＩＩはデー
タの受信停止を検出したときＩ／Ｏポートコントローラ
１７を制御してＩ／Ｏポート１６の出力クリアを行う必
要がなくなり、負担が軽減される。よって、Ｃ　Ｐ　Ｕ
　：ｌ．　１の負担が軽減されるので、Ｉ／Ｏボート１
６に対するデータ転送速度の高速化を容易にはかること
ができる。

なお、前記実施例においてはデータの受信停止時にＩ／
Ｏポート１６の出力クリアを行ったが、Ｉ／Ｏボート１
６の出力ホールドを行なうように構成してもよいもので
ある。また、データ受信が停止する毎にＩ／Ｏポー１６
の出力クリアと出力ホールドとを選択できるようにして
もよい。この選択の方法としては、ビット情報メモリ１
５から１／Ｏポートコントローラ１７ヘデータを転送す
る際の転送先アドレスを２種類のうちから一方を選択す
るようにすることで可能である。すなわち、Ｉ／Ｏポー
トコントローラ１７へのデータ転送に先立って転送先ア
ドレスの指定を行なうが、転送するデータ毎にクリア指
定アドレスまたはホールド指定アドレスのいずれか一方
を選択するようにし、Ｉ／０ポートコントローラ１７は
このアドレス指定に従ってＩ／Ｏポート１６の出力を制
御するように構成すればよい。

この他、本発明の要旨を逸脱しない範囲で種々変形実施
可能であるのは勿論である。

［発明の効果］ 以上詳述したように、本発明によれば、他装置からのデ
ータ受信停止に対応して行われるＩ／Ｏボートの出力ク
リア等の処理をソフトウェアによる処理ではなく実現で
き、プロセッサの負担を軽減できるとともにＩ／Ｏボー
トへのデータ転送速度の高速化をはかり得るデータ伝送
装置を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は同実施例の動作を示す流れ図、第３図は従来例の
構成を示すブロック図、第４図および第５図は同従来例
の動作を示す流れ図である。 Ａ，Ｂ・・・データ伝送装置、１１・・・ＣＰＵ，１２
・・・伝送コントローラ、１３・・・受信バッファ、１
４・・・受信データメモリ、１５・・・ビット情報メモ
リ、１６・・・Ｉ／Ｏボート、１７・・・Ｉ，／Ｏポー
トコントローラ。

Claims (1)

【特許請求の範囲】
1. 外部より定期的に送られてくるデータを受信して受信デ
   ータメモリに記憶し、かつこの受信データメモリ内のデ
   ータを一定周期でＩ／Ｏポートへ転送するようにしたデ
   ータ伝送装置において、前記受信データメモリに対する
   データの受信停止を検出する検出手段と、この検出手段
   がデータ受信停止を検出したことに応じて所定のＩ／Ｏ
   制御ビット情報がセットされるビット情報メモリと、前
   記Ｉ／Ｏ制御ビット情報を受けて前記Ｉ／Ｏポートの出
   力クリアまたは出力ホールドを行うＩ／Ｏコントローラ
   と、前記受信データメモリ内のデータをＩ／Ｏポートへ
   転送するタイミング時、同時に前記ビット情報メモリ内
   のビット情報を前記Ｉ／Ｏコントローラへ転送するビッ
   ト情報転送手段とを具備したことを特徴とするデータ伝
   送装置。