JP2581041B2

JP2581041B2 - デ−タ処理装置

Info

Publication number: JP2581041B2
Application number: JP61206406A
Authority: JP
Inventors: さゆり齊藤; 和俊吉澤
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1986-09-01
Filing date: 1986-09-01
Publication date: 1997-02-12
Anticipated expiration: 2012-02-12
Also published as: JPS6361357A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、データ処理装置に関し、特にクロックライ
ンとデータラインとを有し、シリアルクロックに同期し
てデータの送受信を行うシリアル処理装置に関する。

〔従来の技術〕

複数の半導体処理装置（以下LSIと略す）間でのデー
タ転送手段として８ビットパラレルのデータバスを利用
する方法と、データを１ビットずつ転送するシリアル転
送方法があるが、後者はLSI相互間を接続する信号線が
少なくて済むことからLSI間の簡易なデータ転送手段と
して広く使用されている。

シリアルデータ転送では、１つのデータ（例えば８ビ
ット）は連続してビット直列に転送するもデータとデー
タとの間には受信確認をするための期間が必要である。
もし、受信側がデータ受信不可能であれば、これが可能
になるまでまたなければならない。受信不可能な場合
は、ビジー信号を出して送信側に通知していた。受信側
はこのビジー信号をチェックしてデータ転送可能か否か
の判断を行ない、転送可能になってから転送スタート信
号を発生する準備を行なう。このスタート信号はシリア
ルデータ転送に必要なシリアルクロックの制御もしくは
転送されるデータのビット数を計数するカウンタをクリ
アするのに必要とされる。

〔本発明が解決しようとする問題点〕

しかしながら従来のシリアルデータ処理装置では、受
信側の処理装置がビジー状態であるか否かをチェックし
て、ビジーが解除されてから初めて次のデータ転送のス
タート信号を発生するように設計されていた。従って、
ビジー状態が長時間に及ぶ場合は、ビジー状態チェック
のための無駄な待ち時間が大きくなり、データ処理全体
の効率が低下すると言う欠点を有していた。特に、割込
処理でビジー状態をチェックするのがシリアルデータ処
理装置では最も簡便な方法であるが、このチェック中に
他の割込みが発生した場合、多重割り込み制御が出来な
いデータ処理装置においては、その割込み処理はビジー
状態解除後メインプログラムに戻ってからでないと実行
できないため、割込みの応答速度が極端に遅くなってし
まうという問題がある。又、ビジー状態が解除されるま
で装置をウェイト状態に維持するためのプログラムが必
要となり、本来のデータ処理のためのプログラムエリア
がそれによって制限されると言う欠点もある。

〔問題点を解決するための手段〕

本発明のデータ処理装置は、第１のシリアルデータ処理装置と、第２のシリアルデ
ータ処理装置と、前記第１のシリアルデータ処理装置と
前記第２のシリアルデータ処理装置との間に接続され、
第１の電圧レベルとその反転レベルである第２の電圧レ
ベルからなるデータの送受信を行うためのシリアルデー
タラインとを有するデータ処理装置において、前記シリアルデータラインは前記シリアルデータライ
ンに前記第１の電圧レベルを供給する電源に接続され、前記第１のシリアルデータ処理装置は、データの受信
が不可能な場合に前記第２の電圧レベルを出力しそれ以
外の場合には前記第１の電圧レベルを出力するビジー出
力回路と、前記シリアルデータラインと前記ビジー出力
回路の間に接続された第１の出力バッファとを有し、前記第２のシリアルデータ処理装置は、所定長のデー
タを格納しクロック信号に同期して前記シリアルデータ
ラインに前記データの転送を行なうシフトレジストと、
前記シフトレジスタと前記シリアルデータラインとの間
に接続された第２の出力バッファと、スタート信号が印
加されると前記クロック信号を所定数発生し前記所定数
のクロック信号を発生した後にシリアル割込み信号を発
生させるシリアルクロック制御回路と、前記シリアル割
込み信号が発生すると通常動作を停止し前記シフトレジ
スタに新たなデータを格納する動作を行ない格納動作が
終了すると転送スタート信号を発生し再び前記シフトレ
ジスタの動作に関係なく通常動作を行なうデータ処理部
と、前記シリアルデータラインに接続され、前記所定数
のクロック信号が発生する間は前記シリアルデータライ
ンに出力されている電圧レベルの検出を行わず、それ以
外の場合に前記第２の電圧レベルを検出するとビジー検
出信号を活性化するビジー検出回路と、前記転送スター
ト信号の発生を検出するとスタート記憶信号を活性化す
るスタート記憶回路と、前記ビジー検出信号が非活性化
状態となり前記スタート記憶信号が活性化状態となると
前記スタート信号を発生するスタート信号制御回路とを
有し、前記第１の出力バッファは、前記ビジー出力回路が前
記第１の電圧レベルを出力するときハイインピーダン
ス、前記第２の電圧レベルを出力するとき導通状態とな
り、前記第２の出力バッファは、前記シフトレジスタが
出力するデータが前記第１の電圧レベルを出力するとき
ハイインピーダンス、前記第２の電圧レベルを出力する
とき導通状態となることにより、前記シリアルデータラ
インは前記シフトレジスタの出力と前記ビジー出力回路
の出力の送信のいずれの場合においても利用されることを特徴としている。

〔本発明の前提となる技術〕

第１図は、本発明の前提となる技術であるシリアルデ
ータ処理装置を用いた転送システムの構成図で、送信側
である第１のシリアルデータ処理装置と、受信側である
第２のシリアルデータ処理装置を含む。

先ず、送信側である第１のシリアルデータ処理装置10
0について説明する。第１のシリアルデータ処理装置100
は、シフトレジスタ301、シリアルクロック制御回路30
2、ビジー検出回路170、スタート制御回路171、スター
ト記憶フリップ・フロップ172、内部データバス305、デ
ータ処理部206、シリアルデータ出力端子330、シリアル
クロック端子332、BUSY入力端子333を含んでいる。この
うち、シフトレジスタ301、シリアルデータ出力端子33
0、シリアルクロック端子332、ビジー入力端子333、内
部データバス305、データ処理部306の機能は従来と同一
でよいので、詳細な説明は省略する。

スタート記憶フリップ・フロップ172は、スタート命
令を実行したことを記憶するフリップ・フロップであ
る。データ処理部316が転送スタート命令を実行するこ
とによって発生される転送スタート信号350によってセ
ットされ、スタート記憶信号154にハイレベルを出力す
る。ビジー検出回路170は、ビジー入力端子333からのビ
ジー信号を入力し、そのビジー信号の状態を検知する回
路である。入力信号がロウレベルの時、即ちビジー状態
であるときはビジー検出信号155としてハイレベルを出
力し、入力信号がハイレベルの時、即ちビジー状態でな
いときはロウレベルを出力する。スタート制御回路171
は、ビジー状態時にシリアル転送のスタートを禁止する
回路である。スタート制御回路171は、ビジー検出信号1
55とスタート記憶信号154とを入力とし、ビジー検出信
号155がロウレベルで、且つ、スタート記憶信号154がハ
イレベルの場合に、スタートトリガ信号153としてワン
ショットパルスを出力する。ビジー検出信号155がロウ
レベルであれば、スタート記憶信号154がハイレベルに
なった直後にスタートトリガ信号153を出力する。

ビジー検出回路170が、ビジー入力端子333から入力し
たビジー信号の状態を検出してビジー検出信号155とし
てハイレベルを出力しているときには、スタート記憶信
号154としてハイレベルを出力しても、シリアルクロッ
ク制御回路302へワンショットのスタートトリガ信号153
は出力されず、従ってシリアルクロック制御回路302は
シリアルクロックを発生しない。即ち、シリアル転送の
スタートが保留される。スタート記憶フリップ・フロッ
プ172は、スタート記憶信号154がハイレベルであって、
その後ビジー検出回路170がビジー状態の解除を検出し
てロウレベルを出力したときに、スタートトリガ信号15
3を出力し、スタート保留を解除する。スタートトリガ
信号153を出力したとき、スタート記憶フリップ・フロ
ップ172はクリアされ、スタート記憶信号154はロウレベ
ルとなる。

シリアルクロック制御回路302は、スタートトリガ信
号153を入力すると、シリアルクロックをシリアルクロ
ック端子332、及びシフトレジスタ301に出力し、シフト
レジスタ301はシフト動作を開始する。

受信側である第２のシリアルデータ処理装置310は、
従来のシリアルデータ処理装置と同一の構成でよくビジ
ー信号の出力回路314を有する以外は第１のシリアルデ
ータ処理装置と同じ構成でよい。

次に、第２図のタイムチャートを参照して第１のシリ
アルデータ処理装置100から第２のシリアルデータ処理
装置310へ８ビットデータを転送する際の動作を説明す
る。第２図はシリアルデータライン320上のシリアルデ
ータと、シリアルクロックライン322上のシリアルクロ
ックと、ビジー信号ライン323上のビジー信号との間の
同期関係を示すタイムチャートである。尚、第１のシリ
アルデータ処理装置100から第２のシリアルデータ処理
装置310への８ビットデータの転送動作は、A₁,A₃,A₅…
…A₁₅のクロック立下りに同期してデータをビット毎に
送信し、A₂,A₄……A₁₆のクロック立上りに同期してこれ
らをシリアルに受信する。

第２のシリアルデータ処理装置310は、８ビットシリ
アルデータの受信を終了すると、t16のタイミングでシ
リアル割込みを発生し、データ処理部316はシフトレジ
スタ311の内容を内部データバス315を経由して読み出
し、必要なデータ処理を実行する。ビジー出力回路314
は、割込み処理により、t17のタイミングでビジー信号
ライン323上にロウレベルを出力して、送信側である第
１のシリアルデータ処理装置100に対してビジー状態で
あることを知らせる。

送信側である第１のシリアルデータ処理装置100は、
ビジー検出回路170でビジー状態を検知している。ビジ
ー検出回路170は、t17のタイミングでビジー入力端子33
3より入力されるビジー信号の状態を検知し、信号があ
れば、ビジー検出信号155をハイレベルにする。データ
処理部306は、次のシリアルデータに対する処理を終了
した時に、次のシリアルデータ転送を行うために、t18
のタイミングで転送スタートを命令を実行し、転送スタ
ート信号350を出力する。これはビジー検出とは独立に
実行される。そしてシリアル割込みプログラムからメイ
ンプログラムに戻り、本来のデータ処理動作を行う。転
送スタート信号350によりスタート記憶フリップ・フロ
ップ172はセットされ、スタート記憶信号154はハイレベ
ルとなる。

スタート制御回路171は、スタート記憶信号154のハイ
レベル入力により転送スタート命令実行を検出するが、
t19までの期間は、ビジー検出信号155のハイレベル入力
によりスタートトリガ信号153を出力しない。即ち、第
２のシリアルデータ処理装置310がビジー信号を出力し
ている間はスタートトリガ信号153を出力せず、従って
シリアルクロック制御回路302はシリアルクロックが発
生されない。よってこの状態ではシリアル転送動作の開
始が保留される。

受信側である第２のシリアルデータ処理装置310のデ
ータ処理が終了し、t19のタイミングで、ビジー状態を
解除しビジー信号ライン323がロウレベルからハイレベ
ルになると、ビジー検出信号155はロウレベルとなる。
このビジー検出信号155がロウレベルとなり、スタート
記憶信号154がハイレベルである時、即ち、第２のシリ
アルデータ処理装置310の非ビジー状態と、スタート命
令実行の両条件が成立すると、ワンショットのスタート
トリガ信号153が出力される。スタート制御回路171が、
スタートトリガ信号153を出力することにより、シリア
ルクロック制御回路302はシリアルクロックを発生し、
次に転送されるべき８ビットデータがセットされている
シフトレジスタ301のシフト動作が開始され、８ビット
のデータが１ビットづつ310に送出される。スタートト
リガ信号153の出力によりスタート記憶フリップ・フロ
ップ172はクリアされ、スタート記憶信号154はロウレベ
ルとなる。

このように、シリアルデータの転送スタート指示があ
ったことをスタート記憶フリップ・フロップで記憶して
いるので、データ処理部はビジー信号が出力されている
間中ウェイトすることなく、シリアル割込みプログラム
からすぐにメインプログラムに戻り、本来のデータ処理
動作を行うことが可能である。

〔実施例〕

第３図は、本発明の実施例を示す。本図はシリアルデ
ータ処理装置を有するシステム構成図であり、送信側で
ある第１のシリアルデータ処理装置と、受信側である第
２のシリアルデータ処理装置とを有する。この実施例で
はシリアルデータ転送ラインを用いてビジー信号を転送
することによってビジー信号線が省略されており、２つ
のデータ処理装置は２本の信号線（データラインとクロ
ックライン）のみで接続されている。本実施例において
本発明の前提となる技術と異なる点は、受信側のビジー
状態を、シリアルデータ入出力端子を介して、送信側に
伝達する構成となっていることである。

先ず、送信側である第１のシリアルデータ処理装置20
0について説明する。第１のシリアルデータ処理装置200
は、シフトレジスタ301、シリアルクロック制御回路30
2、ビジー検出回路170、スタート制御回路171、スター
ト記憶フリップ・フロップ172、内部データバス305、デ
ータ処理部306、シフトレジスタ出力バッファ281、シリ
アルデータ入出力端子235、シリアルクロック端子332を
含んでいる。このうち、シフトレジスタ301、スタート
制御回路171、スタート記憶フリップ・フロップ172、内
部データバス305、データ処理部306、シリアルクロック
端子332の機能は第１の実施例で示したものと同一であ
り、詳細な説明は省略する。

シフトレジスタ301は、シフトレジスタ出力バッファ2
81を介してシリアルデータ入出力端子235にシリアルデ
ータを出力する。シフトレジスタ出力バッファ281は、
シフトレジスタ301の出力が“1"の時に出力がハイイン
ピーダンスとなり、シフトレジスタ301の出力が“0"の
ときにロウレベルを出力するバッファである。シリアル
データ送受信ライン224は、プルアップ抵抗280により所
定の電源電圧にプルアップされる。シフトレジスタ301
が“1"を出力した場合には、シフトレジスタ出力バッフ
ァ281の出力はハイインピーダンスとなるが、シリアル
データ送受信ライン224は、プルアップ抵抗280によりハ
イレベルとなる。シフトレジスタ301の出力は、８ビッ
トのシリアルデータ転送終了後はハイレベルを保つよう
に制御される。ビジー検出回路170は、シリアルデータ
送受信ライン224上のビジー信号をシリアルデータ入出
力端子235を介して検知する。

次に。受信側である第２のシリアルデータ処理装置21
0について説明する。第２のシリアルデータ処理装置210
は、シフトレジスタ311、シリアルクロック制御回路31
2、ビジー出力回路314、内部データバス315、データ処
理部316、ビジー出力バッファ292、シリアルデータ入出
力端子245、シリアルクロック端子342を有している。
尚、シフトレジスタ311、シリアルクロック制御回路31
2、ビジー出力回路314、内部データバス315、データ処
理部316、シリアルクロック端子342の各機能は第１図の
ものと同一であり、詳細な説明は省略する。ただし、ビ
ジー出力回路314の出力は、ビジー出力バッファ292、シ
リアルデータ入出力端子45を介して、シリアルデータ送
受信ライン224から第１のシリアルデータ処理装置200に
伝達される。ビジー出力バッファ292は、ビジー出力回
路314の出力が“1"のときに出力がハイインピーダンス
となり、ビジー出力回路314の出力が“0"のときは、ロ
ウレベルを出力するバッファである。

第１のシリアルデータ処理装置200のシフトレジスタ3
01の出力が“1"で、シフトレジスタ出力バッファ281の
出力はハイインピーダンスとなるが、シリアルデータ送
受信ライン224はプルアップ抵抗280によりハイレベルに
プルアップしているときに、第２のシリアルデータ処理
装置210のビジー出力回路314がビジー出力バッファ292
を介してロウレベルを出力すると、シリアルデータ送受
信ライン224はロウレベルとなり、第１のシリアルデー
タ処理装置200のビジー検出回路170は、シリアルデータ
入出力端子235を介してロウレベルを検出する。

次に、第４図のタイムチャートを参照して第１のシリ
アルデータ処理装置200から第２のシリアルデータ処理
装置210へ８ビットデータを転送する際の同期関係を示
す。第４図はシリアルデータ送受信ライン224上のシリ
アルデータと、シリアルクロックライン322上のシリア
ルクロックと、シリアルデータ送受信ライン224上のビ
ジー信号との間の同期関係を示すタイムチャートであ
る。尚、第１のシリアルデータ処理装置200から第２の
シリアルデータ処理装置210への８ビットデータシフト
動作は、第１図のものと同様に行われるため、詳細な説
明は省略する。但し、シフトレジスタ301の出力は、８
ビットシリアルデータ転送終了後t17のタイミングでハ
イレベルとなり、受信側のビジー信号を受信する準備を
行う。

第２のシリアルデータ処理装置210は、８ビットシリ
アルデータの受信を終了すると、t16のタイミングでシ
リアル割込みを発生し、データ処理部316はシフトレジ
スタ311の内容を内部データバス315を経由して読み出
し、必要なデータ処理を実行する。

ビジー出力回路314は、割込み処理により、t17のタイ
ミングでビジー出力バッファ292を介してシリアルデー
タ送受信ライン224上にロウレベルを出力して、送信側
である第１のシリアルデータ処理装置200に対してビジ
ー状態であることを知らせる。

送信側である第１のシリアルデータ処理装置200は、
ビジー検出回路170でビジー状態を検知している。従っ
て、t17のタイミングでビジー入力端子333より入力され
るビジー信号を検出し、ビジー検出信号155をハイレベ
ルにする。

データ処理部306は、次のシリアルデータに対する処
理を終了した時に、そのシリアルデータを転送するため
に、t18のタイミングでシフトレジスタ311に転送すべき
シリアルデータを書込み、転送スタート命令を実行す
る。この結果、ビジーとは無関係に転送スタート信号35
0が発生される。その後、データ処理部306はシリアル割
込みプログラムからメインプログラムに戻り、本来のデ
ータ処理動作を行う。

転送スタート信号350によりスタート記憶フリップ・
フロップ172がセットされ、スタート記憶信号154はハイ
レベルとなる。

スタート制御回路171は、ハイレベルのスタート記憶
信号154をうけた時に転送スタート命令が実行されたこ
とを検出するが、t19までの期間はビジー検出信号155が
ハイレベルであるからスタートトリガ信号153を出力し
ない。即ち、第２のシリアルデータ処理装置210がビジ
ー信号を出力している間はスタートトリガ信号153を出
力せず、従ってシリアルクロック制御回路302はシリア
ルクロックを発生しないため、シリアル転送動作の開始
が保留される。

受信側である第２のシリアルデータ処理装置210のデ
ータ処理が終了し、t19のタイミングでビジー状態が解
除されシリアルデータ送受信ライン224がロウレベルか
らハイレベルになると、ビジー検出信号155はロウレベ
ルとなる。この状態で、スタート記憶信号154がハイレ
ベルである時は、第２のシリアルデータ処理装置210の
非ビジー状態と、スタート命令実行の両条件が成立する
ため、スタートトリガ信号153が出力される。スタート
制御回路171が、スタートトリガ信号153を出力すること
により、シリアルクロック制御回路302はシリアルクロ
ックを発生し、次の８ビットシフトレジスタ301のシフ
ト動作を開始する。スタートトリガ信号153によりスタ
ート記憶フリップ・フロップ172はクリアされ、スター
ト記憶信号154はロウレベルとなる。

以上説明した通り、本発明の前提となる技術と同様の
効果を１本の信号線を用いてデータとビジー信号とを転
送する装置で構成することができる。

〔発明の効果〕

以上説明した通り、本発明に基づくシリアルデータ処
理装置は、ビジー中のスタート信号保留機能を有してい
るので、受信側がビジー信号を出力している間中ウェイ
トすることなく、シリアル割込みプログラムからすぐに
メインプログラムに戻り、本来のデータ処理を再開する
ことができる。従って、データ処理能力が大幅に向上す
る。

例えば、複数バイトの８ビットシリアルデータの転送
を行う例をとり、第５図に基づいて説明する。第５図
は、本発明に基づくシリアルデータ処理装置と、従来の
シリアルデータ処理装置のデータ処理動作のタイミング
チャートである。

本実施例においては、１ビットのデータ転送に10μＳ
かかるので、８ビットデータ転送に80μＳかかる。転送
後の割込み処理に、従来のシリアルデータ処理装置では
60μＳかかっており、全体で140μＳかかっていた。割
込み処理60μＳのうちわけは、シリアルデータ処理に20
μＳ、受信側のビジー状態解除待ちに40μＳである。即
ち、従来は、メインプログラム実行時間は全体の140μ
Ｓのうち、80μＳであり、データ処理効率は57％であっ
た。しかし、本発明に基づくシリアルデータ処理装置で
は、シリアルデータ処理後、次のシリアルデータ転送開
始までの40μＳの期間も、本来のデータ処理を実行でき
るため、メインプログラム実行時間は全体の140μＳの
うち、８ビットデータ転送の80μＳとを合せた120μＳ
であり、データ処理効率は86％となり、従来と比較して
1.5倍となる。

また、シリアル割込み処理が終了すれば、シリアル割
込みプログラムからメインプログラムに戻ることが出来
るので、ビジー中に発生した他の割込みの処理を実行す
ることができる。従って、特に多重割り込みが出来ない
データ処理装置においては割込みの応答速度が飛躍的に
改善され、リアルタイムの処理に応用する場合には、そ
の効果は大きい。

さらに、受信側のビジー状態が解除されるまでウェイ
トするためのプログラムが不必要となるので、その分の
プログラムエリアにはデータ処理の為のプログラムを記
憶できる。従って、限られたメモリを効率よく利用でき
る。

従来のシリアルデータ処理装置に比較して、ビジー信
号の検出回路、スタート記憶フリップ・フロップ、及び
スタート保留回路の極めて少量のハードウェア追加で実
現できるため、シリアルデータ処理装置としての応用効
果は非常に高い。

なお、本発明はパラレルデータ転送におけるビジー処
理にも適用できる。

【図面の簡単な説明】

第１図は、本発明の前提となる技術であるシリアルデー
タ処理装置ブロック図、第２図は本発明の前提となる技
術のシリアルデータ処理装置により送受信されるシリア
ルデータのタイミングチャート、第３図は、本発明の実
施例のシリアルデータ処理装置ブロック図、第４図は、
実施例のシリアルデータ処理装置により送受信されるシ
リアルデータのタイミングチャート、第５図は、本発明
に基づくシリアルデータ処理装置と、従来のシリアルデ
ータ処理装置のデータ処理動作の比較を示すタイミング
チャートである。 100,200……第１のシリアルデータ処理装置、210,310…
…第２のシリアルデータ処理装置、301,311……シフト
レジスタ、302,312……シリアルクロック制御回路、303
……リードバッファ、314……ビジー出力回路、305,315
……内部データバス、306,316……データ処理部、170…
…ビジー検出回路、171……スタート制御回路、172……
スタート記憶フリップ・フロップ、280……プルアップ
抵抗、281……シフトレジスタ出力バッファ、292……ビ
ジー出力バッファ、320……シリアルデータ送信ライ
ン、322……シリアルクロックライン、323……ビジー信
号ライン、224……シリアルデータ送受信ライン、330…
…シリアルデータ出力端子、341……シリアルデータ入
力端子、332,342……シリアルクロック端子、333……ビ
ジー入力端子、344……ビジー出力端子、235,245……シ
リアルデータ入出力端子、350……転送スタート信号、3
51,361……シリアル割込み信号、153……スタートトリ
ガ信号、154……スタート記憶信号、155……ビジー検出
信号。

Claims

(57)【特許請求の範囲】

【請求項１】第１のシリアルデータ処理装置と、第２の
シリアルデータ処理装置と、前記第１のシリアルデータ
処理装置と前記第２のシリアルデータ処理装置との間に
接続され、第１の電圧レベルとその反転レベルである第
２の電圧レベルからなるデータの送受信を行うためのシ
リアルデータラインとを有するデータ処理装置におい
て、前記シリアルデータラインは前記シリアルデータライン
に前記第１の電圧レベルを供給する電源に接続され、前記第１のシリアルデータ処理装置は、データの受信が
不可能な場合に前記第２の電圧レベルを出力しそれ以外
の場合には前記第１の電圧レベルを出力するビジー出力
回路と、前記シリアルデータラインと前記ビジー出力回
路の間に接続された第１の出力バッファとを有し、前記第２のシリアルデータ処理装置は、所定長のデータ
を格納しクロック信号に同期して前記シリアルデータラ
インに前記データの転送を行なうシフトレジスタと、前
記シフトレジスタと前記シリアルデータラインとの間に
接続された第２の出力バッファと、スタート信号が印加
されると前記クロック信号を所定数発生し前記所定数の
クロック信号を発生した後にシリアル割込み信号を発生
させるシリアルクロック制御回路と、前記シリアル割込
み信号が発生すると通常動作を停止し前記シフトレジス
タに新たなデータを格納する動作を行ない格納動作が終
了すると転送スタート信号を発生し再び前記シフトレジ
スタの動作に関係なく通常動作を行なうデータ処理部
と、前記シリアルデータラインに接続され、前記所定数
のクロック信号が発生する間は前記シリアルデータライ
ンに出力されている電圧レベルの検出を行わず、それ以
外の場合に前記第２の電圧レベルを検出するとビジー検
出信号を活性化するビジー検出回路と、前記転送スター
ト信号の発生を検出するとスタート記憶信号を活性化す
るスタート記憶回路と、前記ビジー検出信号が非活性化
状態となり前記スタート記憶信号が活性化状態となると
前記スタート信号を発生するスタート信号制御回路とを
有し、前記第１の出力バッファは、前記ビジー出力回路が前記
第１の電圧レベルを出力するときハイインピーダンス、
前記第２の電圧レベルを出力するとき導通状態となり、
前記第２の出力バッファは、前記シフトレジスタが出力
するデータが前記第１の電圧レベルを出力するときハイ
インピーダンス、前記第２の電圧レベルを出力するとき
導通状態となることにより、前記シリアルデータライン
は前記シフトレジスタの出力と前記ビジー出力回路の出
力の送信のいずれの場合においても利用されることを特徴とするデータ処理装置。