JP3193155B2 - Ｄｍａ制御方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＭＡ制御方式のう
ち、特に、一定時間を経過してもＤＭＡ転送要求が無い
とき、第１のデータバッファに記憶されているデータが
フル状態に満たない場合でも第２のデータバッファに転
送されることにより、ＤＭＡ転送の遅延を防止するＤＭ
Ａ制御方式に関する。

【０００２】

【従来の技術】一般に、計算機の外部記憶装置、例え
ば、磁気ディスク装置は、内部メモリに比べて動作速度
がかなり遅いため、当該磁気ディスク装置と内部メモリ
とのデータ転送を高速に制御する方式としてＤＭＡ（ダ
イレクト・メモリ・アクセス）制御方式がある。

【０００３】上記ＤＭＡ制御方式を図３の概略図を用い
て説明する。同図において、ビット幅の狭い、例えば、
８ビット幅の低速バス３１には、ＤＭＡ機器を構成する
磁気ディスク装置３３およびフロッピーディスク装置３
５が接続されている。一方、ビット幅の広い、例えば、
６４ビット幅の高速バス３７には、主メモリ３９、バス
コントローラ４１およびＣＰＵ４３が接続されている。
また、低速バス３１と高速バス３７との間には、磁気デ
ィスク装置３３やフロッピーディスク装置３５等のＤＭ
Ａ機器と主メモリ３９との間でデータを高速に転送する
ために、ＤＭＡコントローラ４５が設けられている。

【０００４】上記従来のＤＭＡコントローラ４５による
データ転送の第１の方式では、低速バス３１に接続され
ている磁気ディスク装置３３からのデータ転送要求が発
生した場合、データ転送要求が発生する毎に高速バス３
７の取得と開放を行っている。このため、データ転送の
途中で、高速バス３７を使用する他のＤＭＡ機器が当該
高速バス３７を取得するおそれがあった。このような他
のＤＭＡ機器が高速バス３７を長時間占有した場合は、
低速バス３１側のデータバッファがフル状態になり、磁
気ディスク装置３３のデータ転送を一時中断するか、ま
たはエラー発生として扱わなければならないという不具
合があった。

【０００５】また、上記第１の方式によるデータ転送の
一時中断等を防止することを目的として、ＤＭＡコント
ローラ４５内部に単純なデータバッファを設け、このデ
ータバッファ内にデータを蓄積しておくことでＤＭＡコ
ントローラ４５による高速バス３７の使用の待ち状態を
防止するようにした第２の方式もある。しかし、この方
式は、ＤＭＡ機器が要求するメモリアドレスが連続的に
変化する場合には問題を生じないが、ランダムなメモリ
アドレスに対してデータ転送を要求する磁気ディスク装
置３３等のＤＭＡ機器においては、上述した単純なデー
タバッファでは正常なデータ転送を実行するのは難し
い。

【０００６】

【発明が解決しようとする課題】そこで、本発明者は、
上記第２の方式の不具合を解消するために、前回のデー
タ転送要求アドレスの示すデータを記憶するデータバッ
ファと、今回のデータ転送要求アドレスの示すデータを
記憶するデータバッファとを備えると共に、前回アドレ
スと今回アドレスとを比較する比較器を備え、両アドレ
スが一致するとき当該データバッファに記憶されている
データを転送することによって正常なデータ転送を確保
する第３の方式を提案した。

【０００７】しかし、この第３の方式では、ＤＭＡ転送
のワード数（８バイト）に満たない状態でデータ転送が
終了した場合にデータバッファにデータが残ったままと
なり、主メモリにデータが転送されないので、データ転
送の遅延を招来するという問題があった。

【０００８】また、磁気ディスク装置３３等のＤＭＡ機
器からのデータ転送間隔が長くなった場合は、当該磁気
ディスク装置３３等からのデータ転送の待ち状態にな
り、上記比較器によるアドレス比較が不可能になるため
データバッファの有効利用が図れなかった。

【０００９】本発明はこのような従来の課題に鑑みてな
されたものであり、その目的は、一定時間を経過しても
ＤＭＡ転送要求が無いとき、第１のデータバッファに記
憶されているデータがフル状態に満たない場合でも第２
のデータバッファに転送されることにより、ＤＭＡ転送
の遅延を防止して高速なＤＭＡ転送を可能にするＤＭＡ
制御方式を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、転送ビット幅の狭い低速バスに接続され
ているＤＭＡ機器のデータ転送要求に応答して転送され
るデータを一時的に記憶する第１のデータバッファと、
この第１データバッファから転送されるデータを転送ビ
ット幅の広い高速バスに接続されているメモリに転送す
るのに一時的に記憶する第２のデータバッファと、前記
低速バスに接続されているＤＭＡ機器からのデータ転送
要求の時間間隔を計測するタイマと、このタイマの計測
により一定時間を経過しても前記低速バスに接続されて
いるＤＭＡ機器からＤＭＡ転送要求が無のとき前記第１
のデータバッファに記憶されているデータを前記第２の
データバッファに転送する制御手段と、を備えたことを
要旨とする。

【００１１】

【作用】上記の構成では、タイマにより転送ビット幅の
狭い低速バスに接続されているＤＭＡ機器からＤＭＡ転
送要求の時間を計測する。このタイマの計測により一定
時間を経過しても前記低速バスに接続されているＤＭＡ
機器からデータ転送要求が無のとき、当該ＤＭＡ機器の
データ転送要求に応答して転送されるデータを一時的に
記憶する第１のデータバッファに記憶されているデータ
を高速バスに接続されている第２のデータバッファに転
送するので、高速なＤＭＡ転送を可能にできる。

【００１２】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明のＤＭＡ制御方式に係る一実施例
の制御を示すブロック図である。なお、この実施例で
は、ＤＭＡ機器から主メモリにデータをＤＭＡ転送する
場合を例としている。

【００１３】同図において、転送ビット幅が狭い、例え
ば８ビットの低速バス１には、ＤＭＡ機器を構成する磁
気ディスク装置３およびフロッピーディスク装置５が接
続されている。

【００１４】一方、転送ビット幅が広い、例えば６４ビ
ットの高速バス７には、主メモリ９と、バスコントロー
ラ１１と、ＣＰＵ１３が接続されている。

【００１５】上記低速バス１と高速バス７との間には、
低速バス１に接続されている磁気ディスク装置３やフロ
ッピーディスク装置５の所定アドレスに記憶されている
データを高速バス７に接続されている主メモリ９の所定
アドレスに高速に転送するためにＤＭＡコントローラ１
５が設けられている。

【００１６】上記ＤＭＡコントローラ１５は、第１のデ
ータバッファ１７、第２のデータバッファ１９、レジス
タ２１およびレジスタ２３を備えて、低速バス１に接続
されている磁気ディスク装置３等のＤＭＡ機器からのデ
ータ転送要求に応答して高速バス７にデータを転送す
る。上記第１のデータバッファ１７は、低速バス１から
伝送されるデータ１０１を一時的に記憶する。第２のデ
ータバッファ１９は、高速バス７に接続され、第１のデ
ータバッファ１７から転送されたデータを一時的に記憶
する。また、第２のデータバッファ１９は、後述するコ
ントローラ２７からのラッチ信号１０３により制御され
る。レジスタ２１は、磁気ディスク装置３等から低速バ
ス１を介して伝送されるアドレス信号１０５をラッチし
て当該ラッチしたアドレスをレジスタ２３および比較器
２５に出力する。レジスタ２３はレジスタ２１から出力
されるアドレスを保持するもので、後述するラッチ信号
１０３により制御される。

【００１７】また、ＤＭＡコントローラ１５は、比較器
２５およびコントローラ２７を備えている。比較器２５
は、レジスタ２１とレジスタ２３とにラッチされている
アドレスを比較して両アドレスが一致すると結果信号１
０７を、例えばアクティブにし、両アドレスが不一致の
とき結果信号１０７を、例えばネガティブにする。コン
トローラ２７は、ＤＭＡコントローラ１５の制御中枢と
なるものであり、低速バス１を介してレジスタ２１等に
伝送されるアドレスをラッチするためのパルスであるア
ドレスストローブ信号１０９，データ１０１をラッチす
るためのパルスであるデータストローブ信号１１１、Ｄ
ＭＡ転送要求を示すＤＭＡ転送要求信号１１５が入力さ
れる。また、ＤＭＡコントローラ１５は低速バス１を介
して、磁気ディスク装置３等とのハンドシェイク信号と
して使用されるレディ信号１１３およびＤＭＡ転送を許
可するＤＭＡ許可信号１１７を出力する。更に、コント
ローラ２７は高速バス７を介して、高速バス７へのデー
タ転送の要求を示す転送要求信号１１９を出力し、高速
バス７へのデータ転送が終了すると転送終了信号１２１
を入力する。

【００１８】上記ＤＭＡコントローラ１５に接続された
タイマ２９は、低速バス１からのデータ転送要求の時間
を監視するものであり、データ転送要求が発生してアド
レスストローブ信号１０９が入力されると時間の計測を
開始する。計測値がタイムアウト検出時間（システムの
仕様により異なる）を超えるとタイマ２９は、タイムア
ウト検出信号１２３をコントローラ２７に出力する。こ
こで、タイムアウト検出時間（図２(b)のｂ時間）は、
低速バス１に接続されているＤＭＡ機器のディスク装置
３等から一定時間の間隔で発生するデータ転送要求時間
１１５の周期（図２(a)に示すａ時間）よりも多少長い
時間に設定する。このタイムアウト検出時間は、固定で
あってもよいが、ソフトウェアにより設定するほうが良
い。上記タイムアウト検出時間に達する場合は、磁気デ
ィスク装置３に故障が発生した状態またはデータ転送が
終了した状態である。上記タイムアウト信号１２３が出
力されるとコントローラ２７は、ラッチ信号１０３を出
力して第１のデータバッファ１７にラッチされているデ
ータを第２のデータバッファ１９に出力する。

【００１９】次に本実施例の作用を図２(a),(b) のタイ
ムチャートを用いて説明する。

【００２０】まず、システムが立ち上がり、磁気ディス
ク装置３から低速バス１を介してＤＭＡ転送要求信号１
１５が供給されると、コントローラ２７は磁気ディスク
装置３にＤＭＡ許可信号１１７を出力する。このＤＭＡ
許可信号１１７を受けた磁気ディスク装置３は、アドレ
スストローブ信号１０９とアドレス信号１０５を低速バ
ス１を介して出力するとともに、データストローブ信号
１１１と、データ１０１を低速バス１を介して出力す
る。これにより、レジスタ２１にアドレス信号がラッチ
され、第１のバッファ１７にデータが記憶されるととも
に、アドレスストローブ信号１０９の伝送によりタイマ
２９が起動され、時間のカウントを開始する（図２
(b))。最初のデータ転送要求のａ時間経過後、磁気ディ
スク装置３は、データ転送要求信号１１５を再び伝送す
る。これによってタイマ２９が再起動される。このよう
に、データ転送要求信号１１５は、ａ時間周期で伝送さ
れ、これに応答して、タイマ２９もａ時間周期で起動さ
れる。レジスタ２１にアドレス信号１０５がラッチさ
れ、第１のデータバッファ１７にデータ１０１がラッチ
されると、コントローラ２７は磁気ディスク装置３に対
してレディ信号１１５を出力する。

【００２１】ＤＭＡ許可信号１１７の出力後、コントロ
ーラ２７の状態により第１のデータバッファ１７および
第２のデータバッファ１９は以下に示す動作状態にな
る。

【００２２】データ転送の初期状態では第２のデータバ
ッファ１９は空である。また、第２のデータバッファ１
９がフル状態の場合に、ＤＭＡコントローラ１５が第２
のデータバッファ１９にラッチされているデータを高速
バス７を介して主メモリ９に転送すると、第２のデータ
バッファ１９は空の状態になる。この場合は、レジスタ
２１とレジスタ２３にラッチされている各アドレスを比
較する必要がないため、第１のデータバッファ１７にラ
ッチされているデータを第２のデータバッファ１９に、
レジスタ２１にラッチされているアドレスをレジスタ２
３に転送し、第１のデータバッファ１７とレジスタ２１
とをそれぞれ空の状態にしてデータ転送要求の待ち状態
になる。

【００２３】次のケースは、レジスタ２１にラッチされ
たデータ転送要求アドレスとレジスタ２３にラッチされ
たデータ転送要求アドレスとが比較器２５により比較さ
れた結果、両アドレスが一致した場合である。このと
き、第２のデータバッファ１９にデータが存在している
ため、ＤＭＡコントローラ１５は第１のデータバッファ
１７にラッチされているデータを第２のデータバッファ
１９の該当ブロックに転送して、磁気ディスク装置３等
からのデータ転送要求の待ち状態になる。この場合、高
速バス７のバス幅が６４ビットであり、磁気ディスク装
置３からのアクセスが８ビット単位であることから、第
２のデータバッファ１９は８ビットを１ブロックとして
８ブロック分のデータ領域（データ幅）を持つこととな
る。したがって、上記該当ブロックは、レジスタ２１に
ラッチされているアドレスデータの下位３ビットをデコ
ードして得られるもので、これで第１のデータバッファ
１７のデータを第２のデータバッフを構成する８ブロッ
クのどの位置に転送するかがわかる。

【００２４】更に、第３のケースは、上記比較器２５に
よりレジスタ２１とレジスタ２３とにラッチされている
データ転送要求アドレスが一致しないときに、第２のデ
ータバッファ１９にデータが転送されているものの、フ
ル状態である８バイト（６４ビット）に達していない場
合である。この場合、ＤＭＡコントローラ１５は、第２
のデータバッファ１９にラッチされているデータを主メ
モリ９に転送して当該第２のデータバッファ１９を空の
状態にする。主メモリ９に転送後にＤＭＡコントローラ
１５は、第１のデータバッファ１７にラッチされている
データを第２のデータバッファ１９に、レジスタ２１に
ラッチされているデータ転送要求アドレスをレジスタ２
３に転送して当該第１のデータバッファ１７およびレジ
スタ２１をそれぞれ空の状態にして磁気ディスク装置３
からのデータ転送要求の待ち状態になる。

【００２５】上記第３のケースの場合に希に発生するケ
ースであるが、第１のデータバッファ１７および第２の
データバッファ１９が共にフル状態において、磁気ディ
スク装置３等からのデータ転送要求があった場合であ
る。この場合、ＤＭＡコントローラ１５は、第２のデー
タバッファ１９にラッチされているデータを主メモリ９
に転送して、第１のデータバッファ１７にラッチされて
いるデータを第２のデータバッファ１９に転送されるま
で磁気ディスク装置３等にはレディ信号１１３を返さず
に待ち状態にさせる。

【００２６】上述のように主メモリ９への転送アドレス
が連続的に変化する場合にはバス幅の広い第２のデータ
バッファ１９を活用して高速転送を可能にし、ランダム
なアクセスに対してはアドレスレジスタを利用してデー
タ転送を実現している。

【００２７】次に、磁気ディスク装置３からのデータ転
送要求後、例えば、磁気ディスク装置３の故障発生等に
より、一定時間ａが経過して更にタイムアウト検出時間
ｃに達すると、タイマ２９はタイムアウト信号１２３を
コントローラ２７に出力する。タイムアウト信号１２３
が出力されるとコントローラ２７は、ラッチ信号１０３
を第２のデータバッファ１９およびレジスタ２３に出力
して第２のデータバッファ１９がフル状態に達していな
い場合でもラッチされているデータを高速バス７を介し
て主メモリ９に転送する。タイムアウト信号１２３が出
力された後、データ転送要求があってから時間ｂの経過
後、磁気ディスク装置３等からデータ転送要求がある
と、タイマ２９は再び起動する。

【００２８】これにより、第１のデータバッファ１７が
８バイトに満たない状態で転送が終了した場合にあって
も、第１のデータバッファ１７のデータを確実にＤＭＡ
転送することができる。また、磁気ディスク装置３等の
ＤＭＡ機器側に故障が発生した場合や、データ転送が遅
れるような事情が発生した場合にあっても、高速バス７
側の第２のデータバッファ，ＤＭＡ機器側の第１のデー
タバッファ１７をエンプティ状態にでき、次回からのＤ
ＭＡ転送を確実に行うことが可能となる。

【００２９】

【発明の効果】以上説明したように、本発明では、一定
時間を経過してもＤＭＡ転送要求が無いとき第１のデー
タバッファに記憶されているデータを第２のデータバッ
ファに転送することにより、第１のデータバッファに記
憶されているデータがフル状態に満たない場合でも第２
のデータバッファに転送することにより、ＤＭＡ転送の
遅延を防止してＤＭＡ転送の高速化を実現できる。

【図面の簡単な説明】

【図１】本発明のＤＭＡ制御方式に係る一実施例の制御
を示すブロック図である。

【図２】本発明の動作を示すタイムチャートである。

【図３】ＤＭＡ制御方式を示す概略図である。

【符号の説明】

１ 低速バス ３ 磁気ディスク装置 ７ 高速バス ９ 主メモリ １５ ＤＭＡコントローラ １７ 第１のデータバッファ １９ 第２のデータバッファ ２１，２３ レジスタ ２７ コントローラ ２９ タイマ １０１ データ １０３ ラッチ信号 １０５ アドレス信号 １１３ レディ信号 １１５ ＤＭＡ転送要求信号 １２３ タイムアウト信号

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 転送ビット幅の狭い低速バスに接続され
   ているＤＭＡ機器のデータ転送要求に応答して転送され
   るデータを一時的に記憶する第１のデータバッファと、 この第１のデータバッファから転送されるデータを転送
   ビット幅の広い高速バスに接続されているメモリに転送
   するのに一時的に記憶する第２のデータバッファと、 前記低速バスに接続されているＤＭＡ機器からのデータ
   転送要求の時間間隔を計測するタイマと、 このタイマの計測により一定時間を経過しても前記低速
   バスに接続されているＤＭＡ機器からＤＭＡ転送要求が
   無のとき前記第１のデータバッファに記憶されているデ
   ータを前記第２のデータバッファに転送する制御手段
   と、 を備えたことを特徴とするＤＭＡ制御方式。