JP2000293480A - Ｄｍａ転送装置 - Google Patents

Abstract

(57)【要約】 【課題】 データのオーバーライトを防ぎ、信頼性の高
いデータ転送を実現することができるＤＭＡ転送装置を
提供する。 【解決手段】 ＤＭＡ転送装置は、バーストモードでＤ
ＭＡ転送を行った際にＤＭＡ要求信号を取り下げた後に
実行されるＤＭＡ転送のサイクル数を設定するオフセッ
ト用レジスタ２０と、オフセット用レジスタ２０の設定
値と書込みアドレスカウンタ部１３のカウント値を加算
する加算器２１とを備え、あらかじめバーストモードの
ＤＭＡ転送時にＤＭＡ要求信号が取り下げられた後に実
行されるＤＭＡ転送回数をオフセット用レジスタ２０に
設定し、その設定値と書込みアドレスカウンタ部１３の
値とを加算器２１により加算し、その加算された値を読
出しアドレスカウンタ部１４の値と比較することで、所
望のＤＭＡ転送回数よりも前記設定手段により設定され
たＤＭＡ転送回数分だけ前にＤＭＡ転送要求信号を取り
下げる制御を行うように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＭＡ（Direct M
emory Access）転送装置に係り、特に、バーストモード
のＤＭＡ転送サービスを受ける側のＩ／Ｏ装置のＤＭＡ
転送要求の制御の改良に関する。

【０００２】

【従来の技術】ＤＭＡ転送は、ＣＰＵを介さずに直接メ
インメモリとＩ／Ｏ装置（例えば、ＦＩＦＯ（First In
First Out）メモリ）などの周辺機器間でデータ転送を
行うものである。これにより高速・大容量のデータ転送
がＣＰＵのオーバヘッドを伴わずに可能となる。ＤＭＡ
転送は、一般にＤＭＡコントローラ（ＤＭＡ制御部）が
バスを管理して転送を制御する。

【０００３】ＤＭＡ転送を行う際のバスモードとして
は、大別してサイクルスチールモードとバーストモード
がある。ここでいうバスモードとは、ＣＰＵとＤＭＡ制
御部という２つのバスマスタの間でどのようにバスを使
用するか、その割り振り方法のことである。

【０００４】サイクルスチールモードとは、ＤＭＡ制御
部が１転送単位の転送が終了する度にバス権を他のバス
マスタに渡すモードである。その後転送要求があると、
再度バス権を獲得し１転送単位の転送を行い、その転送
が終了するとまたバス権を他のバスマスタに渡す。これ
を転送終了条件が満たされるまで繰り返す。転送終了条
件としては、ＤＭＡ要求の取り下げ、ＤＭＡ制御部に設
定した転送回数分のＤＭＡ転送の終了、アクセスエラー
発生時などがある。サイクルスチールモードは、ＣＰＵ
の命令実行時間に影響を与えずデータ転送が行われるの
でシステムのスループットが上がる。

【０００５】バーストモードとは、ＤＭＡ転送優先方式
の一つであり、ＤＭＡ制御部が一度バス権を獲得する
と、そのＤＭＡ転送の転送終了条件が満たされるまでバ
ス権を解放せずにＤＭＡ転送を続けるモードである。バ
ーストモードは、サイクルスチールモードに比べてバス
使用権制御に要する時間が少なくて済む、メモリがＤＲ
ＡＭの場合は高速ページモードを使える場合があるなど
高速で効率の良いデータ転送が可能である。

【０００６】図７は従来のＤＭＡ転送装置の構成を示す
ブロック図であり、メモリとＦＩＦＯメモリ間のＤＭＡ
転送を例としたものである。

【０００７】図７において、１１はＤＭＡ制御部（ＤＭ
Ａコントローラ）、１２は中央処理装置（以下、ＣＰＵ
という）、１はＤＭＡ制御部１１とＣＰＵ１２を一つの
ＬＳＩチップとしたＣＰＵチップであり、ＣＰＵとその
他のＩ／Ｏ装置、例えばＤＭＡ制御部、タイマ、割込制
御部などを一つのＬＳＩチップとしたものである。この
ＣＰＵチップ１には、ＣＰＵ１２とＤＭＡ制御部１１間
のバス権の調停を行うバス調停制御部（bus arbiter）
（図示略）が含まれている。

【０００８】また、２はメモリ、３はＦＩＦＯ用のメモ
リ、４はＩ／Ｏ装置、５はＦＩＦＯメモリ３をＦＩＦＯ
として使用するためのＦＩＦＯ制御部であり、ＦＩＦＯ
制御部５は、メモリ２とＦＩＦＯメモリ３、及びＦＩＦ
Ｏメモリ３とＩ／Ｏ装置４との間のデータ転送を制御す
る。Ｉ／Ｏ装置４は、データ入出力用の周辺装置を接続
するインターフェースとしての各種Ｉ／Ｏであり、例え
ば電子写真印刷部や通信制御部である。

【０００９】また、１３はＦＩＦＯメモリ３への書込み
アドレスを発生する書込みアドレスカウンタ部、１４は
ＦＩＦＯメモリ３への読出しアドレスを発生する読出し
アドレスカウンタ部、１５はＦＩＦＯメモリ３への書込
みアドレスと読出しアドレスを比較するアドレス比較
部、１６は後述する書込み／読出し制御部１８からの信
号により、ＦＩＦＯメモリ３へのアドレスを選択するア
ドレスセレクタ、１７はアドレス比較部１５からの情報
によりＤＭＡ要求信号を制御するＤＭＡ転送要求制御
部、１８はＤＭＡ制御部１１からのＤＭＡ応答信号によ
りＦＩＦＯメモリ３への書き込み制御を行い、またＩ／
Ｏ装置４からのデータ要求信号によりＦＩＦＯメモり３
からデータを取り出し、データ応答信号と共にＩ／Ｏ装
置４にデータを転送する制御を行う書込み／読出し制御
部、１９は書込み／読出し制御部１８からの信号により
データバスの切替を行うデータフロー制御部である。

【００１０】次に動作について説明する。データ転送方
向は、メモリ２からＩ／Ｏ装置４への転送とする。この
場合、メモリ２からＩ／Ｏ装置４へ直接データ転送する
こともできるが、ここでは、メモリ２とＩ／Ｏ装置４と
の間にＦＩＦＯメモリ３を設け、ＦＩＦＯメモリ３をＦ
ＩＦＯ制御部５で制御してバーストモードＤＭＡ転送を
行う動作例を説明する。

【００１１】Ｉ／Ｏ装置４へのデータ転送を行うために
は、まずメモリ２からＦＩＦＯメモリ３へのデータ転送
が必要である。そこで、最初にＤＭＡ転送によりメモリ
２からＦＩＦＯメモリ３ヘＦＩＦＯメモリ３の容量一杯
までデータを転送する。この最初のＤＭＡ転送の起動
は、ＣＰＵ１２からＤＭＡ転送要求制御部１７へのコマ
ンドによる。ＤＭＡ転送要求制御部１７は、そのコマン
ドによりＤＭＡ要求信号をＤＭＡ制御部１１に出力す
る。

【００１２】ＤＭＡ制御部１１では、上記ＤＭＡ要求信
号を受け付けると、ＣＰＵチップ１内部のバス調停制御
部にバス権を要求する。バス調停制御部によりバス権が
獲得できると、ＤＭＡ制御部１１は、ＤＭＡ転送を開始
する。

【００１３】ＤＭＡ制御部１１は、ＤＭＡ応答信号を出
力するとともに、メモリ２からデータをＦＩＦＯ制御部
５にデータを転送する。

【００１４】書込み／読出し制御部１８は、ＤＭＡ制御
部１１からのＤＭＡ応答信号によりメモリ２から転送さ
れてきたデータをＦＩＦＯメモリ３に転送する。転送終
了後、書込みアドレスカウンタ部１４のカウント値を１
アドレスだけインクリメントする。以後、この動作を繰
り返す。

【００１５】アドレス比較部１５は、書込みアドレスカ
ウンタ部１３と読出しアドレスカウンタ部１４の値を比
較し、これらの値が一致すると一致したという情報をＤ
ＭＡ転送要求制御部１７に通知する。

【００１６】ＤＭＡ転送要求制御部１７では、このアド
レスが一致したという情報によりＤＭＡ要求信号の出力
を停止する。このようにして、ＦＩＦＯメモリ３の容量
一杯になるまでメモリ２からＦＩＦＯメモリ３ヘデータ
が転送される。

【００１７】ＦＩＦＯメモリ３の容量一杯にデータが格
納されると、ＦＩＦＯメモリ３からＩ／Ｏ装置４へのデ
ータ転送が可能になる。Ｉ／Ｏ装置４からデータ要求信
号が来ると、書込み／読出し制御部１８は、１転送単位
分だけＦＩＦＯメモリ３からＩ／Ｏ装置４にデータを転
送する。この１転送単位分だけの転送終了後、読出しア
ドレスカウンタ部１４を１アドレスだけインクリメント
する。この動作を繰り返し、データはＦＩＦＯメモリ３
からＩ／Ｏ装置４ヘ転送される。

【００１８】アドレス比較部１５は、書込みアドレスカ
ウンタ部１３と読出しアドレスカウンタ部１４の値を比
較し、ＦＩＦＯメモリ３の容量の半分のアドレス差があ
ったらその情報をＤＭＡ転送要求制御部１７に通知す
る。

【００１９】ＤＭＡ転送要求制御部１７では、この情報
によりメモリ２からＦＩＦＯメモリ３へのデータ転送が
必要と判断し、ＤＭＡ要求信号をＤＭＡ制御部１１に出
力する。ＤＭＡ制御部１１は、ＤＭＡ要求信号を受け付
けると、ＤＭＡ転送を開始する。

【００２０】ＤＭＡ転送要求制御部１７は、アドレス比
較部１５から書込みアドレスと読出しアドレスが一致し
たという情報を受け取るまでＤＭＡ要求信号を出力す
る。これにより、再度ＦＩＦＯメモリ３の容量一杯にま
でデータが転送される。以下、同じ動作が繰り返され
る。このようにして、メモリ２からＦＩＦＯメモリ３へ
のＤＭＡ転送を再開した時、ＦＩＦＯメモリ３からＩ／
Ｏ装置４へのデータ転送も同時に行われる。

【００２１】ここで、メモリ２からＦＩＦＯメモリ３へ
のＤＭＡ転送の処理速度は、ＦＩＦＯメモリ３からＩ／
Ｏ装置４へのデータ転送の速度よりも速いことが前提と
なっている。

【００２２】以上のように、メモリ２からＦＩＦＯメモ
リ３へのＤＭＡ転送、ＦＩＦＯメモリ３からＩ／Ｏ装置
４へのデータ転送が行われる。

【００２３】上記ＤＭＡ転送装置のＤＭＡ転送動作をタ
イミングチャートを用いて詳細に説明する。

【００２４】図８は上記ＤＭＡ転送装置のメモリ２から
ＦＩＦＯメモリ３へのＤＭＡ転送がサイクルスチールモ
ードで行われた場合のＤＭＡ転送動作を示すタイミング
チャート、図９はＤＭＡ転送がバーストモードで行われ
た場合のＤＭＡ転送動作を示すタイミングチャートであ
る。図８及び図９のタイミングチャートは、書込みアド
レスと読出しアドレスが一致してＤＭＡ転送が停止する
状況を示している。なお、図中、○印はＤＭＡ制御部１
１がＤＭＡ要求信号をサンプルするタイミングを表し、
番号(1)〜(8)は動作タイミングを説明するための符号で
ある。

【００２５】図８の(1)に示すように、システムクロッ
クの立ち上がり毎にＤＭＡ制御部１１がＤＭＡ要求信号
をサンプリングしている。ＤＭＡ要求信号は、アクティ
ブ“Ｌ”（“Ｌ”レベルでアクティブな信号）である
が、ここでは“Ｈ”なのでＤＭＡ転送はされない。

【００２６】いま、図８の(2)でＤＭＡ要求信号がアク
ティブになったことがサンプリングされる。この例では
ＣＰＵは内部の処理をパイプライン処理により行ってい
るため、図８の(3)に示すようにＤＭＡ要求信号がサン
プリングされても何回かＣＰＵサイクルが挿入される。

【００２７】サンプリングされたＤＭＡ要求信号により
ＤＭＡ転送が行われる（図８の(4)参照）。

【００２８】ＤＭＡ転送要求制御部１７は、ＤＭＡ応答
信号がアクティブになったことにより、ＤＭＡ要求信号
を取り下げる（図８の(5)参照）。書込み／読出し制御
部１８は、ＤＭＡ応答信号により書込アドレスカウンタ
部１３を１アドレス分インクリメントする（図８の(6)
参照）。

【００２９】ＤＭＡ制御部１１は、ＤＭＡ転送サイクル
終了後のシステムクロックの立ち上がりからＤＭＡ要求
信号をサンプリングする（図８の(1)参照）。

【００３０】以下この動作を繰り返す。

【００３１】ＤＭＡ転送が繰り返し行われ、書込みアド
レスと読出しアドレスが一致すると、アドレス比較部１
５からアドレスが一致したという信号がＤＭＡ転送要求
制御部１７に送られてＤＭＡ転送は停止する（図８の
(7)参照）。

【００３２】一方、ＤＭＡ転送をバーストモードで行っ
た場合のタイミングチャートを図９に示す。ここでも書
込みアドレスと読出しアドレスが一致してＤＭＡ転送が
停止する際の状況を説明する。

【００３３】図９の(1)に示すように、システムクロッ
クの立ち上がり毎にＤＭＡ要求信号をサンプリングして
いる。

【００３４】ＤＭＡ要求信号はアクティブ“Ｌ”の信号
であるが、ここでは“Ｈ”なのでＤＭＡ要求信号はまだ
サンプリングされない。

【００３５】いま、図９の(2)でＤＭＡ要求信号がアク
ティブになったことがサンプリングされる。この例では
ＣＰＵは内部の処理をパイプライン処理にて行っている
ため、図９の(3)に示すように何回かＣＰＵサイクルが
挿入され、そのＣＰＵサイクルの先頭のシステムクロッ
クの立ち上がりでもＤＭＡ要求信号はサンプリングされ
る。

【００３６】サンプリングされたＤＭＡ要求信号により
ＤＭＡ転送が行われ、またその先頭のシステムクロック
の立ち上がりでもＤＭＡ要求信号はサンプリングされる
（図９の(4)参照）。

【００３７】サンプリングされたＤＭＡ要求信号により
ＤＭＡ転送が行われる（図９の(5)参照）。

【００３８】書込み／読出し制御部１８は、ＤＭＡ応答
信号により書込みアドレスカウンタ部１３を１アドレス
分インクリメントする（図９の(6)参照）。ＤＭＡ転送
が行われ、書込みアドレスと読出しアドレスが一致する
と、アドレス比較部１５からアドレスが一致したという
信号がＤＭＡ転送要求制御部１７に送られてＤＭＡ要求
信号は取り下げられる（図９の(7)参照）。

【００３９】ところが、ＤＭＡ要求信号は取り下げられ
ても（図９の(7)参照）、上記(4)でサンプリングされた
ＤＭＡ要求によりＤＭＡ転送は行われる（図９の(8)参
照）。そのため書込みアドレスが読出しアドレスを追い
越してオーバーライトしてしまい正常なデータ転送が行
われない。

【００４０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のＤＭＡ転送方法にあっては、バーストモード
のＤＭＡ転送は、高速でかつ効率の良い転送が可能であ
るという長所がある反面、パイプライン処理を行うよう
なＣＰＵにおいてバーストモードのＤＭＡ転送を行った
場合には、ＤＭＡ制御部がＤＭＡ転送の実行に先行して
数回分のＤＭＡ要求信号のサンプルを行うため、Ｉ／Ｏ
装置が要求するＤＭＡ転送回数終了後にＤＭＡ要求信号
を取り下げてもその先行してサンプルしたＤＭＡ要求信
号の数だけさらにＤＭＡ転送を実行してしまうという問
題点があった。

【００４１】特に、Ｉ／Ｏ装置がＦＩＦＯなどの場合に
は、オーバーライトしてしまうことにより正常なデータ
転送が行われないことになってしまう欠点がある。

【００４２】本発明は、データのオーバーライトを防
ぎ、信頼性の高いデータ転送を実現することができるＤ
ＭＡ転送装置を提供することを目的とする。

【００４３】

【課題を解決するための手段】本発明に係るＤＭＡ転送
装置は、ＣＰＵの動作と独立に、メモリと入出力装置間
で直接データを転送するＤＭＡ転送制御を行うＤＭＡ制
御部を備え、ＤＭＡ制御部が一度バス権を獲得すると、
そのＤＭＡ転送の転送終了条件が満たされるまでバス権
を解放せずにＤＭＡ転送を続けるバーストモードのＤＭ
Ａ転送を行うＤＭＡ転送装置において、ＤＭＡ要求信号
を取り下げた後に実行されるＤＭＡ転送の回数を設定す
る設定手段と、所望のＤＭＡ転送回数よりも設定手段に
より設定されたＤＭＡ転送回数分だけ前にＤＭＡ転送要
求信号を取り下げる制御を行う制御手段とを備え、バー
ストモードのＤＭＡ転送を行った際に、所望のＤＭＡ転
送回数よりも多くＤＭＡ転送してしまうことを防止する
ことを特徴とする。

【００４４】本発明に係るＤＭＡ転送装置は、ＤＭＡ要
求信号を取り下げた後に実行されるＤＭＡ転送の回数を
計数する計数手段をさらに備え、計数手段は、装置の電
源投入直後から所望のＤＭＡ転送を行うまでの間のＤＭ
Ａ転送の回数を計数し、制御手段は、計数結果に基づく
ＤＭＡ転送回数を設定手段に設定するものであってもよ
い。

【００４５】本発明に係るＤＭＡ転送装置は、設定手段
に設定されたＤＭＡ転送回数と計数手段により計数され
たＤＭＡ転送回数とを比較する比較手段をさらに備え、
比較手段は、計数手段により計数されたＤＭＡ転送回数
が、設定手段に設定されたＤＭＡ転送回数を超えたとき
オーバーラン信号をＣＰＵに通知するものであってもよ
い。

【００４６】本発明に係るＤＭＡ転送装置は、メモリと
入出力装置間に設置されたＦＩＦＯメモリと、メモリと
ＦＩＦＯメモリ、及びＦＩＦＯメモリと入出力装置との
間のデータ転送を制御するＦＩＦＯ制御部とを備え、バ
ーストモードのＤＭＡ転送時、ＦＩＦＯ制御部は、メモ
リからＦＩＦＯメモリにＤＭＡ転送を行うように制御す
るとともに、ＦＩＦＯメモリから入出力装置にデータ転
送を行うものであってもよい。また、逆方向の転送、す
なわち入出力装置からＦＩＦＯメモリにデータ転送する
とともに、ＦＩＦＯメモリからメモリにＤＭＡ転送を行
うように制御してもよい。

【００４７】

【発明の実施の形態】第１の実施形態 図１は本発明の第１の実施形態に係るＤＭＡ転送装置の
構成を示すブロック図である。本実施形態は、メモリと
ＦＩＦＯメモリ間のＤＭＡ転送を例としたものである。
本実施形態に係るＤＭＡ転送装置の説明にあたり前記図
７と同一構成部分には同一符号を付している。

【００４８】図１において、１１はＤＭＡ制御部（ＤＭ
Ａコントローラ）、１２は中央処理装置（ＣＰＵ）、１
はＤＭＡ制御部１１とＣＰＵ１２を一つのＬＳＩチップ
としたＣＰＵチップであり、ＣＰＵとその他のＩ／Ｏ装
置、例えばＤＭＡ制御部、タイマ、割込制御部などを一
つのＬＳＩチップとしたものである。このＣＰＵチップ
１には、ＣＰＵ１２とＤＭＡ制御部１１間のバス権の調
停を行うバス調停制御部（bus arbiter）（図示略）が
含まれている。

【００４９】また、２はメモリ、３はＦＩＦＯ用のメモ
リ、４はＩ／Ｏ装置（入出力装置）、３０はＦＩＦＯメ
モリ３をＦＩＦＯとして使用するためのＦＩＦＯ制御部
であり、ＦＩＦＯ制御部３０は、メモリ２とＦＩＦＯメ
モリ３、及びＦＩＦＯメモリ３とＩ／Ｏ装置４との間の
データ転送を制御する。

【００５０】Ｉ／Ｏ装置４は、データ入出力用の周辺装
置を接続するインターフェースとしての各種Ｉ／Ｏであ
り、例えば電子写真印刷部や通信制御部である。

【００５１】ＦＩＦＯ制御部３０は、バーストモードの
ＤＭＡ転送を行った際に、所望のＤＭＡ転送回数よりも
多くＤＭＡ転送してしまうことを防ぐ機能を備え、ＦＩ
ＦＯメモリ３への書込みアドレスを発生する書込みアド
レスカウンタ部１３、ＦＩＦＯメモリ３への読出しアド
レスを発生する読出しアドレスカウンタ部１４、ＦＩＦ
Ｏメモリ３への書込みアドレスにオフセット用レジスタ
２０の値を加算器２１にて加算した値と読出しアドレス
を比較するアドレス比較部１５、書込み／読出し制御部
１８からの信号により、ＦＩＦＯメモリ３へのアドレス
を選択するアドレスセレクタ１６、アドレス比較部１５
からの情報によりＤＭＡ要求信号を制御するＤＭＡ転送
要求制御部１７、ＤＭＡ制御部１１からのＤＭＡ応答信
号によりＦＩＦＯメモリ３への書き込み制御を行い、ま
たＩ／Ｏ装置４からのデータ要求信号によりＦＩＦＯメ
モり３からデータを取り出し、データ応答信号と共にＩ
／Ｏ装置４にデータを転送する制御を行う書込み／読出
し制御部１８、書込み／読出し制御部１８からの信号に
よりデータバスの切替を行うデータフロー制御部１９、
バーストモードでＤＭＡ転送を行った際にＤＭＡ要求信
号がインアクティブになってから実行されるＤＭＡ転送
のサイクル数を設定するオフセット用レジスタ２０、及
びオフセット用レジスタ２０の設定値と書込みアドレス
カウンタ部１３のカウント値を加算する加算器２１から
構成される。

【００５２】また、加算器２１により加算された値がア
ドレス比較部１５に入力され、読出しアドレスカウンタ
部１４のアドレスと比較される。

【００５３】書込みアドレスカウンタ部１３及び読出し
アドレスカウンタ部１４には、例えば０から１６までカ
ウント（０→１→…→１６→０）するカウンタを用いる
が、任意のものが使用可能である。また、書込みアドレ
スカウンタ部１３及び読出しアドレスカウンタ部１４の
初期値は、“０”とする。

【００５４】オフセット用レジスタ２０は、ＤＭＡ要求
信号を取り下げた後に実行されるＤＭＡ転送の回数を設
定する設定手段を構成する。

【００５５】加算器２１は、所望のＤＭＡ転送回数より
も前記設定手段により設定されたＤＭＡ転送回数分だけ
前にＤＭＡ転送要求信号を取り下げる値を出力するもの
である。また、加算器２１は、読出しアドレスカウンタ
部１４及びアドレス比較部１５と共に、全体として、設
定されたＤＭＡ転送回数分だけ前にＤＭＡ転送要求信号
を取り下げる制御を行う制御手段を構成する。

【００５６】以下、上述のように構成されたＤＭＡ転送
装置の動作を説明する。 〔ＤＭＡ転送装置の全体動作〕本ＤＭＡ転送装置の全体
動作は、図７の従来例と基本的に同様であり、データ転
送方向はメモリ２からＩ／Ｏ装置４への転送とし、ＦＩ
ＦＯメモリ３をＦＩＦＯ制御部３０で制御してバースト
モードＤＭＡ転送を行う。

【００５７】Ｉ／Ｏ装置４へのデータ転送を行うために
は、まずメモリ２からＦＩＦＯメモリ３へのデータ転送
が必要である。そこで、最初にＤＭＡ転送によりメモリ
２からＦＩＦＯメモリ３ヘＦＩＦＯメモリ３の容量一杯
までデータを転送する。この最初のＤＭＡ転送の起動
は、ＣＰＵ１２からＤＭＡ転送要求制御部１７へのコマ
ンドによる。ＤＭＡ転送要求制御部１７は、そのコマン
ドによりＤＭＡ要求信号をＤＭＡ制御部１１に出力す
る。

【００５８】ＤＭＡ制御部１１では、上記ＤＭＡ要求信
号を受け付けると、ＣＰＵチップ１内部のバス調停制御
部にバス権を要求する。バス調停制御部によりバス権が
獲得できると、ＤＭＡ制御部１１は、ＤＭＡ転送を開始
する。

【００５９】ＤＭＡ制御部１１は、ＤＭＡ応答信号を出
力するとともに、メモリ２からデータをＦＩＦＯ制御部
５にデータを転送する。

【００６０】書込み／読出し制御部１８は、ＤＭＡ制御
部１１からのＤＭＡ応答信号によりメモリ２から転送さ
れてきたデータをＦＩＦＯメモリ３に転送する。転送終
了後、書込みアドレスカウンタ部１４のカウント値を１
アドレスだけインクリメントする。以後、この動作を繰
り返す。

【００６１】アドレス比較部１５は、書込みアドレスカ
ウンタ部１３にオフセット用レジスタ２０の値を加算器
２１にて加算した値と読出しアドレスカウンタ部１４の
値を比較し、これらの値が一致すると一致したという情
報をＤＭＡ転送要求制御部１７に通知する。

【００６２】ＤＭＡ転送要求制御部１７では、このアド
レスが一致したという情報によりＤＭＡ要求信号の出力
を停止する。このようにして、ＦＩＦＯメモリ３の容量
一杯になるまでメモリ２からＦＩＦＯメモリ３ヘデータ
が転送される。

【００６３】ＦＩＦＯメモリ３の容量一杯にデータが格
納されると、ＦＩＦＯメモリ３からＩ／Ｏ装置４へのデ
ータ転送が可能になる。Ｉ／Ｏ装置４からデータ要求信
号が来ると、書込み／読出し制御部１８は、１転送単位
分だけＦＩＦＯメモリ３からＩ／Ｏ装置４にデータを転
送する。この１転送単位分だけの転送終了後、読出しア
ドレスカウンタ部１４を１アドレスだけインクリメント
する。この動作を繰り返し、データはＦＩＦＯメモリ３
からＩ／Ｏ装置４ヘ転送される。

【００６４】アドレス比較部１５は、書込みアドレスカ
ウンタ部１３にオフセット用レジスタ２０の値を加算器
２１にて加算した値と読出しアドレスカウンタ部１４の
値を比較し、ＦＩＦＯメモリ３の容量の半分のアドレス
差があったらその情報をＤＭＡ転送要求制御部１７に通
知する。

【００６５】ＤＭＡ転送要求制御部１７では、この情報
によりメモリ２からＦＩＦＯメモリ３へのデータ転送が
必要と判断し、ＤＭＡ要求信号をＤＭＡ制御部１１に出
力する。ＤＭＡ制御部１１は、ＤＭＡ要求信号を受け付
けると、ＤＭＡ転送を開始する。

【００６６】ＤＭＡ転送要求制御部１７は、アドレス比
較部１５から書込みアドレスにオフセット用レジスタ２
０の値を加算器２１にて加算した値と読出しアドレスが
一致したという情報を受け取るまでＤＭＡ要求信号を出
力する。これにより、再度ＦＩＦＯメモリ３の容量一杯
にまでデータが転送される。以下、同じ動作が繰り返さ
れる。このようにして、メモリ２からＦＩＦＯメモリ３
へのＤＭＡ転送を再開した時、ＦＩＦＯメモリ３からＩ
／Ｏ装置４へのデータ転送も同時に行われる。

【００６７】ここで、メモリ２からＦＩＦＯメモリ３へ
のＤＭＡ転送の処理速度は、ＦＩＦＯメモリ３からＩ／
Ｏ装置４へのデータ転送の速度よりも速いことが前提と
なっている。

【００６８】以上のように、メモリ２からＦＩＦＯメモ
リ３へのＤＭＡ転送、ＦＩＦＯメモリ３からＩ／Ｏ装置
４へのデータ転送が行われる。

【００６９】特に、本ＤＭＡ転送装置は、バーストモー
ドのＤＭＡ転送動作において、所望のＤＭＡ転送回数よ
りもあらかじめ設定された回数分だけ前にＤＭＡ転送要
求信号を取り下げる制御を行うことにより、バーストモ
ードのＤＭＡ転送を行った際に、所望のＤＭＡ転送回数
よりも多くＤＭＡ転送してしまうことを防ぐようにす
る。

【００７０】次に、本実施形態の特徴部分であるＤＭＡ
転送要求の制御についてタイミングチャートを用いて詳
細に説明する。

【００７１】図２は上記ＤＭＡ転送装置のＤＭＡ転送動
作を示すタイミングチャートである。図２のタイミング
チャートは、アドレス比較部１５からの信号によりＤＭ
Ａ転送が停止する状況を示している。なお、図中、○印
はＤＭＡ制御部１１がＤＭＡ要求信号をサンプルするタ
イミングを表し、番号(1)〜(11)は動作タイミングを説
明するための符号である。

【００７２】まず、オフセット用レジスタ２０には、あ
らかじめＣＰＵ１２により値を設定しておく。この値は
バーストモードでＤＭＡ転送を行った際にＤＭＡ要求信
号を取り下げた後に行われるＤＭＡ転送の回数を設定す
るものである。この値は装置の評価段階などて実測値を
調査しておいてその値を設定する。本実施形態では
“３”に設定している（図２の(1)参照）。

【００７３】図２の(2)に示すように、ＤＭＡ要求信号
がサンプリングされ、バーストモードのＤＭＡ転送が開
始される（図２の(3)参照）。ＤＭＡ応答信号により書
込みアドレスが１アドレス分インクリメントされ“Ｎ−
５”から“Ｎ−４”になる（図２の(4)参照）。

【００７４】アドレス比較部１５では、書込みアドレス
カウンタ部１３の値（ここでは“Ｎ−４”）とオフセッ
ト用レジスタ２０の値“３”を加算器２１により加算し
た値、すなわち“Ｎ−１”が読出しアドレス“Ｎ”と比
較される（図２の(5)参照）。

【００７５】図２の(6)に示すように、次のＤＭＡ転送
が行われるとそのＤＭＡ応答信号により書込みアドレス
が１アドレスだけインクリメントされ“Ｎ−４”から
“Ｎ−３”になる（図２の(7)参照）。

【００７６】書込みアドレスカウンタ部１３の値“Ｎ−
３”とオフセット用レジスタ２０の値“３”は、加算器
２１により加算されて“Ｎ”となり、アドレス比較部１
５により読出しアドレス“Ｎ”と比較され、アドレス比
較一致信号がＤＭＡ転送要求制御部１７に送られる（図
２の(8)参照）。

【００７７】ＤＭＡ転送要求制御部１７は、このアドレ
ス比較一致信号の受信によりＤＭＡ要求信号を取り下げ
る（図２の(9)参照）。

【００７８】ＤＭＡ制御部１１は、先行してサンプルし
ているＤＭＡ要求信号があるため、そのサンプル数分Ｄ
ＭＡ転送を実行する（図２の(10)参照）。この一連のバ
ーストモードＤＭＡ転送が終了した時点で、書込みアド
レスは“Ｎ”になり、読出しアドレス“Ｎ”と等しくな
った時点でＤＭＡ転送が終了することになる（図２の(1
1)参照）。

【００７９】以上説明したように、第１の実施形態に係
るＤＭＡ転送装置は、バーストモードでＤＭＡ転送を行
った際にＤＭＡ要求信号を取り下げた後に実行されるＤ
ＭＡ転送のサイクル数を設定するオフセット用レジスタ
２０と、オフセット用レジスタ２０の設定値と書込みア
ドレスカウンタ部１３のカウント値を加算する加算器２
１とを備え、あらかじめバーストモードのＤＭＡ転送時
にＤＭＡ要求信号が取り下げられた後に実行されるＤＭ
Ａ転送回数をオフセット用レジスタ２０に設定し、その
設定値と書込みアドレスカウンタ部１３の値とを加算器
２１により加算し、その加算された値を読出しアドレス
カウンタ部１４の値と比較することで、所望のＤＭＡ転
送回数よりも前記設定手段により設定されたＤＭＡ転送
回数分だけ前にＤＭＡ転送要求信号を取り下げる制御を
行うように構成したので、バーストモードのＤＭＡ転送
により、高速でかつ効率の良い転送を可能にしつつ、パ
イプライン処理を行うようなＣＰＵにおいてバーストモ
ードのＤＭＡ転送を行った場合であってもデータのオー
バーライトを防ぎ、信頼性の高いデータ転送を実現する
ことができる。

【００８０】また、ＣＰＵ側の構成には一切変更がない
ため、既存のＣＰＵシステムの変更なしにシステム全体
のスループットの向上及び信頼性の向上を図ることがで
きる。また、レジスタ及び加算器という簡単な部品の追
加で実現できるので、低コストで実施できる。 第２の実施形態 図３は本発明の第２の実施形態に係るＤＭＡ転送装置の
構成を示すブロック図である。本実施形態に係るＤＭＡ
転送装置の説明にあたり前記図１と同一構成部分には同
一符号を付している。

【００８１】図３において、１はＤＭＡ制御部１１とＣ
ＰＵ１２を一つのＬＳＩチップとしたＣＰＵチップ、２
はメモリ、３はＦＩＦＯ用のメモリ、４はＩ／Ｏ装置、
４０はＦＩＦＯメモリ３をＦＩＦＯとして使用するため
のＦＩＦＯ制御部であり、ＦＩＦＯ制御部４０は、メモ
リ２とＦＩＦＯメモリ３、及びＦＩＦＯメモリ３とＩ／
Ｏ装置４との間のデータ転送を制御する。

【００８２】ＦＩＦＯ制御部４０は、ＦＩＦＯメモリ３
への書込みアドレスを発生する書込みアドレスカウンタ
部１３、ＦＩＦＯメモリ３への読出しアドレスを発生す
る読出しアドレスカウンタ部１４、ＦＩＦＯメモリ３へ
の書込みアドレスにオフセット用レジスタ２０の値を加
算器２１にて加算した値と読出しアドレスを比較するア
ドレス比較部１５、書込み／読出し制御部１８からの信
号により、ＦＩＦＯメモリ３へのアドレスを選択するア
ドレスセレクタ１６、アドレス比較部１５からの情報に
よりＤＭＡ要求信号を制御するＤＭＡ転送要求制御部１
７、ＤＭＡ制御部１１からのＤＭＡ応答信号によりＦＩ
ＦＯメモリ３への書き込み制御を行い、またＩ／Ｏ装置
４からのデータ要求信号によりＦＩＦＯメモり３からデ
ータを取り出し、データ応答信号と共にＩ／Ｏ装置４に
データを転送する制御を行う書込み／読出し制御部１
８、書込み／読出し制御部１８からの信号によりデータ
バスの切替を行うデータフロー制御部１９、バーストモ
ードでＤＭＡ転送を行った際にＤＭＡ要求信号がインア
クティブになってから実行されるＤＭＡ転送のサイクル
数を設定するオフセット用レジスタ２０、オフセット用
レジスタ２０の設定値と書込みアドレスカウンタ部１３
のカウント値を加算する加算器２１、及びＤＭＡ要求信
号が取り下げられた後のＤＭＡ転送回数を計数し、計数
結果をＣＰＵ１２の制御などによりオフセット用レジス
タ２０に設定するオーバーライトカウンタ部２２（計数
手段）から構成される。

【００８３】以下、上述のように構成されたＤＭＡ転送
装置の動作を説明する。

【００８４】本ＤＭＡ転送装置の全体動作については、
第１の実施形態と同様であり、特徴部分であるオーバー
ライトカウンタ部２２の動作についてタイミングチャー
トを用いて詳細に説明する。

【００８５】図４は上記オーバーライトカウンタ部２２
の動作を説明するためのタイミングチャートである。な
お、図中、○印はＤＭＡ制御部１１がＤＭＡ要求信号を
サンプルするタイミングを表し、番号(1)〜(5)は動作タ
イミングを説明するための符号である。

【００８６】図４の(1)において、ＤＭＡ要求信号がサ
ンプリングされＤＭＡ転送が開始される。

【００８７】図４の(2)でＤＭＡ要求信号が取り下げら
れるが、それまでに先行してサンプリングされたＤＭＡ
要求信号によりその後も数回のＤＭＡ転送が行われる
（図４の(3)参照）。すなわち、ここでは第１の実施形
態と同様に、ＤＭＡ制御部１１は、先行してサンプルし
ているＤＭＡ要求信号があるため、そのサンプル数分Ｄ
ＭＡ転送を実行する（前記図２の(10)参照）。

【００８８】ここで、オーバーライトカウンタ部２２
は、ＤＭＡ要求信号が取り下げられた後のＤＭＡ応答信
号を計数する。したがって、図４の(4)ではＤＭＡ応答
信号が出力されていてもＤＭＡ要求信号も出力されてい
る（ＤＭＡ要求信号が取り下げられていない）ため計数
は行われない。

【００８９】図４の(5)では、ＤＭＡ要求信号が取り下
げられているので、オーバーライトカウンタ部２２によ
りＤＭＡ応答信号毎に計数が行われ１づつインクリメン
トしていく。図４の例では、計数結果は“３”となって
いる。この計数は、例えば装置の電源が投入された際な
どに試験的に数回のＤＭＡ転送を行うようにＣＰＵ１２
により制御される。またこの計数結果は、この計数が実
行された後、本来のデータ転送が行われる前までにＣＰ
Ｕの制御などによりオフセット用レジスタ２０にローデ
ィングされる。

【００９０】このようにして、自動的にオフセット用レ
ジスタ２０に値が設定され、バーストモードのＤＭＡ転
送を行った際に所望のＤＭＡ転送回数よりも多くＤＭＡ
転送してしまうことが防止される。

【００９１】なお、ＤＭＡ要求信号が取り下げられた
後、オフセット用レジスタ２０に格納されるＤＭＡ転送
回数には、適当なマージン（例えば、“２”）を持たせ
るようにしてもよい。この場合には、アドレス比較部１
５では、書込みアドレスにオフセット及びマージンを加
算した値と読出しアドレスとを比較するようにする。

【００９２】以上説明したように、第２の実施形態に係
るＤＭＡ転送装置は、ＤＭＡ要求信号が取り下げられた
後のＤＭＡ転送回数を計数し、計数結果をＣＰＵ１２の
制御などによりオフセット用レジスタ２０に設定するオ
ーバーライトカウンタ部２２を備えて構成したので、装
置の電源投入時に自動的にオフセント用レジスタ２０に
適正な値が設定されることになるため、あらかじめ装置
の評価の段階で値を調査しプログラムデータとしてその
値を格納する必要はない。したがって、より簡便に、信
頼性の高いデータ転送を実現することができる。 第３の実施形態 図５は本発明の第３の実施形態に係るＤＭＡ転送装置の
構成を示すブロック図である。本実施形態に係るＤＭＡ
転送装置の説明にあたり前記図３と同一構成部分には同
一符号を付している。

【００９３】図５において、１はＤＭＡ制御部１１とＣ
ＰＵ１２を一つのＬＳＩチップとしたＣＰＵチップ、２
はメモリ、３はＦＩＦＯ用のメモリ、４はＩ／Ｏ装置、
５０はＦＩＦＯメモリ３をＦＩＦＯとして使用するため
のＦＩＦＯ制御部であり、ＦＩＦＯ制御部５０は、メモ
リ２とＦＩＦＯメモリ３、及びＦＩＦＯメモリ３とＩ／
Ｏ装置４との間のデータ転送を制御する。

【００９４】ＦＩＦＯ制御部５０は、ＦＩＦＯメモリ３
への書込みアドレスを発生する書込みアドレスカウンタ
部１３、ＦＩＦＯメモリ３への読出しアドレスを発生す
る読出しアドレスカウンタ部１４、ＦＩＦＯメモリ３へ
の書込みアドレスにオフセット用レジスタ２０の値を加
算器２１にて加算した値と読出しアドレスを比較するア
ドレス比較部１５、書込み／読出し制御部１８からの信
号により、ＦＩＦＯメモリ３へのアドレスを選択するア
ドレスセレクタ１６、アドレス比較部１５からの情報に
よりＤＭＡ要求信号を制御するＤＭＡ転送要求制御部１
７、ＤＭＡ制御部１１からのＤＭＡ応答信号によりＦＩ
ＦＯメモリ３への書き込み制御を行い、またＩ／Ｏ装置
４からのデータ要求信号によりＦＩＦＯメモり３からデ
ータを取り出し、データ応答信号と共にＩ／Ｏ装置４に
データを転送する制御を行う書込み／読出し制御部１
８、書込み／読出し制御部１８からの信号によりデータ
バスの切替を行うデータフロー制御部１９、バーストモ
ードでＤＭＡ転送を行った際にＤＭＡ要求信号がインア
クティブになってから実行されるＤＭＡ転送のサイクル
数を設定するオフセット用レジスタ２０、オフセット用
レジスタ２０の設定値と書込みアドレスカウンタ部１３
のカウント値を加算する加算器２１、ＤＭＡ要求信号が
取り下げられた後のＤＭＡ転送回数を計数し、計数結果
をＣＰＵ１２の制御などによりオフセット用レジスタ２
０に設定するオーバーライトカウンタ部２２、オーバー
ライトカウンタ部２２の値とオフセット用レジスタ２０
の値とを比較し、オーバーライトカウンタ部２２の値が
大きい場合にオーバーラン割込信号をＣＰＵチップ１に
送出する比較部２３（比較手段）から構成される。

【００９５】以下、上述のように構成されたＤＭＡ転送
装置の動作を説明する。

【００９６】本ＤＭＡ転送装置のオーバーライトカウン
タ部２２の動作については第２の実施形態と同様であ
り、特徴部分である比較部２３の動作についてタイミン
グチャートを用いて詳細に説明する。

【００９７】図６は上記オーバーライトカウンタ部２２
及び比較部２３の動作を説明するためのタイミングチャ
ートである。なお、図中、○印はＤＭＡ制御部１１がＤ
ＭＡ要求信号をサンプルするタイミングを表し、番号
(1)〜(5)は動作タイミングを説明するための符号であ
る。

【００９８】この例ではオフセット用レジスタ２０の値
は“２”に設定されている（図６の(1)参照）。

【００９９】図６の(2)において、ＤＭＡ要求信号がサ
ンプリングされＤＭＡ転送が開始される。図６の(3)で
ＤＭＡ要求信号が取り下げられるが、それまでに先行し
てサンプリングされたＤＭＡ要求信号によりその後も数
回のＤＭＡ転送が行われる（図６の(4)参照）。

【０１００】オーバーライトカウンタ部２２は、ＤＭＡ
要求信号が取り下げられた後のＤＭＡ応答信号を計数す
る（図６の(5)参照）。

【０１０１】また、比較部２３では、オーバーライトカ
ウンタ部２２の計数した値とオフセント用レシスタ２０
の値を比較し、オーバーライトカウンタ部２２の計数し
た値がオフセット用レジスタ２０の値を超えてしまった
場合には、比較部２３はオーバーライト割込信号をＣＰ
Ｕチップ１に出力する（図６の(6)参照）。

【０１０２】ＣＰＵチップ１は、このオーバーライト割
込信号の受信によりＦＩＦＯメモリ３からのデータ読出
しがまだ終了していないアドレスにデータの書込みが行
われてしまったと判断し、一連のＤＭＡ転送を再度やり
直す。

【０１０３】ＤＭＡ転送をやり直す際は、ＣＰＵはオフ
セット用レジスタの値を“１”だけインクリメントして
設定する。この例では、オフセット用レジスタの値は
“３”に設定される。読出しアドレスカウンタ部１４及
び書込みアドレスカウンタ部１３は、この例では再設定
できないのでＦＩＦＯ制御部５０をリセットし、一番最
初のＤＭＡ転送からやり直す。

【０１０４】以上説明したように、第３の実施形態に係
るＤＭＡ転送装置は、オーバーライトカウンタ部２２の
値とオフセット用レジスタ２０の値とを比較し、オーバ
ーライトカウンタ部２２の値が大きい場合にオーバーラ
ン割込信号をＣＰＵチップ１に送出する比較部２３を備
えて構成したので、比較部２３は、オーバーライトカウ
ンタ部２２とオフセット用レジスタ２０の値を比較し、
オーバーライトカウンタ部２２の値が大きい場合はオー
バーライト割込み信号をＣＰＵチップ１に通知するた
め、ＣＰＵチップ１は一連のＤＭＡ転送がエラー（オー
バーライトエラー）となってしまったことを認識するこ
とができ、再度ＤＭＡ転送をやり直すことが可能とな
る。したがって、より信頼性の高いデータ転送を実現で
き、スループット低下も最小限に抑えることができる。

【０１０５】なお、上記各実施形態では、本発明に係る
ＤＭＡ転送装置を、プリンタなどに代表されるようなＰ
Ｃ（パーソナルコンピュータ）周辺機器間のＤＭＡ転送
装置に適用して好適であるが、ＣＰＵを中心としたＤＭ
Ａによるデータ転送を含むすべてのシステムにおいて利
用可能である。

【０１０６】また、上記各実施形態では、メモリからＦ
ＩＦＯメモリへのＤＭＡ転送、ＦＩＦＯメモリからＩ／
Ｏ装置への転送としているが、逆方向の転送でもよい。

【０１０７】また、上記各実施形態では、ＦＩＦＯ制御
部４０内にオフセット用レジスタ２０及び加算器２１等
を設置するようにしているが、ＦＩＦＯ制御部４０外部
に設置するものでもよい。

【０１０８】また、上記各実施形態では、メモリとＩ／
Ｏ装置間にＦＩＦＯメモリ及びＦＩＦＯ制御部を備えた
装置に適用しているが、バーストモードのＤＭＡ転送サ
ービスを受けるＩ／Ｏ装置のＤＭＡ転送要求の制御部で
あればどのような制御部に設置してもよい。

【０１０９】また、上記各実施形態では、ＤＭＡ制御部
１１とＣＰＵ１２を一つのＬＳＩチップとしたＣＰＵチ
ップ１を用いているが、個別の部品であってもよいこと
は勿論である。また、ＤＭＡ制御部１１は、専用のＤＭ
Ａコントローラでも汎用のＤＭＡコントローラでもよ
く、特に、高速性が要求されるときにはカウンタ及びバ
ッファ等の個別部品を用いて構成するものでもよい。

【０１１０】さらに、上記ＤＭＡ転送装置を構成するレ
ジスタ、カウンタ、各種制御回路等の種類、数などは上
述した実施形態に限られないことは言うまでもない。

【０１１１】

【発明の効果】本発明に係るＤＭＡ転送装置では、ＤＭ
Ａ要求信号を取り下げた後に実行されるＤＭＡ転送の回
数を設定する設定手段と、所望のＤＭＡ転送回数よりも
設定手段により設定されたＤＭＡ転送回数分だけ前にＤ
ＭＡ転送要求信号を取り下げる制御を行う制御手段とを
備えて構成したので、パイプライン処理を行うようなＣ
ＰＵにおいてバーストモードのＤＭＡ転送を行った場合
であってもデータのオーバーライトを防ぎ、信頼性の高
いデータ転送を実現することができる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係るＤＭＡ
転送装置の構成を示すブロック図である。

【図２】上記ＤＭＡ転送装置のＤＭＡ転送動作を示すタ
イミングチャートである。

【図３】本発明を適用した第２の実施形態に係るＤＭＡ
転送装置の構成を示すブロック図である。

【図４】上記ＤＭＡ転送装置のＤＭＡ転送動作を示すタ
イミングチャートである。

【図５】本発明を適用した第３の実施形態に係るＤＭＡ
転送装置の構成を示すブロック図である。

【図６】上記ＤＭＡ転送装置のＤＭＡ転送動作を示すタ
イミングチャートである。

【図７】従来のＤＭＡ転送装置の構成を示すブロック図
である。

【図８】従来のＤＭＡ転送装置のＤＭＡ転送がサイクル
スチールモードで行われた場合のＤＭＡ転送動作を示す
タイミングチャートである。

【図９】従来のＤＭＡ転送装置のＤＭＡ転送がバースト
モードで行われた場合のＤＭＡ転送動作を示すタイミン
グチャートである。

【符号の説明】

１ ＣＰＵチップ、２ メモリ、３ ＦＩＦＯ用メモ
リ、４ Ｉ／Ｏ装置（入出力装置）、１１ ＤＭＡ制御
部（ＤＭＡコントローラ）、１２ 中央処理装置（ＣＰ
Ｕ）、１３ 書込みアドレスカウンタ部、１４ 読出し
アドレスカウンタ部、１５ アドレス比較部、１６ ア
ドレスセレクタ、１７ ＤＭＡ転送要求制御部、１８
書込み／読出し制御部、１９ データフロー制御部、２
０ オフセット用レジスタ（設定手段）、２１ 加算
器、２２ オーバーライトカウンタ部（計数手段）、２
３ 比較部（比較手段）、３０，４０，５０ ＦＩＦＯ
制御部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵの動作と独立に、メモリと入出力
   装置間で直接データを転送するＤＭＡ転送制御を行うＤ
   ＭＡ制御部を備え、 ＤＭＡ制御部が一度バス権を獲得すると、そのＤＭＡ転
   送の転送終了条件が満たされるまでバス権を解放せずに
   ＤＭＡ転送を続けるバーストモードのＤＭＡ転送を行う
   ＤＭＡ転送装置において、 ＤＭＡ要求信号を取り下げた後に実行されるＤＭＡ転送
   の回数を設定する設定手段と、 所望のＤＭＡ転送回数よりも前記設定手段により設定さ
   れたＤＭＡ転送回数分だけ前にＤＭＡ転送要求信号を取
   り下げる制御を行う制御手段とを備え、 バーストモードのＤＭＡ転送を行った際に、所望のＤＭ
   Ａ転送回数よりも多くＤＭＡ転送してしまうことを防止
   することを特徴とするＤＭＡ転送装置。
2. 【請求項２】 ＤＭＡ要求信号を取り下げた後に実行さ
   れるＤＭＡ転送の回数を計数する計数手段をさらに備
   え、 前記計数手段は、装置の電源投入直後から所望のＤＭＡ
   転送を行うまでの間のＤＭＡ転送の回数を計数し、 前記制御手段は、前記計数結果に基づくＤＭＡ転送回数
   を前記設定手段に設定することを特徴とする請求項１記
   載のＤＭＡ転送装置。
3. 【請求項３】 前記設定手段に設定されたＤＭＡ転送回
   数と前記計数手段により計数されたＤＭＡ転送回数とを
   比較する比較手段をさらに備え、 前記比較手段は、 前記計数手段により計数されたＤＭＡ転送回数が、前記
   設定手段に設定されたＤＭＡ転送回数を超えたときオー
   バーラン信号を前記ＣＰＵに通知することを特徴とする
   請求項１又は２の何れかに記載のＤＭＡ転送装置。
4. 【請求項４】 メモリと入出力装置間に設置されたＦＩ
   ＦＯメモリと、 前記メモリと前記ＦＩＦＯメモリ、及び前記ＦＩＦＯメ
   モリと前記入出力装置との間のデータ転送を制御するＦ
   ＩＦＯ制御部とを備え、 バーストモードのＤＭＡ転送時、前記ＦＩＦＯ制御部
   は、前記メモリから前記ＦＩＦＯメモリにＤＭＡ転送を
   行うように制御するとともに、前記ＦＩＦＯメモリから
   前記入出力装置にデータ転送を行うことを特徴とする請
   求項１記載のＤＭＡ転送装置。