WO2013129031A1 - データ転送装置、データ転送方法及びデータ転送プログラム - Google Patents

データ転送装置、データ転送方法及びデータ転送プログラム Download PDF

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佳奈子 山本
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三菱電機株式会社
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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Definitions

  • This invention relates to a data transfer technique for transferring data stored in a transfer source area to a transfer destination area.
  • DMA Direct Memory Access
  • a CPU Central Processing Unit
  • DMA transfer control device executes transfer processing according to the DMA information set in the register.
  • the DMA transfer control device completes the data transfer for the transfer size set in the register, it asserts a DMA transfer end interrupt to the CPU.
  • the CPU detects a DMA transfer end interrupt, the CPU reads the register information of the DMA transfer control device and checks the DMA transfer result and status.
  • DMA transfer control device While the DMA transfer control device is executing transfer processing, there is no need for transfer control by the CPU. Therefore, in DMA transfer, data transfer can be performed at a higher speed than in the case where data transfer is performed via the CPU. Also, with DMA transfer, the CPU burden can be reduced. In general DMA transfer, necessary data is read for each set size (unit amount), and the subsequent writing is performed. Since the write start timing is after the completion of read, transfer efficiency is not good in transfer to a device with a large latency.
  • the DMA transfer control device using an AXI (Advanced extensible Interface) bus includes a read-only bus and a write-only bus, and parallel data acquisition from the data transfer source area using the read-only bus and data transfer to the data transfer destination area using the write-only bus. Can be executed.
  • the AXI bus has a burst transfer function.
  • the burst transfer function is a function that can acquire a plurality of unit amounts of read data with a single read request and can execute a plurality of unit amounts of write with a single write request.
  • the DMA transfer control device using the AXI bus can perform high-speed transfer by using the read / write dedicated bus and the burst transfer function.
  • An object of the present invention is to prevent the occurrence of data destruction when a data transfer source area and a transfer destination area overlap. In particular, an object is to prevent the occurrence of data destruction even when the transfer is performed using the burst transfer function.
  • the data transfer device is: A data transfer device for transferring data stored in a transfer source area to a transfer destination area; A transfer source read control unit that outputs a read command for reading data stored in the transfer source area; A buffer write control unit that acquires data read by a read command output by the transfer source read control unit and writes the data to a ring buffer; A buffer read control unit that reads data written by the buffer write control unit from the ring buffer and transmits the data to the transfer destination area; A transfer destination write control unit that outputs a write command for writing the data transmitted by the buffer read control unit to the transfer destination region into the transfer destination region; and A write cycle count unit for counting the number of wraparounds by the buffer write control unit; A read cycle count unit that counts the number of wraparounds by the buffer read control unit; A data non-destructive control unit that determines whether or not data writing to the transfer destination area is permitted based on the magnitude relationship between the number of times counted by the write cycle count unit and the number of times counted by the read cycle count
  • the buffer read control unit reads data from the ring buffer when the data nondestructive control unit determines that writing is permitted,
  • the transfer destination write control unit outputs the write command when the data nondestructive control unit determines that writing is permitted, and the buffer read control unit transmits the data transmitted to the transfer destination area. It is characterized by writing to the area.
  • the occurrence of data corruption can be prevented by adjusting the timing of reading data from the buffer area.
  • 1 is a configuration diagram of a DMA transfer system 10 according to a first embodiment.
  • 1 is a configuration diagram of a DMA transfer control device 100 according to Embodiment 1.
  • FIG. FIG. 3 is a configuration diagram of a data nondestructive control unit 160 according to the first embodiment.
  • FIG. 3 is a configuration diagram of a buffer write cycle count unit 170 according to the first embodiment.
  • FIG. 3 is a configuration diagram of a buffer read cycle count unit 180 according to the first embodiment.
  • 4 is a flowchart showing the overall operation of the DMA transfer control apparatus 100 according to the first embodiment.
  • 5 is a flowchart showing an operation of a transfer source read control unit 110 according to the first embodiment.
  • 5 is a flowchart showing the operation of the buffer write control unit 120 according to the first embodiment.
  • 5 is a flowchart showing the operation of a buffer read control unit 140.
  • 5 is a flowchart showing an operation of a transfer destination write control unit 150 according to the first embodiment.
  • 5 is a flowchart showing an operation of a data nondestructive control unit 160 according to the first embodiment.
  • 5 is a flowchart showing the operation of the buffer write cycle count unit 170 according to the first embodiment.
  • 5 is a flowchart showing an operation of a buffer read cycle count unit 180 according to the first embodiment.
  • FIG. 11 is a diagram (1-1) showing a change in data during DMA transfer.
  • FIG. 11 is a diagram (1-1) showing a change in data during DMA transfer.
  • FIG. 12B is a diagram illustrating changes in data during DMA transfer (1-2).
  • FIG. 3 is a diagram (1-3) showing changes in data during DMA transfer.
  • FIG. 14 is a diagram (1-4) showing changes in data during DMA transfer.
  • FIG. 5 is a diagram (1-5) showing a change in data during DMA transfer.
  • FIG. 2A is a diagram (2-1) showing changes in data during DMA transfer.
  • FIG. 2-2 is a diagram showing data change during DMA transfer (2-2).
  • FIG. 2C is a diagram illustrating a change in data during DMA transfer (2-3).
  • FIG. 4D is a diagram (2-4) showing a change in data during DMA transfer.
  • FIG. 5 is a diagram (2-5) showing a change in data during DMA transfer.
  • FIG. 3A is a diagram showing changes in data during DMA transfer (3-1).
  • FIG. 3C is a diagram showing data change during DMA transfer (3-2).
  • FIG. 3-3 is a diagram showing changes in data during DMA transfer.
  • FIG. 4C is a diagram (3-4) showing changes in data during DMA transfer.
  • FIG. 5 is a diagram (3-5) showing data changes during DMA transfer.
  • the block diagram of the data nondestructive control part 160 which concerns on Embodiment 2.
  • FIG. 9 is a flowchart showing the overall operation of the DMA transfer control apparatus 100 according to the second embodiment.
  • FIG. 1 and 2 are explanatory diagrams when data destruction occurs.
  • FIG. 1 is an explanatory diagram when a data transfer source area and a transfer destination area are shifted in the forward direction.
  • FIG. 2 is an explanatory diagram when the data transfer source area and the transfer destination area are shifted in the opposite direction.
  • the transfer source area and the transfer destination area are shifted in the forward direction when the address value of the start address of the transfer source area is smaller than the address value of the start address of the transfer destination area.
  • the transfer source area and the transfer destination area are areas in the same device, and the area B overlaps.
  • the address value of the start address of the area A that is the start address of the transfer source area is smaller than the address value of the start address of the area B that is the start address of the transfer destination area.
  • the area is shifted in the forward direction.
  • FIG. 3 is an explanatory diagram of the order of data transfer when the burst transfer function is used.
  • FIG. 3 shows a case where data transfer in the decrement direction is performed using the burst transfer function.
  • In normal data transfer only one unit amount of data can be transferred with one read / write request.
  • the burst transfer function when the burst transfer function is used, a plurality of unit amounts of data can be transferred with a single read / write request.
  • FIG. 3 it is assumed that data of 8 unit amounts of data 1 to 8 are transferred. Therefore, in normal data transfer, eight read / write requests are required.
  • the burst transfer function is used, transfer is possible with two read / write requests.
  • the order of issuing burst read commands can be in the increment direction or the decrement direction.
  • the data read order in the burst read command can only be in the increment direction. Therefore, as shown in FIG. 3, the burst read command is issued in the decrement direction in order of the first four burst read commands for reading data 5 to 8 and the second four burst read commands for reading data 1 to 4.
  • the data reading order is the order of data 5, 6, 7, 8, 1, 2, 3, 4. That is, the data 8, 7, 6, 5, 4, 3, 2, 1 cannot be read in this order.
  • the burst write command issuance order can be in the increment direction or the decrement direction as in the case of the burst read command.
  • the data write order within the burst write command can only be in the increment direction.
  • FIG. 4 is a configuration diagram of the DMA transfer system 10 according to the first embodiment.
  • the DMA transfer system 10 includes a DMA transfer control device 100 (data transfer device), a CPU 200, and a memory 300.
  • the DMA transfer control device 100 is a device that accesses the memory 300 and transfers data according to DMA information set in a register by a user such as the CPU 200.
  • the CPU 200 transfers the DMA information of the transfer source address specifying the transfer source area, the transfer destination address specifying the transfer destination area, the transfer size specifying the size of the transfer data, and the transfer type (increment transfer or decrement transfer).
  • 100 registers are set to cause the DMA transfer control device 100 to execute data transfer.
  • the CPU 200 sets the DMA information.
  • another device or system may set the DMA information.
  • the memory 300 is a target resource that becomes a transfer source area and a transfer destination area of data transfer.
  • FIG. 5 is a configuration diagram of the DMA transfer control apparatus 100 according to the first embodiment.
  • a solid line represents a data line through which data flows
  • a broken line represents a control line through which a control signal flows.
  • the DMA transfer control device 100 includes a transfer source read control unit 110, a buffer write control unit 120, an internal buffer 130 (ring buffer), a buffer read control unit 140, a transfer destination write control unit 150, a data nondestructive control unit 160, a buffer write.
  • a cycle count unit 170 and a buffer read cycle count unit 180 are provided.
  • the transfer source read control unit 110 outputs to the memory 300 a transfer source read command for reading data stored in the transfer source area of the memory 300.
  • the transfer source read command is information in which a read address, a read address valid signal (or a read request signal), and other (burst size, burst length) signals are collected.
  • the buffer write control unit 120 acquires the transfer source read data read by the transfer source read command output from the transfer source read control unit 110 via the read-only bus. Further, the buffer write control unit 120 outputs the acquired transfer source read data to the internal buffer 130 as buffer write data, and writes the buffer write data at a position specified by the buffer write pointer in the internal buffer 130.
  • the buffer write pointer is information indicating the current buffer write destination.
  • the buffer write control unit 120 notifies the data nondestructive control unit 160 of the position where the writing of the buffer write data is completed as a buffer write completion pointer.
  • the buffer write completion pointer is information indicating a completion area where the read preparation in the internal buffer 130 is completed.
  • the internal buffer 130 is a resource for storing transfer data built in the DMA transfer control device 100.
  • the buffer read control unit 140 reads data as buffer read data from the position specified by the buffer read pointer in the internal buffer 130.
  • the buffer read pointer is information indicating the current buffer read destination. Further, the buffer read control unit 140 outputs the read buffer read data as transfer destination write data to the memory 300 via the write dedicated bus.
  • the buffer read control unit 140 notifies the data non-destructive control unit 160 of the buffer read pointer.
  • the transfer destination write control unit 150 outputs a transfer destination write command to the memory 300 and writes the transfer destination write data output by the buffer read control unit 140 in the transfer destination area.
  • the transfer destination write command is information in which a write address, a write address valid signal (or write request signal), a write data valid signal, and other (burst size, burst length, strobe signal) signals are collected.
  • the data nondestructive control unit 160 notifies the transfer type (increment transfer or decrement transfer) set by the CPU 200 to each control unit and each count unit.
  • the respective control units are the transfer source read control unit 110, the buffer write control unit 120, the buffer read control unit 140, and the transfer destination write control unit 150.
  • Each count unit is a buffer write cycle count unit 170 and a buffer read cycle count unit 180. Further, in the case of decrement transfer, the data non-destructive control unit 160 reads “the number of wraparounds (buffer write cycle counter value) counted by the buffer write cycle count unit 170 and the wraparound times counted by the buffer read cycle count unit 180.
  • data readiness at the position indicated by the buffer read pointer is ready. It is determined whether or not.
  • the data non-destructive control unit 160 determines that the data is ready to be read, the data non-destructive control unit 160 outputs a transfer destination write enable instruction to the buffer read control unit 140 and the transfer destination write control unit 150. Note that, in the case of incremental transfer, the data nondestructive control unit 160 always outputs a transfer destination writable instruction regardless of the buffer write completion pointer and the buffer read pointer.
  • the buffer read control unit 140 When the buffer read control unit 140 receives the transfer destination write enable instruction from the data nondestructive control unit 160, the buffer read control unit 140 reads data from the internal buffer 130. When the transfer destination write control unit 150 receives a transfer destination write enable instruction from the data nondestructive control unit 160, the transfer destination write control unit 150 outputs a transfer destination write command.
  • the buffer write cycle count unit 170 is a counter that counts the number of times the buffer write completion pointer wraps around in the case of decrement transfer.
  • the buffer read cycle count unit 180 is a counter that counts the number of times the buffer read pointer wraps around in the case of decrement transfer.
  • the read-only bus is a bus through which a transfer source read command and transfer source read data flow
  • the write-only bus is a bus through which a transfer destination write command and transfer destination write data flow.
  • the read-only bus and the write-only bus have no dependency and can operate in parallel.
  • FIG. 6 is a configuration diagram of the data nondestructive control unit 160 according to the first embodiment.
  • the data nondestructive control unit 160 includes a transfer type setting register 161, a buffer write completion pointer setting register 162, a buffer read pointer setting register 163, a first buffer preparation completion determination unit 164, a second buffer preparation completion determination unit 165, and a wraparound count.
  • a match determination unit 166 and a selector 167 are provided.
  • a transfer type is set in the transfer type setting register 161 from the CPU 200.
  • the transfer type set in the transfer type setting register 161 is notified from the data nondestructive control unit 160 to each control unit.
  • a buffer write completion pointer is set in the buffer write completion pointer setting register 162 from the buffer write control unit 120.
  • a buffer read pointer is set in the buffer read pointer setting register 163 from the buffer read control unit 140.
  • the first buffer preparation completion determination unit 164 determines whether data read preparation from the internal buffer 130 is completed based on the transfer type, the buffer write completion pointer, and the buffer read pointer. If it is determined that the data read preparation has been completed, it is determined that data destruction does not occur, and a transfer destination write enable instruction (pointer) is output to the selector 167.
  • the second buffer preparation completion determination unit 165 receives data from the internal buffer 130 based on the buffer write cycle counter value obtained from the buffer write cycle count unit 170 and the buffer read cycle counter value obtained from the buffer read cycle count unit 180. It is determined whether the read preparation is completed.
  • a transfer destination write enable instruction (counter) is output to the selector 167.
  • the wraparound count coincidence determination unit 166 determines whether or not the buffer write cycle counter value obtained from the buffer write cycle count unit 170 matches the buffer read cycle counter value obtained from the buffer read cycle count unit 180. .
  • the selector 167 outputs a transfer destination writable instruction (pointer) output from the first buffer preparation completion determination unit 164 and a second buffer preparation completion determination unit 165 based on the determination result of the wraparound count match determination unit 166. Of the designated transfer destination write enable instruction (counter) is selected as the transfer destination write enable instruction.
  • the selector 167 outputs the selected transfer destination write enable instruction to the buffer read control unit 140 and the transfer destination write control unit 150.
  • FIG. 7 is a configuration diagram of the buffer write cycle count unit 170 according to the first embodiment.
  • the buffer write cycle count unit 170 includes a wraparound detection unit 171 and a wraparound frequency count unit 172.
  • the wraparound detection unit 171 detects whether or not the buffer write completion pointer has wrapped around.
  • the wraparound number counting unit 172 increments the buffer write cycle counter value by +1 when the wraparound detecting unit 171 detects wraparound. Then, the wraparound number counting unit 172 outputs the counted buffer write cycle counter value to the data nondestructive control unit 160.
  • FIG. 8 is a configuration diagram of the buffer read cycle count unit 180 according to the first embodiment.
  • the buffer read cycle count unit 180 includes a wraparound detection unit 181 and a wraparound frequency count unit 182.
  • the wraparound detection unit 181 detects whether or not the buffer read pointer has wrapped around.
  • the wraparound number counting unit 182 increments the buffer read cycle counter value by +1 when the wraparound detecting unit 181 detects wraparound. Then, the wraparound count unit 182 outputs the counted buffer read cycle counter value to the data nondestructive control unit 160.
  • FIG. 9 is a flowchart showing the overall operation of the DMA transfer control apparatus 100 according to the first embodiment.
  • the CPU 200 sets DMA information in the register of the DMA transfer control device 100 and activates the DMA transfer control device 100.
  • the data nondestructive control unit 160 of the DMA transfer control device 100 notifies each control unit of the transfer type (increment transfer or decrement transfer) set in the register (transfer type setting register 161). If increment transfer is set in the register, the process proceeds to S13. If decrement transfer is set, the process proceeds to S14.
  • the DMA transfer control device 100 performs incremental transfer to the memory 300.
  • the DMA transfer control device 100 performs decrement transfer to the memory 300.
  • the transfer operation is stopped when there is a DMA transfer stop factor, such as when the DMA transfer control device 100 has finished transferring the specified data length.
  • FIG. 10 is a flowchart showing the operation of the transfer source read control unit 110 according to the first embodiment.
  • FIG. 10 shows the operation of the transfer source read control unit 110 in S13 or S14 in FIG.
  • the transfer source read control unit 110 determines whether the transfer is an increment transfer or a decrement transfer based on the transfer type transmitted from the data nondestructive control unit 160. If it is determined that the transfer is increment transfer, the process proceeds to S22. If it is determined that the transfer is decrement transfer, the process proceeds to S23. In S22 and S23, the transfer source read control unit 110 generates one burst read command as the transfer source read command. As described with reference to FIG.
  • the burst read command is a command for reading out a predetermined number of unit quantities of data for each unit quantity of data in ascending order of address values from the read start address.
  • the transfer source read control unit 110 determines whether or not read access is possible depending on whether or not the internal buffer 130 has a free area for storing data read by the transfer source read command. . If it is determined that read access is possible (YES in S24), the process proceeds to S25. On the other hand, if it is determined that read access is not possible (NO in S24), the process returns to S24, and it is determined again whether read access is possible after a predetermined time has elapsed.
  • a transfer source read command generated by the transfer source read control unit 110 is issued to the memory 300, and data is read from the transfer source area.
  • the transfer source read control unit 110 determines whether or not to terminate the read access to the memory 300 based on whether or not the transfer source read command for reading data corresponding to the transfer size has been transmitted to the memory 300. If it is determined that the read access is to be terminated (YES in S26), the process is terminated. On the other hand, if it is determined not to end the read access (NO in S26), the process returns to S21.
  • the transfer source read control unit 110 In S22, the transfer source read control unit 110 generates a burst read command in the increment direction. That is, the burst read command is generated so that the address values of the read start address of the burst read command are in ascending order.
  • the transfer source read control unit 110 In S23, the transfer source read control unit 110 generates a burst read command in the decrement direction. That is, the burst read command is generated so that the address value of the read start address of the burst read command is in descending order.
  • FIG. 11 is a flowchart showing the operation of the buffer write control unit 120 according to the first embodiment.
  • FIG. 11 shows the operation of the buffer write control unit 120 in S13 or S14 in FIG.
  • the buffer write control unit 120 determines whether the transfer is an increment transfer or a decrement transfer based on the transfer type transmitted from the data nondestructive control unit 160. If it is determined to be increment transfer, the process proceeds to S32. If it is determined to be decrement transfer, the process proceeds to S33. In S32 and S33, the buffer write control unit 120 generates one burst write command corresponding to one transfer source read command as a buffer write command.
  • This buffer write command is a command for writing data in ascending order of address values from the write start address, with the address in the internal buffer 130 corresponding to the read start address of the corresponding transfer source read command as the write start address.
  • the buffer write control unit 120 acquires information such as a read start address and a transfer source read command for reading a unit amount of data from the transfer source read control unit 110 to transfer the data.
  • a buffer write command corresponding to the original read command is generated.
  • the buffer write control unit 120 uses the same logic as that of the transfer source read control unit 110 to issue a read start address and a transfer source read command for the transfer source read control unit 110 to read out a unit amount of data. Or the like, and a buffer write command corresponding to the transfer source read command may be generated.
  • the buffer write control unit 120 sets the buffer write completion pointer in the buffer write completion pointer setting register 162 of the data nondestructive control unit 160. At this time, the buffer write completion pointer indicates an address value obtained by adding an address value corresponding to the data size written by the write command to the address value indicated by the buffer write pointer. Subsequent to S32 and S33, in S34, the buffer write control unit 120 issues a buffer write command to the internal buffer 130. As a result, data read from the transfer source area by one transfer source read command is written to the internal buffer 130. In S35, the buffer write control unit 120 determines whether or not to end the write access to the internal buffer 130 based on whether or not the buffer write command for writing data for the transfer size has been transmitted to the internal buffer 130.
  • the process is terminated. If it is determined that write access is not to be terminated (NO in S35), the process returns to S31. If it is determined in S35 that the write access is to be ended (YES in S35), the buffer write control unit 120 uses the write start address in the last issued burst write command as the buffer write completion pointer, and the buffer write completion pointer setting register. After setting to 162, the process ends.
  • FIG. 12 is a flowchart showing the operation of the buffer read control unit 140.
  • FIG. 12 shows the operation of the buffer read control unit 140 in S13 or S14 in FIG.
  • the buffer read control unit 140 determines whether the transfer is an increment transfer or a decrement transfer based on the transfer type transmitted from the data nondestructive control unit 160. If it is determined to be increment transfer, the process proceeds to S42. If it is determined to be decrement transfer, the process proceeds to S43. In S42 and S43, the buffer read control unit 140 generates one burst read command corresponding to one transfer destination write command as a buffer read command.
  • This buffer read command is a command for reading data in ascending order of address values from the read start address, with the address in the internal buffer 130 corresponding to the write start address of the corresponding transfer destination write command as the read start address.
  • the buffer read control unit 140 obtains information such as a write start address and a transfer destination write command for writing a unit amount of data from the transfer destination write control unit 150 and transfers the information.
  • a buffer read command corresponding to the destination write command is generated.
  • the buffer read control unit 140 uses the same logic as the transfer destination write control unit 150 to issue a write start address and how many unit amounts of data the transfer destination write control unit 150 issues data to be written. Or the like, and a buffer read command corresponding to the transfer destination write command may be generated.
  • the buffer read control unit 140 stores the buffer read pointer indicating the read start address of the buffer read command in the buffer read pointer setting register 163 of the data nondestructive control unit 160. Set. Subsequent to S42 and S43, in S44, the buffer read control unit 140 determines whether or not read access is possible. The buffer read control unit 140 (1) stores data to be written by the transfer destination write command in the internal buffer 130 and (2) receives a transfer destination writable instruction from the data non-destructive control unit 160 In this case, it is determined that read access is possible. If it is determined that read access is possible (YES in S44), the process proceeds to S45.
  • the process returns to S44, and it is determined whether read access is possible again after a predetermined time has elapsed.
  • the buffer read control unit 140 issues a buffer read command to the internal buffer 130.
  • the buffer read control unit 140 determines whether or not to terminate the read access to the internal buffer 130 based on whether or not the buffer read command for reading the data corresponding to the transfer size has been transmitted to the internal buffer 130. . If it is determined that the read access is to be terminated (YES in S46), the process is terminated. If it is determined that the read access is not terminated (NO in S46), the process returns to S41.
  • FIG. 13 is a flowchart showing the operation of the transfer destination write control unit 150 according to the first embodiment.
  • FIG. 13 shows the operation of the transfer destination write control unit 150 in S13 or S14 in FIG.
  • the transfer destination write control unit 150 determines whether the transfer is an increment transfer or a decrement transfer based on the transfer type transmitted from the data nondestructive control unit 160. If it is determined to be increment transfer, the process proceeds to S52. If it is determined to be decrement transfer, the process proceeds to S53. In S52 and S53, the transfer destination write control unit 150 generates one burst write command as the transfer destination write command. As described with reference to FIG.
  • the burst write command is a command for writing data of a predetermined unit amount for each unit amount of data in ascending order of address values from the write start address.
  • the transfer destination write control unit 150 determines whether or not write access is possible under the same conditions as the conditions for determining whether or not the buffer read control unit 140 can perform read access. In other words, the transfer destination write control unit 150 (1) stores data to be written by the transfer destination write command in the internal buffer 130, and (2) instructs the data non-destructive control unit 160 to write the transfer destination. Is received, it is determined that write access is possible. If it is determined that write access is possible (YES in S54), the process proceeds to S55.
  • the process returns to S54, and it is determined whether write access is possible again after a predetermined time has elapsed.
  • the transfer destination write command generated by the transfer destination write control unit 150 is issued to the memory 300, and the data is written to the transfer destination area.
  • the transfer destination write control unit 150 determines whether or not to end the write access to the memory 300 based on whether or not the transfer destination write command for writing the data for the transfer size is transmitted to the memory 300. If it is determined that the write access is to be terminated (YES in S56), the process is terminated. On the other hand, if it is determined not to end the write access (NO in S56), the process returns to S51, the next transfer destination write command is generated, transmitted to the memory 300, and the data is written.
  • the transfer destination write control unit 150 In S52, the transfer destination write control unit 150 generates a burst write command in the increment direction. That is, the burst write command is generated so that the address values of the write start addresses of the burst write command are in ascending order.
  • the transfer destination write control unit 150 In S53, the transfer destination write control unit 150 generates a burst write command in the decrement direction. That is, the burst write command is generated so that the address value of the write start address of the burst write command is in descending order.
  • FIG. 14 is a flowchart showing the operation of the data nondestructive control unit 160 according to the first embodiment.
  • FIG. 14 shows the operation of the data nondestructive control unit 160 in S13 or S14 in FIG.
  • the data nondestructive control unit 160 determines whether the transfer is an increment transfer or a decrement transfer according to the transfer type set in the transfer type setting register 161. If it is determined to be decrement transfer, the process proceeds to S62. If it is determined to be increment transfer, the process proceeds to S66. In S 62, the data nondestructive control unit 160 determines whether or not the buffer write cycle counter value counted by the buffer write cycle counting unit 170 is larger than the buffer read cycle counter value counted by the buffer read cycle counting unit 180.
  • the process proceeds to S63. If the buffer write cycle counter value is greater than the buffer read cycle counter value (YES in S62), the process proceeds to S66. Proceed to In S63, the data nondestructive control unit 160 determines whether or not the buffer write cycle counter value counted by the buffer write cycle count unit 170 is smaller than the buffer read cycle counter value counted by the buffer read cycle count unit 180. If the buffer write cycle counter value is not smaller than the buffer read cycle counter value (NO in S63), the process proceeds to S64. If the buffer write cycle counter value is smaller than the buffer read cycle counter value (YES in S63), the process proceeds to S65.
  • the data non-destructive control unit 160 causes the address value indicated by the buffer write completion pointer set in the buffer write completion pointer setting register 162 to be less than or equal to the address value indicated by the buffer read pointer set in the buffer read pointer setting register 163. It is determined whether or not. If the address value indicated by the buffer write completion pointer is not less than or equal to the address value indicated by the buffer read pointer (NO in S64), the process proceeds to S65. On the other hand, if the address value indicated by the buffer write completion pointer is equal to or less than the address value indicated by the buffer read pointer (YES in S64), the process proceeds to S66.
  • the data nondestructive control unit 160 determines that preparation for buffer reading is incomplete, and does not transmit a transfer destination writable instruction. On the other hand, in S66, the data nondestructive control unit 160 determines that preparation for buffer reading is completed, and transmits a transfer destination write enable instruction to the buffer read control unit 140 and the transfer destination write control unit 150. In S67, the data nondestructive control unit 160 determines whether or not to end the processing depending on whether or not the transfer of the data corresponding to the transfer size is completed. If it is determined that the process is to be terminated (YES in S67), the process is terminated. On the other hand, if it is determined not to end the process (NO in S67), the process returns to S61, and it is determined again whether the buffer preparation is completed.
  • buffer write cycle counter value buffer read cycle counter value
  • buffer write completion pointer When the address value indicated by ⁇ the address value indicated by the buffer read pointer ”is established, it is determined that the buffer preparation is complete.
  • FIG. 15 is a flowchart showing the operation of the buffer write cycle count unit 170 according to the first embodiment.
  • FIG. 15 shows the operation of the buffer write cycle count unit 170 in S13 or S14 in FIG.
  • the buffer write cycle count unit 170 determines whether the transfer is an increment transfer or a decrement transfer based on the transfer type transmitted from the data nondestructive control unit 160. If it is determined to be decrement transfer, the process proceeds to S72. If it is determined to be increment transfer, the process proceeds to S74. In S72, the buffer write cycle count unit 170 determines whether or not the buffer write completion pointer generated by the buffer write control unit 120 has wrapped around.
  • the process proceeds to S73. If it is determined that wrap-around has occurred (YES in S72), the process proceeds to S74. In S73, the buffer write cycle count unit 170 increments the counter by +1. In S74, the buffer write cycle count unit 170 determines whether or not to end the processing depending on whether or not the transfer of the data corresponding to the transfer size has been completed. If it is determined that the process is to be terminated (YES in S74), the process is terminated. On the other hand, if it is determined not to end the process (NO in S74), the process returns to S71, and it is determined whether or not the counter is counted up again.
  • FIG. 16 is a flowchart showing the operation of the buffer read cycle counting unit 180 according to the first embodiment.
  • FIG. 16 shows the operation of the buffer read cycle count unit 180 in S13 or S14 in FIG.
  • the buffer read cycle count unit 180 determines whether the transfer is an increment transfer or a decrement transfer based on the transfer type transmitted from the data nondestructive control unit 160. If it is determined to be decrement transfer, the process proceeds to S82. If it is determined to be increment transfer, the process proceeds to S84. In S82, the buffer read cycle count unit 180 determines whether or not the buffer read pointer generated by the buffer read control unit 140 has wrapped around. If it is determined that wrap-around has occurred (YES in S82), the process proceeds to S83.
  • the process proceeds to S84.
  • the buffer read cycle count unit 180 increments the counter by +1.
  • the buffer read cycle count unit 180 determines whether or not to end the processing depending on whether or not the transfer of the data corresponding to the transfer size has been completed. If it is determined that the process is to be terminated (YES in S84), the process is terminated. On the other hand, if it is determined not to end the process (NO in S84), the process returns to S81, and it is determined whether or not to increment the counter again.
  • FIGS. 17 to 21 are diagrams showing changes in data during DMA transfer when data larger than the size of the internal buffer 130 is DMA-transferred and the buffer write completion pointer wraps around first. That is, FIG. 17 to FIG. 21 are diagrams showing changes in data when “buffer write cycle counter value> buffer read cycle counter value”.
  • the size of the internal buffer 130 is 64 bytes, and one square has 2 bytes.
  • the transfer source and transfer destination in FIGS. 17 to 21 are the same device, and one square indicates 2 bytes. In the example of FIGS.
  • the data in the transfer source addresses 00h to 58h is decrementally transferred to the transfer destination addresses 20h to 78h.
  • the DMA transfer control device 100 issues to the transfer source in the order of read 1 (4 burst read), read 2 (4 burst read), and read 3 (4 burst read). Also, the DMA transfer control device 100 issues to the transfer destination in the order of write 1 (4 burst write), write 2 (4 burst write), and write 3 (4 burst write).
  • the read order shown on the right side of the transfer source in FIGS. 17 to 21 indicates the order in which the DMA transfer control device 100 obtains the read data, receives the read data in the order of R1 to R12, and the internal buffer in the same order. Write to 130.
  • the write order shown on the right side of the transfer destination indicates the order in which the DMA transfer control apparatus 100 outputs data to the transfer destination.
  • the write data is received from the internal buffer 130 in the order of W1 to W12, and the transfer destination in the same order.
  • the buffer write completion pointer in FIGS. 17 to 21 indicates an area where data is prepared in the internal buffer 130
  • the buffer read pointer indicates an area in which data is read in the internal buffer 130.
  • the buffer write cycle counter indicates the number of times the buffer write completion pointer wraps around
  • the buffer read cycle counter indicates the number of times the buffer read pointer wraps around. Both pointers are incremented by +1 every time they wrap around.
  • Source address 00h Forwarding address: 20h Transfer size: 96 bytes Transfer type: Decrement transfer
  • the data nondestructive control unit 160 notifies each control unit and each count unit that decrement transfer is being performed. Then, the process proceeds to S14, and DMA transfer by decrement transfer is executed.
  • the transfer source read control unit 110 issues a read 1 (4 burst read) to the area of the transfer source addresses 40h to 58h.
  • the buffer write control unit 120 issues the buffer write 1 corresponding to the read 1 to the internal buffer 130 and writes the read data in the area of the addresses 20h to 38h.
  • the buffer write control unit 120 updates the buffer write completion pointer to 20h.
  • the buffer read control unit 140 sets the buffer read pointer to 20h (data reading area output by write 1 (4 burst write) issued to the transfer destination).
  • the transfer source read control unit 110 issues a read 2 (4 burst read) to the area of the transfer source addresses 20h to 38h.
  • the buffer write control unit 120 issues the buffer write 2 corresponding to the read 2 to the internal buffer 130 and writes the read data in the area of addresses 00h to 18h.
  • the buffer write control unit 120 updates the buffer write completion pointer to 00h.
  • the buffer read control unit 140 When the buffer read control unit 140 detects the transfer destination write enable instruction, the buffer read control unit 140 issues buffer read 1 to the area of the address 20h to 38h of the internal buffer 130 and reads the transfer destination write data.
  • the transfer destination write control unit 150 issues a write 1 (4 burst write) to the transfer destination addresses 60h to 78h.
  • the transfer source read control unit 110 issues a read 3 (4 burst read) to the area of the transfer source addresses 00h to 18h.
  • the buffer write control unit 120 issues the buffer write 3 corresponding to the read 3 to the internal buffer 130 and writes the read data in the area of the addresses 20h to 38h.
  • the buffer write completion pointer is updated to 20h, and wraparound occurs.
  • the buffer write cycle count unit 170 detects a wraparound of the buffer write completion pointer and increments the buffer write cycle counter value by +1.
  • the buffer read control unit 140 completes the buffer read 1, the buffer read control unit 140 updates the buffer read pointer to 00h.
  • the data non-destructive control unit 160 detects “buffer write cycle counter value> buffer read cycle counter value”, determines that data preparation is complete, and outputs a transfer destination writable instruction.
  • the buffer read control unit 140 detects a transfer destination writable instruction, it issues a buffer read 2 to the area of the address 00h to 18h of the internal buffer 130.
  • the transfer destination write control unit 150 issues a write 2 (4 burst write) to the area to the transfer destination addresses 40h to 58h.
  • the buffer read control unit 140 completes the buffer read 2
  • the buffer read pointer is updated to 20h, and a wraparound occurs.
  • the buffer read cycle count unit 180 detects wraparound and increments the buffer read cycle counter value by +1.
  • the buffer read control unit 140 detects a transfer destination writable instruction, it issues a buffer read 3 to the area of addresses 20h to 38h of the internal buffer 130.
  • the transfer destination write control unit 150 issues a write 3 (4 burst write) to the area to the transfer destination addresses 20h to 38h.
  • the procedure 5 shown in FIG. 21 shows the DMA transfer result. As shown in the transfer destination, the data transfer has been completed without causing data corruption.
  • FIGS. 22 to 26 are diagrams showing changes in data during DMA transfer when data larger than the size of the internal buffer 130 is DMA-transferred and the buffer read pointer wraps around first. That is, FIG. 22 to FIG. 26 are diagrams showing changes in data when “buffer write cycle counter value ⁇ buffer read cycle counter value”.
  • the size of the internal buffer 130 is 64 bytes, and one square is 2 bytes.
  • the transfer source and transfer destination in FIGS. 22 to 26 are the same device, and one square indicates 2 bytes.
  • the data in the transfer source addresses 08h to 58h is decrementally transferred to the transfer destination addresses 20h to 70h.
  • the DMA transfer control device 100 issues to the transfer source in the order of read 1 (4 burst read), read 2 (4 burst read), and read 3 (3 burst read). Also, the DMA transfer control device 100 issues to the transfer destination in the order of write 1 (3 burst write), write 2 (4 burst write), and write 3 (4 burst write). When the read destination and write destination addresses cross a 32-byte boundary, a burst transfer command of 3 bursts or less is issued as a fraction processing.
  • the read order shown on the right side of the transfer source in FIGS. 22 to 26 indicates the order in which the DMA transfer control device 100 obtains the read data, receives the read data in the order of R1 to R11, and the internal buffer in the same order. Write to 130.
  • the write order shown on the right side of the transfer destination indicates the order in which the DMA transfer control device 100 outputs data to the transfer destination.
  • the internal buffer 130 write data is received in the order of W1 to W11, and the transfer order is set in the same order.
  • the buffer write completion pointer indicates an area where data is prepared in the internal buffer 130
  • the buffer read pointer indicates an area read by the internal buffer 130.
  • the buffer write cycle counter indicates the number of times the buffer write completion pointer wraps around
  • the buffer read cycle counter indicates the number of times the buffer read pointer wraps around. Both pointers are incremented by +1 every time they wrap around.
  • the transfer source read control unit 110 issues a read 1 (4 burst read) to the area of the transfer source addresses 40h to 58h.
  • the buffer write control unit 120 issues the buffer write 1 corresponding to the read 1 to the internal buffer 130 and writes the read data in the areas of the addresses 20h to 38h.
  • the buffer write control unit 120 updates the buffer write completion pointer to 20h.
  • the buffer read control unit 140 sets the buffer read pointer in the data read area (28h) output by the write 1 (3 burst write) issued to the transfer destination.
  • the buffer read control unit 140 detects the transfer destination write enable instruction, the buffer read control unit 140 issues buffer read 1 to the area of the address 28h to 38h of the internal buffer 130 and reads the transfer destination write data.
  • the transfer destination write control unit 150 issues write 1 (3-burst write) to the transfer destination addresses 60h to 70h.
  • the transfer source read control unit 110 issues a read 2 (4 burst read) to the area of the transfer source addresses 20h to 38h.
  • the buffer write control unit 120 issues the buffer write 2 corresponding to the read 2 to the internal buffer 130 and writes the read data in the area of addresses 00h to 18h.
  • the buffer write control unit 120 updates the buffer write completion pointer to 00h.
  • the buffer read control unit 140 updates the buffer read pointer to 08h.
  • the buffer read control unit 140 detects the transfer destination write enable instruction
  • the buffer read control unit 140 issues buffer read 2 to the area of the address 08h to 20h of the internal buffer 130 to read the transfer destination write data.
  • the transfer destination write control unit 150 issues a write 2 (4 burst write) to the area of the transfer destination addresses 40h to 58h.
  • the transfer source read control unit 110 issues a read 3 (3 burst read) to the area of the transfer source addresses 08h to 18h.
  • the buffer write control unit 120 issues the buffer write 3 corresponding to the read 3 to the internal buffer 130 and writes the read data in the areas of the addresses 28h to 38h.
  • the buffer write 3 has not been completed and the buffer write completion pointer has not been updated. Since the buffer read control unit 140 has completed buffer read 2, the buffer read pointer is updated to 28h, and wraparound occurs.
  • the buffer read cycle count unit 180 detects wraparound and increments the buffer read cycle counter value by +1.
  • the data non-destructive control unit 160 detects “buffer write cycle counter value ⁇ buffer read cycle counter value”, determines that data preparation is not completed, and does not output a transfer destination write enable instruction (transfer destination write disabled). Since the buffer read control unit 140 does not detect the transfer destination write enable instruction, it does not issue the next buffer read to the internal buffer 130. Similarly, the transfer destination write control unit 150 does not issue the next write 3 (4 burst write) to the transfer destination.
  • buffer write 3 is completed.
  • the buffer write control unit 120 updates the buffer write completion pointer to 28h, and wraparound occurs.
  • the buffer write cycle count unit 170 detects a wraparound of the buffer write completion pointer and increments the buffer write cycle counter value by +1.
  • the buffer read control unit 140 detects the transfer destination write enable instruction, the buffer read control unit 140 issues buffer read 3 to the area of the address 28h to 00h of the internal buffer 130 and reads the transfer destination write data.
  • the transfer destination write control unit 150 issues a write 3 (4 burst write) to the area of the transfer destination addresses 20h to 38h.
  • the procedure 5 shown in FIG. 26 shows the DMA transfer result. As shown in the transfer destination, the data transfer has been completed without causing data corruption.
  • buffer write cycle counter value buffer read cycle counter value”.
  • the size of the internal buffer 130 is 64 bytes, and one square has 2 bytes.
  • the transfer source and transfer destination in FIGS. 27 to 31 are the same device, and one square indicates 2 bytes. In the example of FIGS.
  • the data in the area of the transfer source address 00h to 30h is decrementally transferred to the area of the transfer destination address 18h to 48h.
  • the DMA transfer control device 100 issues to the transfer source in the order of read 1 (3 burst read) and read 2 (4 burst read).
  • the DMA transfer control device 100 issues to the transfer destination in the order of write 1 (4 burst write) and write 2 (3 burst write).
  • write 1 (4 burst write)
  • write 2 (3 burst write).
  • a burst transfer command of 3 bursts or less is issued as a fraction processing.
  • the read order shown on the right side of the transfer source in FIGS. 27 to 31 indicates the order in which the DMA transfer control device 100 obtains the read data.
  • the read data is received in the order of R1 to R7, and the internal buffer is in the same order.
  • the write order shown on the right side of the transfer destination indicates the order in which the DMA transfer control device 100 outputs data to the transfer destination.
  • the write data is received from the internal buffer 130 in the order of W1 to W7, and the transfer destination in the same order.
  • the buffer write completion pointer indicates an area where data is prepared in the internal buffer 130
  • the buffer read pointer indicates an area read by the internal buffer 130.
  • the buffer write cycle counter indicates the number of times the buffer write completion pointer wraps around
  • the buffer read cycle counter indicates the number of times the buffer read pointer wraps around. Both pointers are incremented by +1 every time they wrap around.
  • S11 the following setting information is set in the DMA transfer control device 100.
  • Source address 00h Forwarding address: 30h Transfer size: 56 bytes Transfer type: Decrement transfer
  • S12 the data non-destructive control unit 160 notifies each control unit and each count unit that it is a decrement transfer. Then, the process proceeds to S14, and DMA transfer by decrement transfer is executed.
  • the transfer source read control unit 110 issues a read 1 (3-burst read) to the area of the transfer source addresses 20h to 30h.
  • the buffer write control unit 120 issues the buffer write 1 corresponding to the read 1 to the internal buffer 130 and writes the read data in the areas of the addresses 28h to 38h.
  • the buffer write control unit 120 updates the buffer write completion pointer to 28h.
  • the buffer read control unit 140 sets the buffer read pointer in the data read area (20h) output by the write 1 (4 burst write) issued to the transfer destination.
  • the transfer source read control unit 110 issues a read 2 (4 burst read) to the area of the transfer source addresses 00h to 18h.
  • the buffer write control unit 120 issues the buffer write 2 corresponding to the read 2 to the internal buffer 130 and writes the read data in the area of addresses 08h to 20h.
  • the buffer read control unit 140 Since the buffer read control unit 140 has not detected the transfer destination write enable instruction, it does not issue buffer read 1. Similarly, the transfer destination write control unit 150 does not issue a write 1. In the state of the procedure 2, there is a data amount (4 bursts) necessary for the next write 1, but a necessary data type (data of 13 to 28) is not prepared, so it is determined that data preparation is not completed. .
  • the buffer write 2 is completed, and the buffer write control unit 120 updates the buffer write completion pointer to 08h.
  • the buffer read control unit 140 detects the transfer destination write enable instruction, the buffer read control unit 140 issues buffer read 1 to the area of the address 20h to 38h of the internal buffer 130 and reads the transfer destination write data.
  • the transfer destination write control unit 150 issues a write 1 (4 burst write) to the transfer destination addresses 30h to 48h.
  • the buffer read control unit 140 updates the buffer read pointer to 08h.
  • the buffer read control unit 140 detects the transfer destination write enable instruction, it issues a buffer read 2 to the area of the address 08h to 18h of the internal buffer 130 and reads the transfer destination write data.
  • the transfer destination write control unit 150 issues a write 2 (3 burst write) to the area of the transfer destination addresses 18h to 28h.
  • the procedure 5 shown in FIG. 31 shows the DMA transfer result. As shown in the transfer destination, the data transfer has been completed without causing data corruption.
  • Embodiment 2 the CPU 200 specifies whether to perform increment transfer or decrement transfer. That is, the CPU 200 has to determine whether to perform increment transfer or decrement transfer.
  • the DMA transfer control device 100 appropriately determines whether to perform increment transfer or decrement transfer according to the state of overlap between the transfer source area and the transfer destination area. .
  • the DMA transfer control device 100 according to the second embodiment differs from the DMA transfer control device 100 according to the first embodiment only in the configuration of the data nondestructive control unit 160.
  • FIG. 32 is a configuration diagram of the data nondestructive control unit 160 according to the second embodiment.
  • the data nondestructive control unit 160 according to the second embodiment does not include the transfer type setting register 161 provided in the data nondestructive control unit 160 according to the first embodiment.
  • the data nondestructive control unit 160 according to the second embodiment includes a data nondestructive function ON / OFF setting register 191, a transfer source address setting register 192, a transfer destination address setting register 193, a transfer size setting register 194, a transfer A type determination unit 195 is provided.
  • the data non-destructive function ON / OFF setting register 191 it is set whether the data non-destructive function is ON (valid) or OFF (invalid).
  • the transfer source address setting register 192 the start address of the transfer source area is set.
  • the transfer destination address setting register 193 the start address of the transfer destination area is set.
  • the transfer size setting register 194 the size of transfer data is set.
  • the transfer type determination unit 195 determines the transfer type as follows and notifies each control unit. (A) If the transfer source area and the transfer destination area do not overlap, it is determined that the transfer is increment transfer. (B) When the transfer source area and the transfer destination area overlap, determination is made as in the following (a) to (c). (A) If the transfer source area and the transfer destination area are exactly the same area, it is determined that the transfer is increment transfer.
  • (B) The address value of the address (start address of the transfer source area) set in the transfer source address setting register 192 is greater than the address value of the address (start address of the transfer destination area) set in the transfer destination address setting register 193. If it is smaller, it is judged as decrement transfer.
  • (C) The address value of the address (start address of the transfer source area) set in the transfer source address setting register 192 is greater than the address value of the address (start address of the transfer destination area) set in the transfer destination address setting register 193. If it is larger, it is determined as increment transfer.
  • the transfer type determination unit 195 always notifies increment control and each control unit.
  • FIG. 33 is a flowchart showing the overall operation of the DMA transfer control apparatus 100 according to the second embodiment.
  • S71 is the same as S11 of FIG. At this time, whether to turn the data non-destructive function ON or OFF is also set in the register.
  • the data nondestructive control unit 160 determines whether or not the setting of the register (data nondestructive function ON / OFF setting register 191) is ON. If it is ON, the process proceeds to S73. If it is OFF, the control unit is notified of the incremental transfer, and the process proceeds to S75. In S73, the data nondestructive control unit 160 determines whether the transfer is increment transfer or decrement transfer.
  • decrement transfer the control unit is notified of decrement transfer, and the process proceeds to S74.
  • incremental transfer each control unit is notified that it is incremental transfer, and the process proceeds to S75.
  • S74 the DMA transfer control device 100 performs decrement transfer to the memory 300.
  • S75 the DMA transfer control device 100 performs an incremental transfer to the memory 300.
  • S76 the transfer operation is stopped when there is a DMA transfer stop factor, such as when the DMA transfer control device 100 has finished transferring the specified data length.
  • the CPU 200 determines an appropriate transfer type on the DMA transfer control device 100 side without instructing the transfer type, and then performs data transfer. It can be carried out.
  • each control unit is configured by, for example, a circuit or the like, and “ ⁇ unit” may be replaced with “ ⁇ circuit”.
  • 10 DMA transfer system 100 DMA transfer control device, 110 transfer source read control unit, 120 buffer write control unit, 130 internal buffer, 140 buffer read control unit, 150 transfer destination write control unit, 160 data nondestructive control unit, 161 transfer Type setting register, 162 Buffer write completion pointer setting register, 163 Buffer read pointer setting register, 164 First buffer preparation completion determination unit, 165 Second buffer preparation completion determination unit, 166 Wraparound count match determination unit, 167 selector, 170 buffer Write cycle count unit, 171 wraparound detection unit, 172 wraparound frequency count unit, 180 buffer read cycle count unit, 181 wraparound detection unit, 182 Flop around number count section 191 data nondestructive function ON / OFF setting register 192 transfer source address setting register 193 transfer destination address setting register 194 transfer size setting register, 195 transfer type determination unit, 200 CPU, 300 memory.

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Abstract

　データの転送元領域と転送先領域とが重なった場合において、バースト転送機能を用いて転送を行った場合であっても、データ破壊の発生を防止することを目的とする。転送元領域から読み出したデータをリングバッファへ一旦書き込み、リングバッファに書き込まれたデータを転送先領域へ書き込む。この際、リングバッファにおけるデータの書き込みによるラップアラウンドの回数と、データを読み出しによるラップアラウンドの回数との大小関係に基づき、リングバッファからのデータ読み出しを制御する。

Description

データ転送装置、データ転送方法及びデータ転送プログラム
　この発明は、転送元領域に記憶されたデータを転送先領域へ転送するデータ転送技術に関する。
　データ転送技術には、ＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）転送と呼ばれる技術がある。
　ＤＭＡ転送では、まず、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）が、データ転送元アドレス、データ転送先アドレス、データ転送サイズ等の転送に必要なＤＭＡ情報をＤＭＡ転送制御装置のレジスタに設定する。そして、ＣＰＵがＤＭＡ転送制御装置へ転送開始を指示すると、ＤＭＡ転送制御装置はレジスタに設定されたＤＭＡ情報に従い転送処理を実行する。ＤＭＡ転送制御装置は、レジスタに設定された転送サイズ分のデータ転送を完了したら、ＤＭＡ転送終了割込みをＣＰＵへアサートする。ＣＰＵは、ＤＭＡ転送終了割込みを検知すると、ＤＭＡ転送制御装置のレジスタの情報を読み込んで、ＤＭＡ転送の結果やステータスを確認する。
　ＤＭＡ転送制御装置が転送処理を実行している間、ＣＰＵによる転送制御の必要はない。そのため、ＤＭＡ転送では、ＣＰＵを経由してデータ転送を行う場合に比べて高速にデータ転送を行うことができる。また、ＤＭＡ転送では、ＣＰＵの負担を減らすことができる。
　一般的なＤＭＡ転送では、設定されたサイズ（単位量）ごとに必要なデータの読み出しを行ない、その後の書き込みを行う。書き込みの開始タイミングが読み出しの完了後になるため、レイテンシが大きなデバイスへの転送では、転送効率が良くない。
　ＡＸＩ（Ａｄｖａｎｃｅｄ　ｅＸｔｅｎｓｉｂｌｅ　Ｉｎｔｅｒｆａｃｅ）バスを使用したＤＭＡ転送制御装置がある。
　ＡＸＩバスは、リード専用バスとライト専用バスとを備えており、リード専用バスを使ったデータ転送元領域からのデータ取得と、ライト専用バスを使ったデータ転送先領域へのデータ転送とをパラレルに実行できる。
　また、ＡＸＩバスは、バースト転送機能を備えている。バースト転送機能は、１回のリード要求で複数の単位量のリードデータを取得でき、１回のライト要求で複数の単位量のライトが実行できる機能である。
　ＡＸＩバスを使用したＤＭＡ転送制御装置では、上記のリード／ライト専用バスやバースト転送機能を用いることにより、高速転送が可能である。
特開平１０－１１６２４５号公報 特開２００８－８３９１１号公報
　ＤＭＡ転送では、データの転送元領域と転送先領域とが重なった場合、データ破壊が発生する場合がある。特に、バースト転送機能を用いて転送を行った場合、データ破壊を防止することが困難である。
　この発明は、データの転送元領域と転送先領域とが重なった場合におけるデータ破壊の発生を防止することを目的とする。特に、バースト転送機能を用いて転送を行った場合であっても、データ破壊の発生を防止することを目的とする。
　この発明に係るデータ転送装置は、
　転送元領域に記憶されたデータを転送先領域へ転送するデータ転送装置であり、
　前記転送元領域に記憶されたデータを読み出すリードコマンドを出力する転送元リード制御部と、
　前記転送元リード制御部が出力したリードコマンドによって読み出されたデータを取得してリングバッファへ書き込むバッファライト制御部と、
　前記バッファライト制御部が書き込んだデータを前記リングバッファから読み出して、前記転送先領域へ送信するバッファリード制御部と、
　前記バッファリード制御部が前記転送先領域へ送信したデータを、前記転送先領域へ書き込むライトコマンドを出力する転送先ライト制御部と、
　前記バッファライト制御部によるラップアラウンドの回数をカウントするライト周期カウント部と、
　前記バッファリード制御部によるラップアラウンドの回数をカウントするリード周期カウント部と、
　前記ライト周期カウント部がカウントした回数と、前記リード周期カウント部がカウントした回数との大小関係から、前記転送先領域へのデータ書き込みを許可するか否かを判定するデータ非破壊制御部と
を備え、
　前記バッファリード制御部は、書き込みを許可すると前記データ非破壊制御部が判定した場合に、データを前記リングバッファから読み出し、
　前記転送先ライト制御部は、書き込みを許可すると前記データ非破壊制御部が判定した場合に、前記ライトコマンドを出力して、前記バッファリード制御部が前記転送先領域へ送信したデータを前記転送先領域へ書き込む
ことを特徴とする。
　この発明に係るデータ転送装置によれば、バッファ領域からのデータ読み出しのタイミングを調整することにより、データ破壊の発生を防ぐことができる。
データ破壊が発生する場合の説明図。 データ破壊が発生する場合の説明図。 バースト転送機能を用いた場合におけるデータ転送の順序の説明図。 実施の形態１に係るＤＭＡ転送システム１０の構成図。 実施の形態１に係るＤＭＡ転送制御装置１００の構成図。 実施の形態１に係るデータ非破壊制御部１６０の構成図。 実施の形態１に係るバッファライト周期カウント部１７０の構成図。 実施の形態１に係るバッファリード周期カウント部１８０の構成図。 実施の形態１に係るＤＭＡ転送制御装置１００全体の動作を示すフローチャート。 実施の形態１に係る転送元リード制御部１１０の動作を示すフローチャート。 実施の形態１に係るバッファライト制御部１２０の動作を示すフローチャート。 バッファリード制御部１４０の動作を示すフローチャート。 実施の形態１に係る転送先ライト制御部１５０の動作を示すフローチャート。 実施の形態１に係るデータ非破壊制御部１６０の動作を示すフローチャート。 実施の形態１に係るバッファライト周期カウント部１７０の動作を示すフローチャート。 実施の形態１に係るバッファリード周期カウント部１８０の動作を示すフローチャート。 ＤＭＡ転送時におけるデータの変化を示す図（１－１）。 ＤＭＡ転送時におけるデータの変化を示す図（１－２）。 ＤＭＡ転送時におけるデータの変化を示す図（１－３）。 ＤＭＡ転送時におけるデータの変化を示す図（１－４）。 ＤＭＡ転送時におけるデータの変化を示す図（１－５）。 ＤＭＡ転送時におけるデータの変化を示す図（２－１）。 ＤＭＡ転送時におけるデータの変化を示す図（２－２）。 ＤＭＡ転送時におけるデータの変化を示す図（２－３）。 ＤＭＡ転送時におけるデータの変化を示す図（２－４）。 ＤＭＡ転送時におけるデータの変化を示す図（２－５）。 ＤＭＡ転送時におけるデータの変化を示す図（３－１）。 ＤＭＡ転送時におけるデータの変化を示す図（３－２）。 ＤＭＡ転送時におけるデータの変化を示す図（３－３）。 ＤＭＡ転送時におけるデータの変化を示す図（３－４）。 ＤＭＡ転送時におけるデータの変化を示す図（３－５）。 実施の形態２に係るデータ非破壊制御部１６０の構成図。 実施の形態２に係るＤＭＡ転送制御装置１００全体の動作を示すフローチャート。
　実施の形態１．
　図１、図２は、データ破壊が発生する場合の説明図である。特に、図１は、データの転送元領域と転送先領域とが順方向にずれている場合の説明図である。図２は、データの転送元領域と転送先領域とが逆方向にずれている場合の説明図である。
　図１に基づき、データの転送元領域と転送先領域との一部が重なりつつ、データの転送元領域と転送先領域とが順方向にずれている場合について説明する。転送元領域と転送先領域とが順方向にずれているとは、転送元領域の先頭アドレスのアドレス値が、転送先領域の先頭アドレスのアドレス値よりも小さい場合である。
　図１では、転送元領域と転送先領域とが同じデバイスにおける領域であり、領域Ｂが重なっている。また、図１では、転送元領域の先頭アドレスである領域Ａの先頭アドレスのアドレス値は、転送先領域の先頭アドレスである領域Ｂの先頭アドレスのアドレス値よりも小さく、転送元領域と転送先領域とが順方向にずれている。
　この場合、アドレス値の昇順方向（インクリメント方向）へ順次データ転送を行うと、まず、領域Ａのデータが領域Ｂへ書き込まれ、その後、領域Ｂのデータが領域Ｃへ書き込まれることになる。この場合、領域Ｂのデータが領域Ｃへ書き込まれる前に、領域Ｂへ領域Ａのデータが書き込まれてしまい、元々領域Ｂに記憶されていたデータが破壊されてしまう。
　そこで、この場合、アドレス値の降順方向（デクリメント方向）へ順次データ転送を行うようにする。すると、まず、領域Ｂのデータが領域Ｃへ書き込まれ、その後、領域Ａのデータが領域Ｂへ書き込まれる。そのため、データが破壊されることなく、転送が行える。
　図２に基づき、データの転送元領域と転送先領域との一部が重なりつつ、データの転送元領域と転送先領域とが逆方向にずれている場合について説明する。転送元領域と転送先領域とが逆方向にずれているとは、転送元領域の先頭アドレスのアドレス値が、転送先領域の先頭アドレスのアドレス値よりも大きい場合である。
　図２でも、図１と同様に、転送元領域と転送先領域とが同じデバイスにおける領域であり、領域Ｂが重なっている。しかし、図２では、転送元領域の先頭アドレスである領域Ｂの先頭アドレスのアドレス値は、転送先領域の先頭アドレスである領域Ａの先頭アドレスのアドレス値よりも大きく、転送元領域と転送先領域とが逆方向にずれている。
　この場合、アドレス値の降順方向（デクリメント方向）へ順次データ転送を行うと、まず、領域Ｃのデータが領域Ｂへ書き込まれ、その後、領域Ｂのデータが領域Ａへ書き込まれることになる。この場合、領域Ｂのデータが領域Ａへ書き込まれる前に、領域Ｂへ領域Ｃのデータが書き込まれてしまい、元々領域Ｂに記憶されていたデータが破壊されてしまう。
　そこで、この場合、アドレス値の昇順方向（インクリメント方向）へ順次データ転送を行うようにする。すると、まず、領域Ｂのデータが領域Ａへ書き込まれ、その後、領域Ｃのデータが領域Ｂへ書き込まれる。そのため、データが破壊されることなく、転送が行える。
　つまり、転送元領域と転送先領域とが順方向にずれている場合には、アドレス値の降順方向へ順次データ転送を行うデクリメント転送を行えばデータ破壊は発生しない。一方、転送元領域と転送先領域とが逆方向にずれている場合には、アドレス値の昇順方向へ順次データ転送を行うインクリメント転送を行えばデータ破壊は発生しない。
　図３は、バースト転送機能を用いた場合におけるデータ転送の順序の説明図である。図３では、バースト転送機能を用いてデクリメント方向のデータ転送を行う場合を示している。
　通常のデータ転送では、１回のリード／ライト要求で１個の単位量のデータの転送のみ可能である。これに対して、バースト転送機能を用いた場合、１回のリード／ライト要求で複数個の単位量のデータの転送が可能である。
　図３では、データ１～８の８個の単位量のデータの転送を行うことを想定している。そのため、通常のデータ転送では、８回のリード／ライト要求が必要となる。これに対して、バースト転送機能を用いた場合、２回のリード／ライト要求で転送が可能である。なお、ここでは、１回のリード／ライト要求で４個の単位量のデータの転送が可能な４バースト転送を想定している。
　ここで、バーストリードコマンド（トランザクション）の発行順序は、インクリメント方向にもデクリメント方向にもできる。しかし、バーストリードコマンド内におけるデータの読み出し順序は、インクリメント方向にしかできない。そのため、図３に示すように、データ５～８を読み出す４バーストリードコマンドを１個目、データ１～４を読み出す４バーストリードコマンドを２個目というデクリメント方向の順にバーストリードコマンドを発行しても、データの読み出し順序は、データ５，６，７，８，１，２，３，４の順になってしまう。つまり、データ８，７，６，５，４，３，２，１の順に読み出すことはできない。
　したがって、転送元領域と転送先領域とが順方向にずれている場合において、バースト転送機能を用いてデータ転送を行うと、デクリメント転送を用いてもデータ破壊を防止することはできない。
　なお、バーストライトコマンドの場合も、バーストリードコマンドの場合と同様に、バーストライトコマンドの発行順序は、インクリメント方向にもデクリメント方向にもできる。しかし、バーストライトコマンド内におけるデータの書き込み順序は、インクリメント方向にしかできない。
　図４は、実施の形態１に係るＤＭＡ転送システム１０の構成図である。
　ＤＭＡ転送システム１０は、ＤＭＡ転送制御装置１００（データ転送装置）、ＣＰＵ２００、メモリ３００を備える。
　ＤＭＡ転送制御装置１００は、ＣＰＵ２００等の使用者によってレジスタに設定されたＤＭＡ情報に従い、メモリ３００にアクセスしてデータ転送を行う装置である。
　ＣＰＵ２００は、転送元領域を指定する転送元アドレス、転送先領域を指定する転送先アドレス、転送データのサイズを指定する転送サイズ、転送タイプ（インクリメント転送又はデクリメント転送）のＤＭＡ情報をＤＭＡ転送制御装置１００のレジスタに設定し、ＤＭＡ転送制御装置１００にデータ転送を実行させる。ここでは、ＣＰＵ２００がＤＭＡ情報を設定するとしたが、ＣＰＵ２００ではなく、他の装置やシステムがＤＭＡ情報を設定してもよい。
　メモリ３００は、データ転送の転送元領域及び転送先領域となる対象リソースである。
　図５は、実施の形態１に係るＤＭＡ転送制御装置１００の構成図である。
　なお、図５において、実線はデータが流れるデータ線を表し、破線は制御信号が流れる制御線を表す。
　ＤＭＡ転送制御装置１００は、転送元リード制御部１１０、バッファライト制御部１２０、内部バッファ１３０（リングバッファ）、バッファリード制御部１４０、転送先ライト制御部１５０、データ非破壊制御部１６０、バッファライト周期カウント部１７０、バッファリード周期カウント部１８０を備える。
　転送元リード制御部１１０は、メモリ３００の転送元領域に記憶されたデータを読み出す転送元リードコマンドをメモリ３００へ出力する。
　転送元リードコマンドは、リードアドレス、リードアドレス有効信号（もしくは、リード要求信号）、その他（バーストサイズ、バースト長）の信号をまとめた情報である。
　バッファライト制御部１２０は、転送元リード制御部１１０が出力した転送元リードコマンドによって読み出された転送元リードデータをリード専用バスを介して取得する。
　また、バッファライト制御部１２０は、取得した転送元リードデータをバッファライトデータとして内部バッファ１３０へ出力し、内部バッファ１３０におけるバッファライトポインタによって指定した位置にバッファライトデータを書き込む。バッファライトポインタは、現在のバッファライト先を示した情報である。
　バッファライト制御部１２０は、バッファライトデータの書き込みが完了した位置をバッファライト完了ポインタとして、データ非破壊制御部１６０へ通知する。バッファライト完了ポインタは、言い替えれば、内部バッファ１３０における読み出し準備が完了した完了領域を示した情報である。
　内部バッファ１３０は、ＤＭＡ転送制御装置１００に内蔵された転送データ格納用のリソースである。
　バッファリード制御部１４０は、内部バッファ１３０におけるバッファリードポインタによって指定した位置からデータをバッファリードデータとして読み出す。バッファリードポインタは、現在のバッファリード先を示した情報である。
　また、バッファリード制御部１４０は、読み出したバッファリードデータを転送先ライトデータとしてライト専用バスを介してメモリ３００へ出力する。
　バッファリード制御部１４０は、バッファリードポインタをデータ非破壊制御部１６０へ通知する。
　転送先ライト制御部１５０は、メモリ３００へ転送先ライトコマンドを出力して、バッファリード制御部１４０が出力した転送先ライトデータを転送先領域に書き込む。
　転送先ライトコマンドは、ライトアドレス、ライトアドレス有効信号（もしくは、ライト要求信号）、ライトデータ有効信号、その他（バーストサイズ、バースト長、ストローブ信号）の信号をまとめた情報である。
　データ非破壊制御部１６０は、ＣＰＵ２００によって設定された転送タイプ（インクリメント転送又はデクリメント転送）を各制御部、各カウント部へ通知する。なお、各制御部とは、転送元リード制御部１１０、バッファライト制御部１２０、バッファリード制御部１４０、転送先ライト制御部１５０のことである。また、各カウント部とは、バッファライト周期カウント部１７０、バッファリード周期カウント部１８０のことである。
　また、データ非破壊制御部１６０は、デクリメント転送の場合、「バッファライト周期カウント部１７０がカウントしたラップアラウンドの回数（バッファライト周期カウンタ値）と、バッファリード周期カウント部１８０がカウントしたラップアラウンドの回数（バッファリード周期カウンタ値）との大小関係」と、「バッファライト完了ポインタの値と、バッファリードポインタの値の大小関係」とに基づき、バッファリードポインタが示す位置のデータ読み出し準備ができているか否かを判定する。そして、データ非破壊制御部１６０は、データ読み出し準備ができていると判定した場合に、転送先ライト可能指示をバッファリード制御部１４０、転送先ライト制御部１５０へ出力する。なお、データ非破壊制御部１６０は、インクリメント転送の場合、バッファライト完了ポインタやバッファリードポインタに関わらず、常に転送先ライト可能指示を出力する。
　バッファリード制御部１４０は、データ非破壊制御部１６０から転送先ライト可能指示を受信すると、内部バッファ１３０からデータを読み出す。また、転送先ライト制御部１５０は、データ非破壊制御部１６０から転送先ライト可能指示を受信すると、転送先ライトコマンドを出力する。
　バッファライト周期カウント部１７０は、デクリメント転送の場合、バッファライト完了ポインタがラップアラウンドした回数をカウントするカウンタである。
　バッファリード周期カウント部１８０は、デクリメント転送の場合、バッファリードポインタがラップアラウンドした回数をカウントするカウンタである。
　なお、リード専用バスは、転送元リードコマンド、転送元リードデータを流すバスであり、ライト専用バスは、転送先ライトコマンド、転送先ライトデータを流すバスである。リード専用バスとライト専用バスとには依存関係がなく、パラレルに動作可能である。
　図６は、実施の形態１に係るデータ非破壊制御部１６０の構成図である。
　データ非破壊制御部１６０は、転送タイプ設定レジスタ１６１、バッファライト完了ポインタ設定レジスタ１６２、バッファリードポインタ設定レジスタ１６３、第１バッファ準備完了判断部１６４、第２バッファ準備完了判断部１６５、ラップアラウンド回数一致判断部１６６、セレクタ１６７を備える。
　転送タイプ設定レジスタ１６１には、ＣＰＵ２００から転送タイプが設定される。転送タイプ設定レジスタ１６１に設定された転送タイプがデータ非破壊制御部１６０から各制御部へ通知される。
　バッファライト完了ポインタ設定レジスタ１６２には、バッファライト制御部１２０からバッファライト完了ポインタが設定される。
　バッファリードポインタ設定レジスタ１６３には、バッファリード制御部１４０からバッファリードポインタが設定される。
　第１バッファ準備完了判断部１６４は、転送タイプ、バッファライト完了ポインタ、バッファリードポインタに基づき、内部バッファ１３０からのデータ読み出し準備が完了しているか否かを判断する。データ読み出し準備が完了していると判定した場合、データ破壊が発生しないと判定し、セレクタ１６７へ転送先ライト可能指示（ポインタ）を出力する。
　第２バッファ準備完了判断部１６５は、バッファライト周期カウント部１７０から得たバッファライト周期カウンタ値と、バッファリード周期カウント部１８０から得たバッファリード周期カウンタ値とに基づき、内部バッファ１３０からのデータ読み出し準備が完了しているか否かを判断する。データ読み出し準備完了していると判定した場合、データ破壊が発生しないと判定し、セレクタ１６７へ転送先ライト可能指示（カウンタ）を出力する。
　ラップアラウンド回数一致判断部１６６は、バッファライト周期カウント部１７０から得たバッファライト周期カウンタ値と、バッファリード周期カウント部１８０から得たバッファリード周期カウンタ値とが一致しているか否かを判断する。
　セレクタ１６７は、ラップアラウンド回数一致判断部１６６の判断結果に基づいて、第１バッファ準備完了判断部１６４から出力された転送先ライト可能指示（ポインタ）と、第２バッファ準備完了判断部１６５から出力された転送先ライト可能指示（カウンタ）とのどちらを転送先ライト可能指示として出力するかを選択する。セレクタ１６７は、選択した転送先ライト可能指示を、バッファリード制御部１４０と転送先ライト制御部１５０とへ出力する。
　図７は、実施の形態１に係るバッファライト周期カウント部１７０の構成図である。
　バッファライト周期カウント部１７０は、ラップアラウンド検出部１７１、ラップアラウンド回数カウント部１７２を備える。
　ラップアラウンド検出部１７１は、デクリメント転送の場合、バッファライト完了ポインタがラップアラウンドしたか否かを検出する。
　ラップアラウンド回数カウント部１７２は、ラップアラウンド検出部１７１がラップアラウンドを検出した場合にバッファライト周期カウンタ値を＋１カウントアップする。そして、ラップアラウンド回数カウント部１７２は、カウントアップしたバッファライト周期カウンタ値をデータ非破壊制御部１６０へ出力する。
　図８は、実施の形態１に係るバッファリード周期カウント部１８０の構成図である。
　バッファリード周期カウント部１８０は、ラップアラウンド検出部１８１、ラップアラウンド回数カウント部１８２を備える。
　ラップアラウンド検出部１８１は、デクリメント転送の場合、バッファリードポインタがラップアラウンドしたか否かを検出する。
　ラップアラウンド回数カウント部１８２は、ラップアラウンド検出部１８１がラップアラウンドを検出した場合にバッファリード周期カウンタ値を＋１カウントアップする。そして、ラップアラウンド回数カウント部１８２は、カウントアップしたバッファリード周期カウンタ値をデータ非破壊制御部１６０へ出力する。
　次に、ＤＭＡ転送制御装置１００の動作について説明する。
　図９は、実施の形態１に係るＤＭＡ転送制御装置１００全体の動作を示すフローチャートである。
　Ｓ１１では、ＣＰＵ２００がＤＭＡ転送制御装置１００のレジスタにＤＭＡ情報を設定し、ＤＭＡ転送制御装置１００を起動する。すると、Ｓ１２では、ＤＭＡ転送制御装置１００のデータ非破壊制御部１６０がレジスタ（転送タイプ設定レジスタ１６１）に設定された転送タイプ（インクリメント転送、又は、デクリメント転送）を各制御部へ通知する。レジスタにインクリメント転送が設定された場合、処理をＳ１３へ進め、デクリメント転送が設定された場合、処理をＳ１４へ進める。
　Ｓ１３では、ＤＭＡ転送制御装置１００がメモリ３００に対してインクリメント転送を行う。一方、Ｓ１４では、ＤＭＡ転送制御装置１００がメモリ３００に対してデクリメント転送を行う。
　そして、Ｓ１５では、ＤＭＡ転送制御装置１００が指定されたデータ長のデータを転送し終えた場合等、ＤＭＡ転送停止要因があったときに転送動作を停止する。
　図１０は、実施の形態１に係る転送元リード制御部１１０の動作を示すフローチャートである。なお、図１０は、図９におけるＳ１３又はＳ１４における転送元リード制御部１１０の動作を示す。
　Ｓ２１では、転送元リード制御部１１０がデータ非破壊制御部１６０から送信された転送タイプに基づき、インクリメント転送かデクリメント転送かを判定する。インクリメント転送と判定した場合、処理をＳ２２へ進め、デクリメント転送と判定した場合、処理をＳ２３へ進める。
　Ｓ２２及びＳ２３では、転送元リード制御部１１０が１つのバーストリードコマンドを転送元リードコマンドとして生成する。バーストリードコマンドは、図３に基づき説明したように、単位量のデータづつ所定個の単位量のデータをリード開始アドレスからアドレス値の昇順に読み出すコマンドである。
　Ｓ２２，Ｓ２３に続いて、Ｓ２４では、転送元リード制御部１１０が、転送元リードコマンドによって読み出されるデータを格納する空き領域が内部バッファ１３０にあるか否かによって、リードアクセス可能か否か判定する。リードアクセス可能と判定した場合（Ｓ２４でＹＥＳ）、処理をＳ２５へ進める。一方、リードアクセス不可能と判定した場合（Ｓ２４でＮＯ）、Ｓ２４へ処理を戻し、所定の時間経過後再びリードアクセス可能か否か判定する。
　Ｓ２５では、転送元リード制御部１１０が生成した転送元リードコマンドをメモリ３００に対して発行して、転送元領域からデータを読み出す。
　そして、Ｓ２６では、転送元リード制御部１１０が、転送サイズ分のデータを読み出す転送元リードコマンドをメモリ３００へ送信したか否かにより、メモリ３００へのリードアクセスを終了するか否か判定する。リードアクセスを終了すると判定した場合（Ｓ２６でＹＥＳ）、処理を終了する。一方、リードアクセスを終了しないと判定した場合（Ｓ２６でＮＯ）、処理をＳ２１へ戻す。
　なお、Ｓ２２では、転送元リード制御部１１０は、インクリメント方向にバーストリードコマンドを生成する。つまり、バーストリードコマンドのリード開始アドレスのアドレス値が昇順になるように、バーストリードコマンドを生成する。
　一方、Ｓ２３では、転送元リード制御部１１０は、デクリメント方向にバーストリードコマンドを生成する。つまり、バーストリードコマンドのリード開始アドレスのアドレス値が降順になるように、バーストリードコマンドを生成する。
　図１１は、実施の形態１に係るバッファライト制御部１２０の動作を示すフローチャートである。なお、図１１は、図９におけるＳ１３又はＳ１４におけるバッファライト制御部１２０の動作を示す。
　Ｓ３１では、バッファライト制御部１２０がデータ非破壊制御部１６０から送信された転送タイプに基づき、インクリメント転送かデクリメント転送かを判定する。インクリメント転送と判定した場合、処理をＳ３２へ進め、デクリメント転送と判定した場合、処理をＳ３３へ進める。
　Ｓ３２及びＳ３３では、バッファライト制御部１２０が１つの転送元リードコマンドに対応する１つのバーストライトコマンドをバッファライトコマンドとして生成する。このバッファライトコマンドは、対応する転送元リードコマンドのリード開始アドレスに対応する、内部バッファ１３０におけるアドレスをライト開始アドレスとして、ライト開始アドレスからアドレス値の昇順にデータを書き込むコマンドである。
　なお、この際、バッファライト制御部１２０は、リード開始アドレスや、何個の単位量のデータを読み出す転送元リードコマンドを発行するかなどの情報を転送元リード制御部１１０から取得して、転送元リードコマンドに対応するバッファライトコマンドを生成する。あるいは、バッファライト制御部１２０は、転送元リード制御部１１０と同様のロジックにより、リード開始アドレスや、転送元リード制御部１１０が何個の単位量のデータを読み出す転送元リードコマンドを発行するかなどを判定して、転送元リードコマンドに対応するバッファライトコマンドを生成してもよい。
　また、Ｓ３３では、バッファライト制御部１２０は、バッファライト完了ポインタをデータ非破壊制御部１６０のバッファライト完了ポインタ設定レジスタ１６２に設定する。この際、バッファライト完了ポインタは、バッファライトポインタが示すアドレス値に、そのライトコマンドで書き込むデータサイズ分のアドレス値を加えたアドレス値を示すものとする。
　Ｓ３２，Ｓ３３に続いて、Ｓ３４では、バッファライト制御部１２０が内部バッファ１３０に対してバッファライトコマンドを発行する。これにより、１つの転送元リードコマンドによって転送元領域から読み出されたデータを、内部バッファ１３０に書き込む。
　そして、Ｓ３５では、バッファライト制御部１２０が、転送サイズ分のデータを書き込むバッファライトコマンドを内部バッファ１３０へ送信したか否かにより、内部バッファ１３０へのライトアクセスを終了するか否かを判定する。ライトアクセスを終了すると判定した場合（Ｓ３５でＹＥＳ）、処理を終了し、ライトアクセスを終了しないと判定した場合（Ｓ３５でＮＯ）、処理をＳ３１へ戻す。
　なお、Ｓ３５では、ライトアクセスを終了すると判定した場合（Ｓ３５でＹＥＳ）、バッファライト制御部１２０は、最後に発行したバーストライトコマンドにおけるライト開始アドレスをバッファライト完了ポインタとして、バッファライト完了ポインタ設定レジスタ１６２に設定した上で、処理を終了する。
　図１２は、バッファリード制御部１４０の動作を示すフローチャートである。なお、図１２は、図９におけるＳ１３又はＳ１４におけるバッファリード制御部１４０の動作を示す。
　Ｓ４１では、バッファリード制御部１４０がデータ非破壊制御部１６０から送信された転送タイプに基づき、インクリメント転送かデクリメント転送かを判定する。インクリメント転送と判定した場合、処理をＳ４２へ進め、デクリメント転送と判定した場合、処理をＳ４３へ進める。
　Ｓ４２及びＳ４３では、バッファリード制御部１４０が、１つの転送先ライトコマンドに対応する１つのバーストリードコマンドをバッファリードコマンドとして生成する。このバッファリードコマンドは、対応する転送先ライトコマンドのライト開始アドレスに対応する、内部バッファ１３０におけるアドレスをリード開始アドレスとして、リード開始アドレスからアドレス値の昇順にデータを読み出すコマンドである。
　なお、この際、バッファリード制御部１４０は、ライト開始アドレスや、何個の単位量のデータを書き込む転送先ライトコマンドを発行するかなどの情報を転送先ライト制御部１５０から取得して、転送先ライトコマンドに対応するバッファリードコマンドを生成する。あるいは、バッファリード制御部１４０は、転送先ライト制御部１５０と同様のロジックにより、ライト開始アドレスや、転送先ライト制御部１５０が何個の単位量のデータを書き込む転送先ライトコマンドを発行するかなどを判定して、転送先ライトコマンドに対応するバッファリードコマンドを生成してもよい。
　また、Ｓ４２及びＳ４３では、バッファリード制御部１４０は、バッファリードコマンドの生成の際、そのバッファリードコマンドのリード開始アドレスを示すバッファリードポインタをデータ非破壊制御部１６０のバッファリードポインタ設定レジスタ１６３に設定する。
　Ｓ４２，Ｓ４３に続いて、Ｓ４４では、バッファリード制御部１４０が、リードアクセス可能か否か判定する。バッファリード制御部１４０は、（１）転送先ライトコマンドによって書き込まれるだけのデータが内部バッファ１３０に格納されており、かつ、（２）データ非破壊制御部１６０から転送先ライト可能指示を受信した場合に、リードアクセス可能と判定する。リードアクセス可能と判定した場合（Ｓ４４でＹＥＳ）、処理をＳ４５へ進める。一方、リードアクセス不可能と判定した場合（Ｓ４４でＮＯ）、Ｓ４４へ処理を戻し、所定の時間経過後再びリードアクセス可能か否か判定する。
　Ｓ４５では、バッファリード制御部１４０が内部バッファ１３０に対してバッファリードコマンドを発行する。これにより、１つの転送先ライトコマンドによって転送先領域へ書き込まれるデータを、内部バッファ１３０から読み出し、メモリ３００へ送信する。
　そして、Ｓ４６では、バッファリード制御部１４０が、転送サイズ分のデータを読み出すバッファリードコマンドを内部バッファ１３０へ送信したか否かにより、内部バッファ１３０へのリードアクセスを終了するか否かを判定する。リードアクセスを終了すると判定した場合（Ｓ４６でＹＥＳ）、処理を終了し、リードアクセスを終了しないと判定した場合（Ｓ４６でＮＯ）、処理をＳ４１へ戻す。
　図１３は、実施の形態１に係る転送先ライト制御部１５０の動作を示すフローチャートである。なお、図１３は、図９におけるＳ１３又はＳ１４における転送先ライト制御部１５０の動作を示す。
　Ｓ５１では、転送先ライト制御部１５０がデータ非破壊制御部１６０から送信された転送タイプに基づき、インクリメント転送かデクリメント転送かを判定する。インクリメント転送と判定した場合、処理をＳ５２へ進め、デクリメント転送と判定した場合、処理をＳ５３へ進める。
　Ｓ５２及びＳ５３では、転送先ライト制御部１５０が１つのバーストライトコマンドを転送先ライトコマンドとして生成する。バーストライトコマンドは、図３に基づき説明したように、単位量のデータづつ所定個の単位量のデータをライト開始アドレスからアドレス値の昇順に書き込むコマンドである。
　Ｓ５２，Ｓ５３に続いて、Ｓ５４では、転送先ライト制御部１５０が、バッファリード制御部１４０がリードアクセス可能か否か判定する条件と同じ条件により、ライトアクセス可能か否か判定する。つまり、転送先ライト制御部１５０は、（１）転送先ライトコマンドによって書き込まれるだけのデータが内部バッファ１３０に格納されており、かつ、（２）データ非破壊制御部１６０から転送先ライト可能指示を受信した場合に、ライトアクセス可能と判定する。ライトアクセス可能と判定した場合（Ｓ５４でＹＥＳ）、処理をＳ５５へ進める。一方、ライトアクセス不可能と判定した場合（Ｓ５４でＮＯ）、Ｓ５４へ処理を戻し、所定の時間経過後再びライトアクセス可能か否か判定する。
　Ｓ５５では、転送先ライト制御部１５０が生成した転送先ライトコマンドをメモリ３００に対して発行して、転送先領域へデータを書き込む。
　そして、Ｓ５６では、転送先ライト制御部１５０が、転送サイズ分のデータを書き込む転送先ライトコマンドをメモリ３００へ送信したか否かにより、メモリ３００へのライトアクセスを終了するか否か判定する。ライトアクセスを終了すると判定した場合（Ｓ５６でＹＥＳ）、処理を終了する。一方、ライトアクセスを終了しないと判定した場合（Ｓ５６でＮＯ）、処理をＳ５１へ戻し、次の転送先ライトコマンドを生成し、メモリ３００へ送信して、データを書き込む。
　なお、Ｓ５２では、転送先ライト制御部１５０は、インクリメント方向にバーストライトコマンドを生成する。つまり、バーストライトコマンドのライト開始アドレスのアドレス値が昇順になるように、バーストライトコマンドを生成する。
　一方、Ｓ５３では、転送先ライト制御部１５０は、デクリメント方向にバーストライトコマンドを生成するということである。つまり、バーストライトコマンドのライト開始アドレスのアドレス値が降順になるように、バーストライトコマンドを生成する。
　図１４は、実施の形態１に係るデータ非破壊制御部１６０の動作を示すフローチャートである。なお、図１４は、図９におけるＳ１３又はＳ１４におけるデータ非破壊制御部１６０の動作を示す。
　Ｓ６１では、データ非破壊制御部１６０が、転送タイプ設定レジスタ１６１に設定された転送タイプに従い、インクリメント転送かデクリメント転送かを判定する。デクリメント転送と判定した場合、処理をＳ６２へ進め、インクリメント転送と判定した場合、処理をＳ６６へ進める。
　Ｓ６２では、データ非破壊制御部１６０が、バッファライト周期カウント部１７０がカウントしたバッファライト周期カウンタ値が、バッファリード周期カウント部１８０がカウントしたバッファリード周期カウンタ値より大きいか否かを判定する。バッファライト周期カウンタ値がバッファリード周期カウンタ値より大きくない場合（Ｓ６２でＮＯ）、処理をＳ６３へ進め、バッファライト周期カウンタ値がバッファリード周期カウンタ値より大きい場合（Ｓ６２でＹＥＳ）、処理をＳ６６へ進める。
　Ｓ６３では、データ非破壊制御部１６０が、バッファライト周期カウント部１７０がカウントしたバッファライト周期カウンタ値が、バッファリード周期カウント部１８０がカウントしたバッファリード周期カウンタ値より小さいか否かを判定する。バッファライト周期カウンタ値がバッファリード周期カウンタ値より小さくない場合（Ｓ６３でＮＯ）、処理をＳ６４へ進める。バッファライト周期カウンタ値がバッファリード周期カウンタ値より小さい場合（Ｓ６３でＹＥＳ）、処理をＳ６５へ進める。
　Ｓ６４では、データ非破壊制御部１６０が、バッファライト完了ポインタ設定レジスタ１６２に設定されたバッファライト完了ポインタが示すアドレス値が、バッファリードポインタ設定レジスタ１６３に設定されたバッファリードポインタが示すアドレス値以下か否かを判定する。バッファライト完了ポインタが示すアドレス値がバッファリードポインタが示すアドレス値以下でない場合（Ｓ６４でＮＯ）、処理をＳ６５へ進める。一方、バッファライト完了ポインタが示すアドレス値がバッファリードポインタが示すアドレス値以下である場合（Ｓ６４でＹＥＳ）、処理をＳ６６へ進める。
　Ｓ６５では、データ非破壊制御部１６０は、バッファ読み出しの準備が未完了であると判定し、転送先ライト可能指示を送信しない。一方、Ｓ６６では、データ非破壊制御部１６０は、バッファ読み出しの準備が完了したと判定し、バッファリード制御部１４０と転送先ライト制御部１５０とへ転送先ライト可能指示を送信する。
　Ｓ６７では、データ非破壊制御部１６０は、転送サイズ分のデータの転送が完了したか否かにより、処理を終了するか否か判定する。処理を終了すると判定した場合（Ｓ６７でＹＥＳ）、処理を終了する。一方、処理を終了しないと判定した場合（Ｓ６７でＮＯ）、処理をＳ６１へ戻し、再びバッファの準備が完了したか否かを判定する。
　つまり、インクリメント転送の場合、常にバッファ準備完了と判定される。
　一方、デクリメント転送の場合、
（１）「バッファライト周期カウンタ値＞バッファリード周期カウンタ値」が成立したとき、及び、（２）「バッファライト周期カウンタ値＝バッファリード周期カウンタ値」が成立し、かつ、「バッファライト完了ポインタが示すアドレス値≦バッファリードポインタが示すアドレス値」が成立したとき、バッファ準備完了と判定される。
　図１５は、実施の形態１に係るバッファライト周期カウント部１７０の動作を示すフローチャートである。なお、図１５は、図９におけるＳ１３又はＳ１４におけるバッファライト周期カウント部１７０の動作を示す。
　Ｓ７１では、バッファライト周期カウント部１７０が、データ非破壊制御部１６０から送信された転送タイプに基づき、インクリメント転送かデクリメント転送かを判定する。デクリメント転送と判定した場合、処理をＳ７２へ進め、インクリメント転送と判定した場合、処理をＳ７４へ進める。
　Ｓ７２では、バッファライト周期カウント部１７０が、バッファライト制御部１２０が生成したバッファライト完了ポインタがラップアラウンドしたか否かを判定する。ラップアラウンドしたと判定した場合（Ｓ７２でＹＥＳ）、処理をＳ７３に進める。ラップアラウンドしなかったと判定した場合（Ｓ７２でＮＯ）、処理をＳ７４へ進める。
　Ｓ７３では、バッファライト周期カウント部１７０が、カウンタを＋１カウントアップする。
　Ｓ７４では、バッファライト周期カウント部１７０が、転送サイズ分のデータの転送が完了したか否かにより、処理を終了するか否か判定する。処理を終了すると判定した場合（Ｓ７４でＹＥＳ）、処理を終了する。一方、処理を終了しないと判定した場合（Ｓ７４でＮＯ）、処理をＳ７１へ戻し、再びカウンタをカウントアップするか否かを判定する。
　図１６は、実施の形態１に係るバッファリード周期カウント部１８０の動作を示すフローチャートである。なお、図１６は、図９におけるＳ１３又はＳ１４におけるバッファリード周期カウント部１８０の動作を示す。
　Ｓ８１では、バッファリード周期カウント部１８０が、データ非破壊制御部１６０から送信された転送タイプに基づき、インクリメント転送かデクリメント転送かを判定する。デクリメント転送と判定した場合、処理をＳ８２へ進め、インクリメント転送と判定した場合、処理をＳ８４へ進める。
　Ｓ８２では、バッファリード周期カウント部１８０が、バッファリード制御部１４０が生成したバッファリードポインタがラップアラウンドしたか否かを判定する。ラップアラウンドしたと判定した場合（Ｓ８２ではＹＥＳ）、処理をＳ８３に進める。ラップアラウンドしなかったと判定した場合（Ｓ８２ではＮＯ）、処理をＳ８４へ進める。
　Ｓ８３では、バッファリード周期カウント部１８０が、カウンタを＋１カウントアップする。
　Ｓ８４では、バッファリード周期カウント部１８０が、転送サイズ分のデータの転送が完了したか否かにより、処理を終了するか否か判定する。処理を終了すると判定した場合（Ｓ８４でＹＥＳ）、処理を終了する。一方、処理を終了しないと判定した場合（Ｓ８４でＮＯ）、処理をＳ８１へ戻し、再びカウンタをカウントアップするか否かを判定する。
　次に、ＤＭＡ転送制御装置１００の具体的な動作例を説明する。
　図１７から図２１は、内部バッファ１３０のサイズより大きいサイズのデータをＤＭＡ転送し、バッファライト完了ポインタが先にラップアラウンドしたときのＤＭＡ転送時におけるデータの変化を示す図である。つまり、図１７から図２１は、「バッファライト周期カウンタ値＞バッファリード周期カウンタ値」となる場合におけるデータの変化を示す図である。
　図１７から図２１の例では、内部バッファ１３０のサイズを６４バイトとし、１マス２バイトを示す。また、図１７から図２１の転送元と転送先は同じデバイスとし、１マスは２バイトを示す。
　図１７から図２１の例では、転送元のアドレス００ｈ～５８ｈの領域のデータを転送先のアドレス２０ｈから７８ｈの領域にデクリメント転送する。ＤＭＡ転送制御装置１００が転送元へ、リード１（４バーストリード）、リード２（４バーストリード）、リード３（４バーストリード）の順番で発行する。また、ＤＭＡ転送制御装置１００が転送先へ、ライト１（４バーストライト）、ライト２（４バーストライト）、ライト３（４バーストライト）の順番で発行する。
　図１７から図２１の転送元の右横に示すリード順番は、ＤＭＡ転送制御装置１００がリードデータを取得する順番を示し、Ｒ１～Ｒ１２の順番にリードデータを受信し、同様の順番に内部バッファ１３０に書き込む。転送先の右横に示すライト順番は、ＤＭＡ転送制御装置１００が転送先にデータを出力する順番を示し、Ｗ１～Ｗ１２の順番に内部バッファ１３０からライトデータを受信し、同様の順番に転送先に書き込む。
　図１７から図２１のバッファライト完了ポインタは内部バッファ１３０でデータが準備できた領域を、バッファリードポインタは内部バッファ１３０でリードする領域を示す。バッファライト周期カウンタはバッファライト完了ポインタのラップアラウンド回数を、バッファリード周期カウンタはバッファリードポインタのラップアラウンド回数を示す。両ポインタとも、ラップアラウンドするたびに＋１づつカウントアップする。
　まず、Ｓ１１で、ＤＭＡ転送制御装置１００には、以下の設定情報が設定される。
転送元アドレス：００ｈ
転送先アドレス：２０ｈ
転送サイズ：９６バイト
転送タイプ：デクリメント転送
　次に、Ｓ１２で、データ非破壊制御部１６０により各制御部及び各カウント部へデクリメント転送であることが通知される。そして、Ｓ１４へ進み、デクリメント転送によるＤＭＡ転送が実行される。
　図１７に示す手順１では、転送元リード制御部１１０が、転送元のアドレス４０ｈ～５８ｈの領域に対してリード１（４バーストリード）を発行する。転送元からリードデータを受信したら、バッファライト制御部１２０は内部バッファ１３０へ、リード１に対応するバッファライト１を発行し、アドレス２０ｈ～３８ｈの領域にリードデータを書き込む。バッファライト制御部１２０は、バッファライト１が完了したら、バッファライト完了ポインタを２０ｈに更新する。
　バッファリード制御部１４０は、バッファリードポインタを、２０ｈ（転送先へ発行するライト１（４バーストライト）で出力するデータの読み出し領域）に設定する。
　図１８に示す手順２では、転送元リード制御部１１０は、転送元のアドレス２０ｈ～３８ｈの領域に対してリード２（４バーストリード）を発行する。転送元からリードデータを受信したら、バッファライト制御部１２０は内部バッファ１３０へ、リード２に対応するバッファライト２を発行し、アドレス００ｈ～１８ｈの領域にリードデータを書き込む。バッファライト制御部１２０は、バッファライト２が完了したら、バッファライト完了ポインタを００ｈに更新する。
　上記の転送元リードと並列に、データ非破壊制御部１６０は、「バッファライト周期カウンタ値＝バッファリード周期カウンタ値」かつ「バッファライト完了ポインタ値≦バッファリードポインタ値」を検出し、転送先ライト可能指示を出力する。バッファリード制御部１４０は、転送先ライト可能指示を検出したら、内部バッファ１３０のアドレス２０ｈ～３８ｈの領域に対してバッファリード１を発行して転送先ライトデータを読み出す。転送先ライト制御部１５０は、転送先のアドレス６０ｈ～７８ｈの領域に対してライト１（４バーストライト）を発行する。
　図１９に示す手順３では、転送元リード制御部１１０は、転送元のアドレス００ｈ～１８ｈの領域に対して、リード３（４バーストリード）を発行する。転送元からリードデータを受信したら、バッファライト制御部１２０は内部バッファ１３０へ、リード３に対応するバッファライト３を発行し、アドレス２０ｈ～３８ｈの領域にリードデータを書き込む。バッファライト３が完了したら、バッファライト完了ポインタが２０ｈに更新し、ラップアラウンドが発生する。バッファライト周期カウント部１７０は、バッファライト完了ポインタのラップアラウンドを検出し、バッファライト周期カウンタ値を＋１カウントアップする。
　バッファリード制御部１４０は、バッファリード１を完了したら、バッファリードポインタを００ｈに更新する。データ非破壊制御部１６０は、「バッファライト周期カウンタ値＞バッファリード周期カウンタ値」を検出し、データ準備完了と判定し、転送先ライト可能指示を出力する。バッファリード制御部１４０は、転送先ライト可能指示を検出したら、内部バッファ１３０のアドレス００ｈ～１８ｈの領域に対してバッファリード２を発行する。転送先ライト制御部１５０は、転送先のアドレス４０ｈ～５８ｈへの領域に対してライト２（４バーストライト）を発行する。
　図２０に示す手順４では、バッファリード制御部１４０は、バッファリード２を完了したら、バッファリードポインタを２０ｈに更新し、ラップアラウンドが発生する。バッファリード周期カウント部１８０はラップアラウンドを検出し、バッファリード周期カウンタ値を＋１カウントアップする。データ非破壊制御部１６０は、「バッファライト周期カウンタ値＝バッファリード周期カウンタ値」かつ「バッファライト完了ポインタ値≦バッファリードポインタ値」を検出し、データ準備完了と判定し、転送先ライト可能指示を出力する。バッファリード制御部１４０は、転送先ライト可能指示を検出したら、内部バッファ１３０のアドレス２０ｈ～３８ｈの領域に対してバッファリード３を発行する。転送先ライト制御部１５０は、転送先のアドレス２０ｈ～３８ｈへの領域に対してライト３（４バーストライト）を発行する。
　図２１に示す手順５では、ＤＭＡ転送結果を示す。転送先に示すように、データ破壊が発生することなく、データの転送が完了している。
　図２２から図２６は、内部バッファ１３０のサイズより大きいサイズのデータをＤＭＡ転送し、バッファリードポインタが先にラップアラウンドしたときのＤＭＡ転送時におけるデータの変化を示す図である。つまり、図２２から図２６は、「バッファライト周期カウンタ値＜バッファリード周期カウンタ値」となる場合におけるデータの変化を示す図である。
　図２２から図２６の例では、内部バッファ１３０のサイズを６４バイトとし、１マス２バイトを示す。また、図２２から図２６の転送元と転送先は同じデバイスとし、１マスは２バイトを示す。
　図２２から図２６の例では、転送元のアドレス０８ｈ～５８ｈの領域のデータを転送先のアドレス２０ｈから７０ｈの領域にデクリメント転送する。ＤＭＡ転送制御装置１００が転送元へ、リード１（４バーストリード）、リード２（４バーストリード）、リード３（３バーストリード）の順番で発行する。また、ＤＭＡ転送制御装置１００が転送先へ、ライト１（３バーストライト）、ライト２（４バーストライト）、ライト３（４バーストライト）の順番で発行する。なお、リード先、ライト先のアドレスが３２バイト境界を跨いだ場合、端数処理として３バースト以下のバースト転送コマンドを発行する。
　図２２から図２６の転送元の右横に示すリード順番は、ＤＭＡ転送制御装置１００がリードデータを取得する順番を示し、Ｒ１～Ｒ１１の順番にリードデータを受信し、同様の順番に内部バッファ１３０に書き込む。転送先の右横に示すライト順番は、ＤＭＡ転送制御装置１００が転送先にデータを出力する順番を示し、Ｗ１～Ｗ１１の順番に内部バッファ１３０ライトデータを受信し、同様の順番に転送先に書き込む。
　図２２から図２６のバッファライト完了ポインタは内部バッファ１３０でデータが準備できた領域を、バッファリードポインタは内部バッファ１３０でリードする領域を示す。バッファライト周期カウンタはバッファライト完了ポインタのラップアラウンド回数を、バッファリード周期カウンタはバッファリードポインタのラップアラウンド回数を示す。両ポインタとも、ラップアラウンドするたびに＋１づつカウントアップする。
　まず、Ｓ１１で、ＤＭＡ転送制御装置１００には、以下の設定情報が設定される。
転送元アドレス：０８ｈ
転送先アドレス：２０ｈ
転送サイズ：８８バイト
転送タイプ：デクリメント転送
　次に、Ｓ１２で、データ非破壊制御部１６０により各制御部及び各カウント部へデクリメント転送であることが通知される。そして、Ｓ１４へ進み、デクリメント転送によるＤＭＡ転送が実行される。
　図２２に示す手順１では、転送元リード制御部１１０が、転送元のアドレス４０ｈ～５８ｈの領域に対してリード１（４バーストリード）を発行する。転送元からリードデータを受信したら、バッファライト制御部１２０は、内部バッファ１３０へリード１に対応するバッファライト１を発行し、アドレス２０ｈ～３８ｈの領域にリードデータを書き込む。バッファライト１が完了したら、バッファライト制御部１２０は、バッファライト完了ポインタを２０ｈに更新する。
　バッファリード制御部１４０は、バッファリードポインタを、転送先へ発行するライト１（３バーストライト）で出力するデータの読み出し領域（２８ｈ）に設定する。データ非破壊制御部１６０は、「バッファライト周期カウンタ値＝バッファリード周期カウンタ値」かつ「バッファライト完了ポインタ値≦バッファリードポインタ値」を検出し、転送先ライト可能指示を出力する。バッファリード制御部１４０は、転送先ライト可能指示を検出したら、内部バッファ１３０のアドレス２８ｈ～３８ｈの領域に対してバッファリード１を発行して転送先ライトデータを読み出す。転送先ライト制御部１５０は、転送先のアドレス６０ｈ～７０ｈの領域に対してライト１（３バーストライト）を発行する。
　図２３に示す手順２では、転送元リード制御部１１０は、転送元のアドレス２０ｈ～３８ｈの領域に対してリード２（４バーストリード）を発行する。転送元からリードデータを受信したら、バッファライト制御部１２０は、内部バッファ１３０へリード２に対応するバッファライト２を発行し、アドレス００ｈ～１８ｈの領域にリードデータを書き込む。バッファライト２が完了したら、バッファライト制御部１２０は、バッファライト完了ポインタを００ｈに更新する。
　バッファリード制御部１４０は、バッファリード１が完了したら、バッファリードポインタを０８ｈに更新する。データ非破壊制御部１６０は、「バッファライト周期カウンタ値＝バッファリード周期カウンタ値」かつ「バッファライト完了ポインタ値≦バッファリードポインタ値」を検出し、転送先ライト可能指示を出力する。バッファリード制御部１４０は、転送先ライト可能指示を検出したら、内部バッファ１３０のアドレス０８ｈ～２０ｈの領域に対してバッファリード２を発行して転送先ライトデータを読み出す。転送先ライト制御部１５０は、転送先のアドレス４０ｈ～５８ｈの領域に対してライト２（４バーストライト）を発行する。
　図２４に示す手順３では、転送元リード制御部１１０は、転送元のアドレス０８ｈ～１８ｈの領域に対して、リード３（３バーストリード）を発行する。転送元からリードデータを受信したら、バッファライト制御部１２０は、内部バッファ１３０へリード３に対応するバッファライト３を発行し、アドレス２８ｈ～３８ｈの領域にリードデータを書き込む。ここでは、バッファライト３が未完了であり、バッファライト完了ポインタは更新されていないとする。
　バッファリード制御部１４０は、バッファリード２を完了したので、バッファリードポインタを２８ｈに更新し、ラップアラウンドが発生する。バッファリード周期カウント部１８０はラップアラウンドを検出し、バッファリード周期カウンタ値を＋１カウントアップする。データ非破壊制御部１６０は、「バッファライト周期カウンタ値＜バッファリード周期カウンタ値」を検出し、データ準備未完了と判定し、転送先ライト可能指示を出力しない（転送先ライト不許可）。バッファリード制御部１４０は、転送先ライト可能指示を検出しないので、内部バッファ１３０に対する次のバッファリードを発行しない。転送先ライト制御部１５０も同様に、転送先に対して次のライト３（４バーストライト）を発行しない。
　図２５に示す手順４では、バッファライト３が完了する。そして、バッファライト制御部１２０は、バッファライト完了ポインタを２８ｈに更新し、ラップアラウンドが発生する。バッファライト周期カウント部１７０は、バッファライト完了ポインタのラップアラウンドを検出し、バッファライト周期カウンタ値を＋１カウントアップする。
　データ非破壊制御部１６０は、「バッファライト周期カウンタ値＝バッファリード周期カウンタ値」かつ「バッファライト完了ポインタ値≦バッファリードポインタ値」を検出し、データ準備完了と判定し、転送先ライト可能指示を出力する。バッファリード制御部１４０は、転送先ライト可能指示を検出したら、内部バッファ１３０のアドレス２８ｈ～００ｈの領域に対してバッファリード３を発行して転送先ライトデータを読み出す。転送先ライト制御部１５０は、転送先のアドレス２０ｈ～３８ｈの領域に対してライト３（４バーストライト）を発行する。
　図２６に示す手順５では、ＤＭＡ転送結果を示す。転送先に示すように、データ破壊が発生することなく、データの転送が完了している。
　図２７から図３１は、内部バッファ１３０のサイズより小さいサイズのデータをＤＭＡ転送し、両ポインタがラップアラウンドしなかったときのＤＭＡ転送時におけるデータの変化を示す図である。つまり、図２７から図３１は、「バッファライト周期カウンタ値＝バッファリード周期カウンタ値」となる場合におけるデータの変化を示す図である。なお、ここでは、簡略化のため、両ポインタがラップアラウンドしなかったときを具体例として挙げているが、両ポインタが同じ回数のラップアラウンドした場合でも同様の効果が得られる。
　図２７から図３１の例では、内部バッファ１３０のサイズを６４バイトとし、１マス２バイトを示す。また、図２７から図３１の転送元と転送先は同じデバイスとし、１マスは２バイトを示す。
　図２７から図３１の例では、転送元のアドレス００ｈ～３０ｈの領域のデータを転送先のアドレス１８ｈ～４８ｈの領域にデクリメント転送する。ＤＭＡ転送制御装置１００が転送元へ、リード１（３バーストリード）、リード２（４バーストリード）の順番で発行する。ＤＭＡ転送制御装置１００が転送先へ、ライト１（４バーストライト）、ライト２（３バーストライト）の順番で発行する。なお、リード先、ライト先のアドレスが３２バイト境界を跨いだ場合、端数処理として３バースト以下のバースト転送コマンドを発行する。
　図２７から図３１の転送元の右横に示すリード順番は、ＤＭＡ転送制御装置１００がリードデータを取得する順番を示し、Ｒ１～Ｒ７の順番にリードデータを受信し、同様の順番に内部バッファ１３０に書き込む。転送先の右横に示すライト順番は、ＤＭＡ転送制御装置１００が転送先にデータを出力する順番を示し、Ｗ１～Ｗ７の順番に内部バッファ１３０からライトデータを受信し、同様の順番に転送先に書き込む。
　図２７から図３１のバッファライト完了ポインタは内部バッファ１３０でデータが準備できた領域を、バッファリードポインタは内部バッファ１３０でリードする領域を示す。バッファライト周期カウンタはバッファライト完了ポインタのラップアラウンド回数を、バッファリード周期カウンタはバッファリードポインタのラップアラウンド回数を示す。両ポインタとも、ラップアラウンドするたびに＋１づつカウントアップする。
　まず、Ｓ１１で、ＤＭＡ転送制御装置１００には、以下の設定情報が設定される。
転送元アドレス：００ｈ
転送先アドレス：３０ｈ
転送サイズ：５６バイト
転送タイプ：デクリメント転送
　次に、Ｓ１２で、データ非破壊制御部１６０により各制御部及び各カウント部へデクリメント転送であることが通知される。そして、Ｓ１４へ進み、デクリメント転送によるＤＭＡ転送が実行される。
　図２７に示す手順１では、転送元リード制御部１１０が、転送元のアドレス２０ｈ～３０ｈの領域に対してリード１（３バーストリード）を発行する。転送元からリードデータを受信したら、バッファライト制御部１２０は内部バッファ１３０へ、リード１に対応するバッファライト１を発行し、アドレス２８ｈ～３８ｈの領域にリードデータを書き込む。バッファライト１が完了したら、バッファライト制御部１２０は、バッファライト完了ポインタを２８ｈに更新する。
　バッファリード制御部１４０は、バッファリードポインタを、転送先へ発行するライト１（４バーストライト）で出力するデータの読み出し領域（２０ｈ）に設定する。
　図２８に示す手順２では、転送元リード制御部１１０は、転送元のアドレス００ｈ～１８ｈの領域に対してリード２（４バーストリード）を発行する。転送元からリードデータを受信したら、バッファライト制御部１２０は、内部バッファ１３０へリード２に対応するバッファライト２を発行し、アドレス０８ｈ～２０ｈの領域にリードデータを書き込む。ここでは、バッファライト２が未完了であり、バッファライト制御部１２０は、バッファライト完了ポインタは更新されていないとする。
　データ非破壊制御部１６０は、「バッファライト周期カウンタ値＝バッファリード周期カウンタ値」かつ「バッファライト完了ポインタ値＞バッファリードポインタ値」を検出し、データ準備未完了と判定し、転送先ライト可能指示を出力しない。バッファリード制御部１４０は、転送先ライト可能指示を未検出なので、バッファリード１を発行しない。転送先ライト制御部１５０も同様に、ライト１を発行しない。なお、手順２の状態では、次のライト１に必要なデータ量（４バースト分）はあるが、必要なデータ種類（１３～２８のデータ）は揃っていないので、データ準備未完了と判断する。
　図２９に示す手順３では、バッファライト２が完了し、バッファライト制御部１２０は、バッファライト完了ポインタを０８ｈに更新する。
　データ非破壊制御部１６０は、「バッファライト周期カウンタ値＝バッファリード周期カウンタ値」かつ「バッファライト完了ポインタ値≦バッファリードポインタ値」を検出し、データ準備完了と判定し、転送先ライト可能指示を出力する。バッファリード制御部１４０は、転送先ライト可能指示を検出したら、内部バッファ１３０のアドレス２０ｈ～３８ｈの領域に対してバッファリード１を発行して転送先ライトデータを読み出す。転送先ライト制御部１５０は、転送先のアドレス３０ｈ～４８ｈの領域に対してライト１（４バーストライト）を発行する。
　図３０に示す手順４では、バッファリード制御部１４０は、バッファリード１が完了すると、バッファリードポインタを０８ｈに更新する。データ非破壊制御部１６０は、「バッファライト周期カウンタ値＝バッファリード周期カウンタ値」かつ「バッファライト完了ポインタ値≦バッファリードポインタ値」を検出し、データ準備完了と判定し、転送先ライト可能指示を出力する。バッファリード制御部１４０は、転送先ライト可能指示を検出したら、内部バッファ１３０のアドレス０８ｈ～１８ｈの領域に対してバッファリード２を発行して転送先ライトデータを読み出す。転送先ライト制御部１５０は、転送先のアドレス１８ｈ～２８ｈの領域に対してライト２（３バーストライト）を発行する。
　図３１に示す手順５では、ＤＭＡ転送結果を示す。転送先に示すように、データ破壊が発生することなく、データの転送が完了している。
　実施の形態２．
　実施の形態１では、ＣＰＵ２００がインクリメント転送を行うか、デクリメント転送を行うかを指定した。つまり、ＣＰＵ２００側でインクリメント転送を行うべきか、デクリメント転送を行うべきかの判断をする必要があった。
　実施の形態２では、ＤＭＡ転送制御装置１００が転送元領域と転送先領域との重なりの状態に応じて、インクリメント転送を行うべきか、デクリメント転送を行うべきかを適切に判断する方法について説明する。
　実施の形態２に係るＤＭＡ転送制御装置１００は、実施の形態１に係るＤＭＡ転送制御装置１００と、データ非破壊制御部１６０の構成のみ異なる。
　図３２は、実施の形態２に係るデータ非破壊制御部１６０の構成図である。実施の形態２に係るデータ非破壊制御部１６０は、実施の形態１に係るデータ非破壊制御部１６０が備える転送タイプ設定レジスタ１６１を備えていない。その代わりに、実施の形態２に係るデータ非破壊制御部１６０は、データ非破壊機能ＯＮ／ＯＦＦ設定レジスタ１９１、転送元アドレス設定レジスタ１９２、転送先アドレス設定レジスタ１９３、転送サイズ設定レジスタ１９４、転送タイプ判断部１９５を備える。
　データ非破壊機能ＯＮ／ＯＦＦ設定レジスタ１９１には、データ非破壊機能をＯＮ（有効）にするか、ＯＦＦ（無効）にするかが設定される。
　転送元アドレス設定レジスタ１９２には、転送元領域の先頭アドレスが設定される。転送先アドレス設定レジスタ１９３には、転送先領域の先頭アドレスが設定される。転送サイズ設定レジスタ１９４には、転送データのサイズが設定される。
　転送タイプ判断部１９５は、データ非破壊機能ＯＮ／ＯＦＦ設定レジスタ１９１にＯＮと設定されている場合、以下のように転送タイプを判断し、各制御部へ通知する。
（Ａ）転送元領域と転送先領域とが重ならない場合、インクリメント転送と判断する。
（Ｂ）転送元領域と転送先領域とが重なる場合、以下の（ａ）から（ｃ）のように判断する。
（ａ）転送元領域と転送先領域とが全く同じ領域ならインクリメント転送と判断する。
（ｂ）転送元アドレス設定レジスタ１９２に設定されたアドレス（転送元領域の先頭アドレス）のアドレス値が、転送先アドレス設定レジスタ１９３に設定されたアドレス（転送先領域の先頭アドレス）のアドレス値より小さいならデクリメント転送と判断する。
（ｃ）転送元アドレス設定レジスタ１９２に設定されたアドレス（転送元領域の先頭アドレス）のアドレス値が、転送先アドレス設定レジスタ１９３に設定されたアドレス（転送先領域の先頭アドレス）のアドレス値より大きいならインクリメント転送と判断する。
　一方、転送タイプ判断部１９５は、データ非破壊機能ＯＮ／ＯＦＦ設定レジスタ１９１にＯＦＦと設定されている場合、常にインクリメント転送と各制御部へ通知する。
　図３３は、実施の形態２に係るＤＭＡ転送制御装置１００全体の動作を示すフローチャートである。
　Ｓ７１は、図９のＳ１１と同様である。この際、データ非破壊機能をＯＮとするかＯＦＦとするかもレジスタに設定される。
　Ｓ７２では、データ非破壊制御部１６０がレジスタ（データ非破壊機能ＯＮ／ＯＦＦ設定レジスタ１９１）の設定がＯＮか否かを判定する。ＯＮである場合、処理をＳ７３へ進め、ＯＦＦである場合、インクリメント転送であることを各制御部へ通知して、処理をＳ７５へ進める。
　Ｓ７３では、データ非破壊制御部１６０がインクリメント転送であるか、デクリメント転送であるかを判定する。デクリメント転送である場合、デクリメント転送であることを各制御部へ通知して、処理をＳ７４へ進める。一方、インクリメント転送である場合、インクリメント転送であることを各制御部へ通知して、処理をＳ７５へ進める。
　Ｓ７４では、ＤＭＡ転送制御装置１００がメモリ３００に対してデクリメント転送を行う。一方、Ｓ７５では、ＤＭＡ転送制御装置１００がメモリ３００に対してインリメント転送を行う。
　そして、Ｓ７６では、ＤＭＡ転送制御装置１００が指定されたデータ長のデータを転送し終えた場合等、ＤＭＡ転送停止要因があったときに転送動作を停止する。
　以上のように、実施の形態２に係るＤＭＡ転送制御装置１００によれば、ＣＰＵ２００が転送タイプを指示することなく、ＤＭＡ転送制御装置１００側で適切な転送タイプを判断した上で、データ転送を行うことができる。
　なお、以上の説明において、各制御部は、例えば、回路等によって構成されており、「～部」を「～回路」と読み代えても構わない。
　１０　ＤＭＡ転送システム、１００　ＤＭＡ転送制御装置、１１０　転送元リード制御部、１２０　バッファライト制御部、１３０　内部バッファ、１４０　バッファリード制御部、１５０　転送先ライト制御部、１６０　データ非破壊制御部、１６１　転送タイプ設定レジスタ、１６２　バッファライト完了ポインタ設定レジスタ、１６３　バッファリードポインタ設定レジスタ、１６４　第１バッファ準備完了判断部、１６５　第２バッファ準備完了判断部、１６６　ラップアラウンド回数一致判断部、１６７　セレクタ、１７０　バッファライト周期カウント部、１７１　ラップアラウンド検出部、１７２　ラップアラウンド回数カウント部、１８０　バッファリード周期カウント部、１８１　ラップアラウンド検出部、１８２　ラップアラウンド回数カウント部、１９１　データ非破壊機能ＯＮ／ＯＦＦ設定レジスタ、１９２　転送元アドレス設定レジスタ、１９３　転送先アドレス設定レジスタ、１９４　転送サイズ設定レジスタ、１９５　転送タイプ判断部、２００　ＣＰＵ、３００　メモリ。

Claims (7)

  1. 　転送元領域に記憶されたデータを転送先領域へ転送するデータ転送装置であり、
    　前記転送元領域に記憶されたデータを読み出すリードコマンドを出力する転送元リード制御部と、
    　前記転送元リード制御部が出力したリードコマンドによって読み出されたデータを取得してリングバッファへ書き込むバッファライト制御部と、
    　前記バッファライト制御部が書き込んだデータを前記リングバッファから読み出して、前記転送先領域へ送信するバッファリード制御部と、
    　前記バッファリード制御部が前記転送先領域へ送信したデータを、前記転送先領域へ書き込むライトコマンドを出力する転送先ライト制御部と、
    　前記バッファライト制御部によるラップアラウンドの回数をカウントするライト周期カウント部と、
    　前記バッファリード制御部によるラップアラウンドの回数をカウントするリード周期カウント部と、
    　前記ライト周期カウント部がカウントした回数と、前記リード周期カウント部がカウントした回数との大小関係から、前記転送先領域へのデータ書き込みを許可するか否かを判定するデータ非破壊制御部と
    を備え、
    　前記バッファリード制御部は、書き込みを許可すると前記データ非破壊制御部が判定した場合に、データを前記リングバッファから読み出し、
    　前記転送先ライト制御部は、書き込みを許可すると前記データ非破壊制御部が判定した場合に、前記ライトコマンドを出力して、前記バッファリード制御部が前記転送先領域へ送信したデータを前記転送先領域へ書き込む
    ことを特徴とするデータ転送装置。
  2. 　前記データ非破壊制御部は、さらに、前記バッファライト制御部がデータの書き込みを完了した前記リングバッファにおけるアドレス値と、前記バッファリード制御部がデータを読み出そうとしている前記リングバッファにおけるアドレス値との大小関係から、前記転送先領域へのデータ書き込みを許可するか否かを判定する
    ことを特徴とする請求項１に記載のデータ転送装置。
  3. 　前記転送元リード制御部は、単位量のデータづつ所定個の単位量のデータをリード開始アドレスからアドレス値の昇順に読み出すリードコマンドを、前記リード開始アドレスのアドレス値が降順になるように複数個生成して順に出力し、
    　前記バッファライト制御部は、前記転送元リード制御部が出力した各リードコマンドについて、前記転送元リード制御部がリードコマンドを出力した順に、そのリードコマンドによって読み出されたデータを単位量づつ取得して、そのリードコマンドにおけるリード開始アドレスに対応するリングバッファにおけるアドレスからアドレス値の昇順に書き込むとともに、そのリードコマンドによって読み出されたデータの前記リングバッファへの書き込みが終了した場合に、前記リード開始アドレスに対応するリングバッファにおけるアドレスにライト完了ポインタを設定し、
    　前記転送先ライト制御部は、単位量のデータづつ所定個の単位量のデータをライト開始アドレスからアドレス値の昇順に書き込むライトコマンドを、前記ライト開始アドレスのアドレス値が降順になるように複数個生成して順に出力し、
    　前記バッファリード制御部は、前記転送先ライト制御部が次に出力するライトコマンドにおけるライト開始アドレスに対応する、前記リングバッファにおけるアドレスにリードポインタを設定し、
    　前記データ非破壊制御部は、前記ライト周期カウント部がカウントした回数が前記リード周期カウント部がカウントした回数よりも多い場合と、前記ライト周期カウント部がカ
    ウントした回数と前記リード周期カウント部がカウントした回数とが同じであり、前記リードポインタが設定されたアドレスのアドレス値が、前記ライト完了ポインタに設定されたアドレスのアドレス値以上である場合とに、書き込みを許可すると判定し、
    　前記バッファリード制御部は、書き込みを許可すると前記データ非破壊制御部が判定した場合に、前記リードポインタが設定されたアドレスからアドレス値の昇順に単位量づつデータを読み出し、
    　前記転送先ライト制御部は、書き込みを許可すると前記データ非破壊制御部が判定した場合に、次のライトコマンドを出力する
    ことを特徴とする請求項２に記載のデータ転送装置。
  4. 　前記データ非破壊制御部は、前記転送元領域と前記転送先領域とが重複する場合であって、前記転送元領域の先頭位置を表す先頭アドレスのアドレス値が前記転送先領域の先頭位置を表す先頭アドレスのアドレス値以下である場合には、デクリメント転送を行い、他の場合には、インクリメント転送を行うと判定し、
    　前記転送元リード制御部は、デクリメント転送を行うと前記データ非破壊制御部が判定した場合、前記リード開始アドレスのアドレス値が降順になるように前記リードコマンドを複数個生成して順に出力し、インクリメント転送を行うと前記データ非破壊制御部が判定した場合、前記リード開始アドレスのアドレス値が昇順になるように前記リードコマンドを複数個生成して順に出力し、
    　前記転送先ライト制御部は、デクリメント転送を行うと前記データ非破壊制御部が判定した場合、前記ライト開始アドレスのアドレス値が降順になるように前記ライトコマンドを複数個生成して順に出力し、インクリメント転送を行うと前記データ非破壊制御部が判定した場合、前記ライト開始アドレスのアドレス値が昇順になるように前記ライトコマンドを複数個生成して順に出力し、
    　前記データ非破壊制御部は、デクリメント転送を行うと判定した場合、前記ライト周期カウント部がカウントした回数が前記リード周期カウント部がカウントした回数よりも多い場合と、前記ライト周期カウント部がカウントした回数と前記リード周期カウント部がカウントした回数とが同じであり、前記リードポインタが設定されたアドレスのアドレス値が、前記ライト完了ポインタに設定されたアドレスのアドレス値以上である場合とに、書き込みを許可すると判定し、インクリメント転送を行うと判定した場合、前記リードポインタと前記ライト完了ポインタとに設定されたアドレスに関わらず、書き込みを許可すると判定する
    ことを特徴とする請求項３に記載のデータ転送装置。
  5. 　前記バッファライト制御部は、リードコマンドによって読み出されたデータをリード用バスを介して取得し、
    　前記バッファリード制御部は、前記リングバッファから読み出したデータを前記リード用バスとは異なるライト用バスを介して転送先領域へ送信する
    ことを特徴とする請求項１から４までのいずれかに記載のデータ転送装置。
  6. 　転送元領域に記憶されたデータを転送先領域へ転送するデータ転送方法であり、
    　前記転送元領域に記憶されたデータを読み出すリードコマンドを出力する転送元リード制御ステップと、
    　前記転送元リード制御ステップで出力したリードコマンドによって読み出されたデータを取得してリングバッファへ書き込むバッファライト制御ステップと、
    　前記バッファライト制御ステップで書き込んだデータを前記リングバッファから読み出して、前記転送先領域へ送信するバッファリード制御ステップと、
    　前記バッファリード制御ステップで前記転送先領域へ送信したデータを、前記転送先領域へ書き込むライトコマンドを出力する転送先ライト制御ステップと、
    　前記バッファライト制御ステップによるラップアラウンドの回数をカウントするライト
    周期カウントステップと、
    　前記バッファリード制御ステップによるラップアラウンドの回数をカウントするリード周期カウントステップと、
    　前記ライト周期カウントステップでカウントした回数と、前記リード周期カウントステップでカウントした回数との大小関係から、前記転送先領域へのデータ書き込みを許可するか否かを判定するデータ非破壊制御ステップと
    を備え、
    　前記バッファリード制御ステップでは、書き込みを許可すると前記データ非破壊制御ステップで判定した場合に、データを前記リングバッファから読み出し、
    　前記転送先ライト制御ステップでは、書き込みを許可すると前記データ非破壊制御ステップで判定した場合に、前記ライトコマンドを出力して、前記バッファリード制御ステップで前記転送先領域へ送信したデータを前記転送先領域へ書き込む
    ことを特徴とするデータ転送方法。
  7. 　転送元領域に記憶されたデータを転送先領域へ転送するデータ転送プログラムであり、
    　前記転送元領域に記憶されたデータを読み出すリードコマンドを出力する転送元リード制御処理と、
    　前記転送元リード制御処理で出力したリードコマンドによって読み出されたデータを取得してリングバッファへ書き込むバッファライト制御処理と、
    　前記バッファライト制御処理で書き込んだデータを前記リングバッファから読み出して、前記転送先領域へ送信するバッファリード制御処理と、
    　前記バッファリード制御処理で前記転送先領域へ送信したデータを、前記転送先領域へ書き込むライトコマンドを出力する転送先ライト制御処理と、
    　前記バッファライト制御処理によるラップアラウンドの回数をカウントするライト周期カウント処理と、
    　前記バッファリード制御処理によるラップアラウンドの回数をカウントするリード周期カウント処理と、
    　前記ライト周期カウント処理でカウントした回数と、前記リード周期カウント処理でカウントした回数との大小関係から、前記転送先領域へのデータ書き込みを許可するか否かを判定するデータ非破壊制御処理と
    をコンピュータに実行させ、
    　前記バッファリード制御処理では、書き込みを許可すると前記データ非破壊制御処理で判定した場合に、データを前記リングバッファから読み出し、
    　前記転送先ライト制御処理では、書き込みを許可すると前記データ非破壊制御処理で判定した場合に、前記ライトコマンドを出力して、前記バッファリード制御処理で前記転送先領域へ送信したデータを前記転送先領域へ書き込む
    ことを特徴とするデータ転送プログラム。
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