TWI615770B - 資料存取方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

資料存取方法、記憶體控制電路單元與記憶體儲存裝置 Download PDF

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Abstract

一種用於記憶體儲存裝置的資料存取方法，所述記憶體儲存裝置中配置有可複寫式非揮發性記憶體模組與緩衝記憶體。本方法包括：接收至少一操作指令，此至少一操作指令包括至少一讀取指令；以及計數至少一讀取指令的累計資料量，且當累計資料量達到資料量門檻值時，將緩衝記憶體中的資料寫入至可複寫式非揮發性記憶體模組中。

Description

資料存取方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種資料存取方法，以及使用此方法的記憶體控制電路單元與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
在使用可複寫式非揮發性記憶體作為儲存媒體的記憶體儲存裝置中，通常也會配置緩衝記憶體，用以暫存程式碼、資料或是用於記憶體儲存裝置在執行背景(background)工作時資料的暫存區域，並且此些暫存程式碼與資料會被儲存在緩衝記憶體的緩存單元中。例如，當接收到寫入指令而執行寫入操作時，記憶體儲存裝置的控制器會將對應寫入指令的資料寫入緩存單元，並且更新邏輯單元-緩存單元映射表以記錄每一緩存單元所對應的邏輯單元。並且當接收到讀取指令而執行讀取操作時，記憶體儲存裝置的控制器會根據所述邏輯單元-緩存單元映射表，搜尋儲存對應讀取指令之資料的緩存單元，並從所搜尋到的緩存單元中讀取所述資料。
然而，當緩衝記憶體中已暫存大量的資料時，記憶體儲存裝置的控制器需消耗許多時間搜尋邏輯單元-緩存單元映射表，由此造成主機系統讀取時間過長且讀取速度下降，使記憶體儲存裝置的整體性能下降。因此，如何提升讀取資料時的效率以使得記憶體儲存裝置的整體性能提升，為此領域技術人員所關心的議題。
本發明提供一種資料存取方法、記憶體控制器與記憶體儲存裝置，可降低主機系統讀取操作的時間，並有效提升記憶體控制電路單元(或記憶體管理電路)讀取資料時的效率。
本發明的一範例實施例提出一種資料存取方法，用於一記憶體儲存裝置，其中此記憶體儲存裝置包括一可複寫式非揮發性記憶體模組與一緩衝記憶體。本資料存取方法包括：接收至少一操作指令，且所述至少一操作指令包括至少一讀取指令；以及計數所述至少一讀取指令的一累計資料量，且當所述累計資料量達到一資料量門檻值時，將所述緩衝記憶體中的資料寫入至可複寫式非揮發性記憶體模組中。
在本發明的一範例實施例中，上述至少一操作指令包括至少一寫入指令，且所述至少一操作指令中的至少一寫入指令以外的操作指令皆為讀取指令。
在本發明的一範例實施例中，上述緩衝記憶體具有多個緩存單元，且所述資料存取方法更包括：判斷所述緩衝記憶體中的有效資料計數值是否為預定值。倘若有效資料計數值為預定值時，從可複寫式非揮發性記憶體模組中讀取對應所述至少一讀取指令的資料，反之，倘若所述有效資料計數值非為預定值時，根據一邏輯單元-緩存單元映射表從緩存單元中讀取對應所述至少一讀取指令的資料，其中計數至少一讀取指令的累計資料量的步驟是在判斷有效資料計數值非為預定值之後執行。
在本發明的一範例實施例中，上述預定值為零。
在本發明的一範例實施例中，上述資料存取方法更包括：當接收到寫入指令時，將所述累計資料量歸零，以及將對應寫入指令的寫入資料暫存至緩存單元之中未被佔用的至少一個緩存單元，且計數有效資料計數值。
在本發明的一範例實施例中，上述資料存取方法，更包括：將緩存單元中的資料寫入至可複寫式非揮發性記憶體模組中之後，將所述有效資料計數值歸零。
本發明的一範例實施例提出一種記憶體控制電路單元，用於控制可複寫式非揮發性記憶體模組。本記憶體控制電路單元包括主機介面、記憶體介面、緩衝記憶體及記憶體管理電路。主機介面耦接至一主機系統，記憶體介面耦接至可複寫式非揮發性記憶體模組，緩衝記憶體耦接至主機介面及記憶體介面，記憶體管理電路耦接至主機介面、記憶體介面與緩衝記憶體。記憶體管理電路用以接收至少一操作指令，其中所述至少一操作指令包括至少一讀取指令。記憶體管理電路會計數至少一讀取指令的累計資料量，且當累計資料量達到資料量門檻值時，將緩衝記憶體中的資料寫入至可複寫式非揮發性記憶體模組中。
在本發明的一範例實施例中，上述至少一操作指令包括至少一寫入指令，且所述至少一操作指令中的至少一寫入指令以外的操作指令皆為讀取指令。
在本發明的一範例實施例中，上述緩衝記憶體具有多個緩存單元，且記憶體管理電路會判斷所述緩衝記憶體中的有效資料計數值是否為預定值。倘若有效資料計數值為預定值時，記憶體管理電路會從可複寫式非揮發性記憶體模組中讀取對應所述至少一讀取指令的資料。反之，倘若有效資料計數值非為預定值時，記憶體管理電路會根據邏輯單元-緩存單元映射表從緩存單元中讀取對應所述至少一讀取指令的資料，其中記憶體管理電路是在判斷有效資料計數值非為零之後，執行計數至少一讀取指令的累計資料量的操作。
在本發明的一範例實施例中，上述預定值為零。
在本發明的一範例實施例中，上述記憶體管理電路會在當接收到一寫入指令時，將所述累計資料量歸零，以及將對應此寫入指令的寫入資料暫存至緩存單元之中未被佔用的至少一個緩存單元，且計數所述有效資料計數值。
在本發明的一範例實施例中，在將緩存單元中的資料寫入至可複寫式非揮發性記憶體模組中之後，所述記憶體管理電路會將所述有效資料計數值歸零。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及上述的記憶體控制電路單元。連接介面單元耦接至主機系統，記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組並且包括緩衝記憶體。記憶體控制電路單元用以接收至少一操作指令，且所述至少一操作指令包括至少一讀取指令。記憶體控制電路單元會計數至少一讀取指令的累計資料量，且當累計資料量達到資料量門檻值時，將緩衝記憶體中的資料寫入至可複寫式非揮發性記憶體模組中。
在本發明的一範例實施例中，上述至少一操作指令包括至少一寫入指令，且所述至少一操作指令中的至少一寫入指令以外的操作指令皆為讀取指令。
在本發明的一範例實施例中，上述緩衝記憶體具有多個緩存單元，且記憶體控制電路單元會判斷緩衝記憶體中的有效資料計數值是否為預定值。倘若有效資料計數值為預定值時，記憶體控制電路單元會從可複寫式非揮發性記憶體模組中讀取對應所述至少一讀取指令的資料。反之，倘若有效資料計數值非為預定值時，記憶體控制電路單元會根據邏輯單元-緩存單元映射表從緩存單元中讀取對應所述至少一讀取指令的資料，其中記憶體控制電路單元是在判斷有效資料計數值非為零之後，執行計數至少一讀取指令的累計資料量的操作。
在本發明的一範例實施例中，上述預定值為零。
在本發明的一範例實施例中，上述記憶體控制電路單元會在當接收到一寫入指令時，將所述累計資料量歸零，以及將對應此寫入指令的寫入資料暫存至緩存單元之中未被佔用的至少一個緩存單元，且計數所述有效資料計數值。
在本發明的一範例實施例中，將緩存單元中的資料寫入至可複寫式非揮發性記憶體模組中之後，上述記憶體控制電路單元會將所述有效資料計數值歸零。
基於上述，上述範例實施例是藉由計數連續接收之讀取指令的累計資料量以將緩衝記憶體中的資料清空並寫入可複寫式非揮發性記憶體模組。如此一來，可在緩衝記憶體無儲存有效資料時，省略執行搜尋邏輯單元-緩存單元映射表的操作，且在緩衝記憶體儲存有有效資料時，避免邏輯單元-緩存單元映射表過大而造成的記憶體控制電路單元(或記憶體管理電路)之讀取速度下降的問題。據此，上述範例實施例可有效提升記憶體儲存裝置的整體性能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線的方式耦接至記憶體儲存裝置10。耦接或無線傳輸至記憶體儲存裝置10，其中記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。其中，無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的各種類型記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各種類型的式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組(byte)。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為多階記憶胞(Multi Level Cell，MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組)。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是單階記憶胞(Single Level Cell，SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組)、複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
圖6是根據一範例實施例所繪示之緩衝記憶體的示意圖。
請參照圖6，在本範例實施例中，緩衝記憶體508具有512個緩存單元(即，緩存單元610(0)~610(511))，且每一個緩存單元的大小為4KB。此外，在本範例實施例中，四個緩存單元的大小為對應一個可複寫式非揮發性記憶體的實體程式化單元的大小。然而，必須暸解的是，本範例實施例不限定配置在緩衝記憶體508中的緩存單元的個數、緩存單元的大小以及主機系統11所傳送之資料的大小。例如，在其他範例實施例中，緩衝記憶體508中緩存單元的個數可以多於或少於512個緩存單元的大小。此外，主機系統11例如是以4KB為單位來傳送或存取資料，或者主機系統11每次所傳送或存取之資料的大小亦可以大於或小於4KB。
緩存單元610(0)~610(511)用以暫存來自於主機系統11欲寫入至可複寫式非揮發性記憶體模組406的資料與指令，或來自於可複寫式非揮發性記憶體模組406的資料。此外，緩存單元610(0)~610(511)亦可用於記憶體儲存裝置10中記憶體控制電路單元404(或記憶體管理電路502)執行背景工作時資料的暫存區域。例如，背景工作為映射表儲存、資料合併(garbage collection)及/或錯誤校正(error correction)等。
請再參照圖5，電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code, ECC Code)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
圖7A與圖7B是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖7A，記憶體控制電路單元404(或記憶體管理電路502)會將實體抹除單元410(0)~410(N)邏輯地分組為資料區702、閒置區704、系統區706與取代區708。
邏輯上屬於資料區702與閒置區704的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區702的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區704的實體抹除單元是用以替換資料區702的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路502會從閒置區704中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區702的實體抹除單元。
邏輯上屬於系統區706的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區708中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區708中仍存有正常之實體抹除單元並且資料區702的實體抹除單元損壞時，記憶體管理電路502會從取代區708中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區702、閒置區704、系統區706與取代區708之實體抹除單元的數量會依據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區702、閒置區704、系統區706與取代區708的分組關係會動態地變動。例如，當閒置區704中的實體抹除單元損壞而被取代區708的實體抹除單元取代時，則原本取代區708的實體抹除單元會被關聯至閒置區704。
請參照圖7B，如上所述，資料區702與閒置區704的實體抹除單元是以輪替方式來儲存主機系統11所寫入之資料。在本範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)會配置邏輯單元710(0)~710(D)給主機系統11，以映射至資料區702中部份的實體抹除單元414(0)~410(F-1)，以利於在以上述輪替方式來儲存資料之實體抹除單元中進行資料存取。特別是，主機系統11會透過邏輯單元710(0)~710(D)來存取資料區702中的資料。此外，記憶體控制電路單元404(或記憶體管理電路502)會建立邏輯-實體映射表(logical -physical mapping table)，以記錄邏輯單元與實體抹除單元之間的映射關係。此邏輯-實體映射表還可以例如是記錄邏輯單元與實體程式化單元、邏輯程式化單元與實體程式化單元及/或邏輯程式化單元與實體抹除單元之間的映射關係等各種邏輯與實體的對應關係，本發明不加以限制。
具體而言，在一般的緩衝記憶體508的存取中，當主機系統11執行寫入操作時，記憶體控制電路單元404(或記憶體管理電路502)會將對應此寫入操作的寫入資料暫存至緩衝記憶體508之緩存單元610(0)~610(511)中未被佔用的緩存單元中。當寫入資料順利地暫存至緩衝記憶體508後，記憶體控制電路單元404(或記憶體管理電路502)會發送一個確認訊息給主機系統11，以通知主機系統11此寫入操作已完成，並且根據配置給主機系統11的邏輯單元710(0)~710(D)，記錄儲存有資料的緩存單元與其所對應的邏輯單元以更新邏輯單元-緩存單元映射表。由此可在記憶體控制電路單元404(或記憶體管理電路502)運行讀取操作時，從邏輯單元-緩存單元映射表中搜尋所欲讀取之資料的邏輯位置以獲得儲存有所欲讀取之資料的緩存單元，並從所搜尋到的緩存單元中讀取所述資料。
一般而言，記憶體控制電路單元404(或記憶體管理電路502)會在緩衝記憶體508中的緩存單元610(0)~610(511)皆被佔用，且可複寫式非揮發性記憶體模組406的背景工作皆已完成時，將所有緩存單元610(0)~610(511)中的資料寫入至可複寫式非揮發性記憶體模組406中，並清空寫入緩存單元610(0)~610(511)中的資料，以再次接收來自主機系統11新的寫入資料或用於執行背景工作。然而，在緩衝記憶體508中的緩存單元被佔用的數量越多時，即代表上述邏輯單元-緩存單元映射表的大小也越大，換言之，當記憶體控制電路單元404(或記憶體管理電路502)運行讀取操作時，其需花費更多的時間搜尋邏輯單元-緩存單元映射表，據此，記憶體控制電路單元404(或記憶體管理電路502)的讀取速度會下降，且造成主機系統11讀取時間過長。
為了避免記憶體控制電路單元404(或記憶體管理電路502)的讀取速度下降而影響記憶體儲存裝置的性能，在本範例實施例中，在記憶體控制電路單元404(或記憶體管理電路502)從主機系統11依序地接收至少一操作指令，且此些操作指令包括至少一讀取指令時，記憶體控制電路單元404(或記憶體管理電路502)會判斷所接收到的至少一讀取指令是否為一連串連續的讀取指令。在上述讀取指令為連續的讀取指令時，記憶體控制電路單元404(或記憶體管理電路502)會判斷對應緩衝記憶體508的緩存單元中的資料的有效資料計數值是否為預定值。倘若記憶體控制電路單元404(或記憶體管理電路502)判斷有效資料計數值為預定值時，記憶體控制電路單元404(或記憶體管理電路502)會直接從可複寫式非揮發性記憶體模組406中讀取對應目前接收之讀取指令的資料。由此可省略執行搜尋邏輯單元-緩存單元映射表的操作。值得注意的是，在此所指的「依序地接收至少一操作指令」與「讀取指令為連續的讀取指令」並不加以限制記憶體控制電路單元404(或記憶體管理電路502)在依序地接收一連串連續的讀取指令的期間，不能做其他的事。例如，記憶體控制電路單元404(或記憶體管理電路502)可在依序地接收一連串連續的讀取指令的同時，執行背景工作，例如，映射表儲存、資料合併(garbage collection)及/或錯誤校正(error correction)等操作。
在此，有效資料計數值用以記錄緩存單元之中儲存有效資料之緩存單元的數量，例如，每當記憶體控制電路單元404(或記憶體管理電路502)接收到寫入指令時，其會將對應此寫入指令的寫入資料暫存至緩存單元之中未被佔用的至少一個緩存單元，且將目前的有效資料計數值累加上此至少一個緩存單元的數量。然而，本發明並不限於此，例如，在另一範例實施例中，有效資料計數值用以記錄緩存單元之中所儲存的對應每一筆寫入指令的有效資料的筆數。此外，在本範例實施例中，上述預定值預設為零，換言之，在有效資料計數值為預定值時，即代表緩衝記憶體508中並沒有任何一個緩存單元儲存有效資料，也就是說，此時用以記錄每一緩存單元所對應之邏輯單元的邏輯單元-緩存單元映射表並不會有任何邏輯單元與緩存單元之對應關係的記錄，據此，記憶體控制電路單元404(或記憶體管理電路502)亦無須搜尋邏輯單元-緩存單元映射表，而可直接根據邏輯-實體映射表讀取可複寫式非揮發性記憶體模組406之資料區702中的資料。
相對而言，在有效資料計數值非為預定值(即，有效資料計數值非為零)時，即代表緩衝記憶體508中的緩存單元儲存有有效資料，因此，記憶體控制電路單元404(或記憶體管理電路502)會搜尋邏輯單元-緩存單元映射表以從緩存單元中讀取對應目前接收之讀取指令的資料。特別是，在本範例實施例中，倘若記憶體控制電路單元404(或記憶體管理電路502)判斷有效資料計數值非為預定值時，記憶體控制電路單元404(或記憶體管理電路502)會計數連續的讀取指令的累計資料量，例如，記憶體控制電路單元404(或記憶體管理電路502)會將目前的累計資料量的值累加上對應目前接收的讀取指令之資料的資料量，以獲得所接收之連續的讀取指令的總資料量。
接著，記憶體控制電路單元404(或記憶體管理電路502)會進一步判斷此累計資料量是否達到一資料量門檻值，例如，記憶體控制電路單元404(或記憶體管理電路502)是判斷累計資料量是否大於或等於資料量門檻值，並且在累計資料量大於或等於此資料量門檻值時，將儲存有有效資料之緩存單元中的資料寫入至可複寫式非揮發性記憶體模組406中。特別是，將儲存有有效資料之緩存單元中的資料寫入至可複寫式非揮發性記憶體模組406中之後，記憶體控制電路單元404(或記憶體管理電路502)會清空所有寫入緩存單元中的資料。亦即，此時緩衝記憶體508中並無儲存有有效資料的緩存單元，因此，記憶體控制電路單元404(或記憶體管理電路502)會將有效資料計數值歸零。換言之，在本範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)並非是在緩衝記憶體508中的緩存單元610(0)~610(511)皆被佔用時，才將緩存單元610(0)~610(511)中所有的資料寫入至可複寫式非揮發性記憶體模組406中。由此可避免邏輯單元-緩存單元映射表儲存過多的資料而使邏輯單元-緩存單元映射表過大，而導致記憶體控制電路單元404(或記憶體管理電路502)浪費許多的時間搜尋邏輯單元-緩存單元映射表的情況發生。
之後，由於有效資料計數值已被記憶體控制電路單元404(或記憶體管理電路502)歸零，據此，在記憶體控制電路單元404(或記憶體管理電路502)再次接收來自主機系統11新的讀取指令時，記憶體控制電路單元404(或記憶體管理電路502)會判斷對應緩衝記憶體508的緩存單元中的資料的有效資料計數值為預定值，而省略執行搜尋邏輯單元-緩存單元映射表的操作，並直接從可複寫式非揮發性記憶體模組406中讀取對應目前接收之讀取指令的資料，由此可提升記憶體控制電路單元404(或記憶體管理電路502)執行讀取操作的效能。
在此，資料量門檻值用以作為記憶體控制電路單元404(或記憶體管理電路502)判斷所接收之一連串連續讀取指令的累計資料量的大小的依據，例如，在本範例實施例中，資料量門檻值是32MB，並且由於每一個緩存單元的大小為4KB，因此，在主機系統11是以4KB為單位來存取或傳送資料的例子中，主機系統11連續下達8192次的讀取指令後，記憶體控制電路單元404(或記憶體管理電路502)所接收之連續的讀取指令的累計資料量的大小即會大於資料量門檻值(即，32MB)。然而，本發明並不加以限制主機系統11存取或傳送資料的單位，例如，在主機系統11所下達之一個讀取指令所對應之讀取資料的資料量即大於或等於32MB的例子中，主機系統11只須下達一個讀取指令或連續下達兩個讀取指令之後，記憶體控制電路單元404(或記憶體管理電路502)所接收之連續的讀取指令的累計資料量的大小即會大於資料量門檻值(即，32MB)。特別是，在此範例實施例中，由於累計資料量必須為所接收之一連串連續讀取指令的資料量大小，因此，在累計資料量未達資料量門檻值的情況下，記憶體控制電路單元404(或記憶體管理電路502)接收到寫入指令時，記憶體控制電路單元404(或記憶體管理電路502)會將累計資料量歸零，並重新計數連續讀取指令的累計資料量的大小。據此，藉由記憶體控制電路單元404(或記憶體管理電路502)在所接收之連續的讀取指令的累計資料量的大小達到一個資料量門檻值而進行清空緩存單元中之資料的機制，可避免來自主機系統11之操作指令為讀取指令與寫入指令交錯的情況下，使用緩衝記憶體508中大量的緩存單元來暫存寫入資料，所造成之邏輯單元-緩存單元映射表的擴大進而影響記憶體控制電路單元404(或記憶體管理電路502)之讀取速度下降的問題。必須瞭解的是，本發明亦不加以限制資料量門檻值的大小，例如，在另一範例實施例中，資料量門檻值可以大於或小於32MB。
在本發明另一範例實施例中，上述依序地接收之連續的操作指令中可容許有一至二個寫入指令，而連續的操作指令中一至二個寫入指令以外的操作指令皆為讀取指令，因此，記憶體控制電路單元404(或記憶體管理電路502)並不會在接收到第一個寫入指令時，即將累計資料量歸零。在此，類似地，記憶體控制電路單元404(或記憶體管理電路502)會判斷對應緩衝記憶體508的緩存單元中的資料的有效資料計數值是否為所述預定值。值得注意的是，在此例子中，預定值例如會被設為2，據此，在連續的操作指令中包括二個寫入指令時，記憶體控制電路單元404(或記憶體管理電路502)亦可以在有效資料計數值為此預定值時，直接從可複寫式非揮發性記憶體模組406中讀取對應目前所接收之取指令的資料。反之，在有效資料計數值非為此預定值時，計數連續的操作指令中此二個寫入指令以外的讀取指令的累計資料量，以在讀取指令的累計資料量大於資料量門檻值時將緩存單元中的資料寫入至可複寫式非揮發性記憶體模組406中。換言之，在此範例中，記憶體控制電路單元404(或記憶體管理電路502)是在其接收到超過兩個寫入指令時，才會將累計資料量歸零。必須瞭解的是，本發明亦不加以限制連續的操作指令中可容許之寫入指令的數量，例如，在另一範例實施例中，連續的操作指令中寫入指令的數量可大於兩個且預定值會被設為大於2。
為了更清楚地描述本發明之記憶體控制電路單元404(或記憶體管理電路502)執行資料存取方法的運作，以下將參照圖8A~圖8 C以一範例來進行說明。圖8A~圖8C是根據一範例實施例所繪示之記憶體控制電路單元(或記憶體管理電路)執行資料存取方法的範例示意圖。
請參照圖8A~圖8C，假設目前緩衝記憶體508被佔用的緩存單元的數目為101個(例如，被佔用的緩存單元為緩存單元610(0)~610(100))，因此，邏輯單元-緩存單元映射表800的大小會剛好為可記錄此101個儲存有有效資料的緩存單元的大小，以記錄緩存單元610(0)~610(100)所對應之邏輯單元。例如，緩存單元610(0)所對應的邏輯單元為710(1)，而緩存單元610(1)所對應的邏輯單元為710(5)。如圖8A所示，當記憶體控制電路單元404(或記憶體管理電路502)接收到讀取指令RCmd1後，記憶體控制電路單元404(或記憶體管理電路502)會識別此讀取指令RCmd1指示讀取儲存於邏輯單元710(5)中的資料，因此，記憶體控制電路單元404(或記憶體管理電路502)會根據邏輯單元-緩存單元映射表800搜尋邏輯單元710(5)到所對應的緩存單元610(1)，並從緩存單元610(1)中讀取此資料。
由於此時緩衝記憶體508中的緩存單元610(0)~610(100)儲存有有效資料，因此，在此例子中，目前的有效資料計數值例如為“101”。並且，如上所述，在預定值為零的例子中，記憶體控制電路單元404(或記憶體管理電路502)在接收到來自主機系統11的讀取指令RCmd1後，會先判斷有效資料計數值是否為零。在此，由於有效資料計數值“101”非為零，因此，記憶體控制電路單元404(或記憶體管理電路502)會將目前的累計資料量(例如，0KB)的值累加上對應目前接收的讀取指令RCmd1之資料的資料量(例如，4KB)以獲得累計資料量“4KB”。接著，記憶體控制電路單元404(或記憶體管理電路502)會判斷此累計資料量是否大於資料量門檻值。在本範例實施例中，資料量門檻值為“32MB”，因此，記憶體控制電路單元404(或記憶體管理電路502)還不會將儲存有有效資料之緩存單元中的資料寫入至可複寫式非揮發性記憶體模組406中。
也就是說，如圖8C所示，在記憶體控制電路單元404(或記憶體管理電路502)執行資料存取方法的階段S801中，記憶體控制電路單元404(或記憶體管理電路502)會持續地接收連續的讀取指令直到累計資料量大於資料量門檻值，且在累計資料量大於資料量門檻值時，進入階段S803以將儲存有有效資料之緩存單元中的資料寫入至可複寫式非揮發性記憶體模組406中。舉例而言，假設記憶體控制電路單元404(或記憶體管理電路502)已在階段S801中依序接收到讀取指令RCmd1以及多個連續的讀取指令，並且此時累計資料量已更新為“31998 KB”，因此，如圖8B所示，若記憶體控制電路單元404(或記憶體管理電路502)接著又從主機系統11接收到的讀取指令RCmd2，則記憶體控制電路單元404(或記憶體管理電路502)會根據邏輯單元-緩存單元映射表800從緩存單元610(0)中讀取對應邏輯單元710(1)的資料，並且將目前的累計資料量“31998KB”累加上對應目前接收的讀取指令RCmd2之資料的資料量(例如，4KB)以獲得累計資料量“32002KB”。此時，記憶體控制電路單元404(或記憶體管理電路502)會判斷累計資料量(即，32002KB)已超過資料量門檻值(即，32MB)，因此，在階段S803中，記憶體控制電路單元404(或記憶體管理電路502)會將緩存單元610(0)~610(100)中的有效資料寫入至可複寫式非揮發性記憶體模組406中。值得注意的是，在階段S803中，倘若記憶體控制電路單元404(或記憶體管理電路502)仍持續從主機系統11接收到讀取指令，由於緩存單元610(0)~610(100)中的有效資料可能尚未完全寫入至可複寫式非揮發性記憶體模組406中，因此，記憶體控制電路單元404(或記憶體管理電路502)仍會從邏輯單元-緩存單元映射表中搜尋儲存對應讀取指令之資料的緩存單元。
之後，在記憶體控制電路單元404(或記憶體管理電路502)將緩存單元610(0)~610(100)中的有效資料完全寫入至可複寫式非揮發性記憶體模組406中之後，記憶體控制電路單元404(或記憶體管理電路502)會進入階段S805，以將有效資料計數值歸零。特別是，在階段S805中，倘若記憶體控制電路單元404(或記憶體管理電路502)仍持續從主機系統11接收到讀取指令，由於緩存單元610(0)~610(100)中的有效資料已完全寫入至可複寫式非揮發性記憶體模組406中，因此，記憶體控制電路單元404(或記憶體管理電路502)會省略搜尋邏輯單元-緩存單元映射表的操作，而直接從可複寫式非揮發性記憶體模組406中讀取對應讀取指令之資料的實體抹除單元。值得一提的是，藉由上述記憶體控制電路單元404(或記憶體管理電路502)所執行的資料存取方法，可透過省略執行搜尋邏輯單元-緩存單元映射表的操作使得匯流排頻寬由130(KB/sec)提升至280(KB/sec)。
圖9與圖10是根據本發明的一範例實施例所繪示的資料存取方法的流程圖。
請先參照圖9，在步驟S901中，記憶體控制電路單元404(或記憶體管理電路502)接收至少一操作指令，且所述至少一操作指令包括至少一讀取指令。
之後，在步驟S903中，記憶體控制電路單元404(或記憶體管理電路502)會計數所述至少一讀取指令的累計資料量，且當累計資料量大於資料量門檻值時，將緩衝記憶體中的資料寫入至可複寫式非揮發性記憶體模組406中。
特別是，本發明的資料存取方法更包括根據有效資料計數值來決定是否直接從可複寫式非揮發性記憶體模組406中讀取對應讀取指令的資料。請參照圖10 ，其中步驟S1001相同於步驟S901且步驟S1009相同於步驟S903，在此不再重述。例如，在記憶體控制電路單元404(或記憶體管理電路502)接收至少一讀取指令後，記憶體控制電路單元404(或記憶體管理電路502)會在步驟S1003中，判斷緩衝記憶體508中的有效資料計數值是否為預定值。
倘若有效資料計數值為預定值時，在步驟S1005中，記憶體控制電路單元404(或記憶體管理電路502)會從可複寫式非揮發性記憶體模組406中讀取對應所述至少一讀取指令的資料。反之，倘若有效資料計數值非為預定值時，在步驟S1007中，記憶體控制電路單元404(或記憶體管理電路502)會根據邏輯單元-緩存單元映射表從緩存單元中讀取對應所述至少一讀取指令的資料。以及在步驟S1009中，記憶體控制電路單元404(或記憶體管理電路502)會執行相同於步驟S903的操作以在累計資料量大於資料量門檻值時，將緩衝記憶體中的資料寫入至可複寫式非揮發性記憶體模組406中。
然而，圖9與圖10中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖9與圖10中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖9與圖10的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明提出一種藉由計數連續接收之讀取指令的累計資料量以將緩衝記憶體中的資料清空並寫入可複寫式非揮發性記憶體模組的機制，可在緩衝記憶體中的有效資料計數值為預定值時，省略執行搜尋邏輯單元-緩存單元映射表的操作，並直接從可複寫式非揮發性記憶體模組中讀取資料，據此，可提升記憶體控制電路單元(或記憶體管理電路)讀取資料時的效率。另一方面，在緩衝記憶體中的有效資料計數值非為預定值時，透過上述機制可避免來自主機系統之操作指令為讀取指令與寫入指令交錯的情況下，邏輯單元-緩存單元映射表過大而造成的記憶體控制電路單元(或記憶體管理電路)之讀取速度下降的問題。如此一來，可有效提升記憶體儲存裝置的整體性能，並降低主機系統讀取操作的時間，以有效解決當緩衝記憶體儲存有大量資料時，主機系統讀取操作等待時間過長的問題。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30‧‧‧記憶體儲存裝置
11、31‧‧‧主機系統
12‧‧‧I/O裝置
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體(RAM)
113‧‧‧唯讀記憶體(ROM)
114‧‧‧資料傳輸介面
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統(GPS)模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡(eMMC)
342‧‧‧嵌入式多晶片封裝儲存裝置(eMCP)
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
610(0)~610(511)‧‧‧緩存單元
702‧‧‧資料區
704‧‧‧閒置區
706‧‧‧系統區
708‧‧‧取代區
710(0)~710(D)‧‧‧邏輯位址
800‧‧‧邏輯單元-緩存單元映射表
RCmd1、RCmd2‧‧‧讀取指令
S801、S803、S805‧‧‧資料存取方法的階段
S901、S903、S1001、S1003、S1005、S1007、S1009‧‧‧資料存取方法的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖6是根據一範例實施例所繪示之緩衝記憶體的示意圖。 圖7A與圖7B是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖8A~圖8C是根據一範例實施例所繪示之記憶體控制電路單元(或記憶體管理電路)執行資料存取方法的範例示意圖。 圖9與圖10是根據本發明的一範例實施例所繪示的資料存取方法的流程圖。
S901、S903‧‧‧資料存取方法的步驟

Claims (18)

  1. 一種資料存取方法，用於一記憶體儲存裝置，其中該記憶體儲存裝置包括一可複寫式非揮發性記憶體模組與一緩衝記憶體，該資料存取方法包括：從一主機系統接收至少一操作指令，其中該至少一操作指令包括至少一讀取指令；計數該至少一讀取指令的一累計資料量，且當該累計資料量達到一資料量門檻值時，將該緩衝記憶體中的資料寫入至該可複寫式非揮發性記憶體模組中，其中被寫入至該可複寫式非揮發性記憶體模組中的該緩衝記憶體的所述資料為根據一寫入指令從該主機系統接收且暫存至該緩衝記憶體的寫入資料。
  2. 如申請專利範圍第1項所述的資料存取方法，其中該至少一操作指令包括至少一寫入指令，且該至少一操作指令中的該至少一寫入指令以外的操作指令皆為讀取指令。
  3. 如申請專利範圍第1項所述的資料存取方法，其中該緩衝記憶體具有多個緩存單元，且該資料存取方法更包括：判斷該緩衝記憶體中的一有效資料計數值是否為一預定值；倘若該有效資料計數值為該預定值時，從該可複寫式非揮發性記憶體模組中讀取對應該至少一讀取指令的資料；以及倘若該有效資料計數值非為該預定值時，根據一邏輯單元-緩存單元映射表從該些緩存單元中讀取對應該至少一讀取指令的資料， 其中計數該至少一讀取指令的該累計資料量的步驟是在判斷該有效資料計數值非為該預定值之後執行。
  4. 如申請專利範圍第3項所述的資料存取方法，其中該預定值為零。
  5. 如申請專利範圍第3項所述的資料存取方法，其中該資料存取方法更包括：當接收到一寫入指令時，將該累計資料量歸零，以及將對應該寫入指令的寫入資料暫存至該些緩存單元之中未被佔用的至少一個緩存單元，且計數該有效資料計數值。
  6. 如申請專利範圍第5項所述的資料存取方法，更包括：將該些緩存單元中的資料寫入至該可複寫式非揮發性記憶體模組中之後，將該有效資料計數值歸零。
  7. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一緩衝記憶體，耦接至該主機介面及該記憶體介面；以及一記憶體管理電路，耦接至該主機介面、該記憶體介面與該緩衝記憶體，並且用以從該主機系統接收至少一操作指令，其中該至少一操作指令包括至少一讀取指令，該記憶體管理電路更用以計數該至少一讀取指令的一累計資料量，且當該累計資料量達到一資料量門檻值時，將緩衝記憶體 中的資料寫入至該可複寫式非揮發性記憶體模組中，其中被寫入至該可複寫式非揮發性記憶體模組中的該緩衝記憶體的所述資料為根據一寫入指令從該主機系統接收且暫存至該緩衝記憶體的寫入資料。
  8. 如申請專利範圍第7項所述的記憶體控制電路單元，其中該至少一操作指令包括至少一寫入指令，且該至少一操作指令中的該至少一寫入指令以外的操作指令皆為讀取指令。
  9. 如申請專利範圍第7項所述的記憶體控制電路單元，其中該緩衝記憶體具有多個緩存單元，且該記憶體管理電路更用以判斷該緩衝記憶體中的一有效資料計數值是否為一預定值，其中倘若該有效資料計數值為該預定值時，該記憶體管理電路更用以從該可複寫式非揮發性記憶體模組中讀取對應該至少一讀取指令的資料，其中倘若該有效資料計數值非為零時，該記憶體管理電路更用以根據一邏輯單元-緩存單元映射表從該些緩存單元中讀取對應該至少一讀取指令的資料，其中該記憶體管理電路是在判斷該有效資料計數值非為零之後，執行計數該至少一讀取指令的該累計資料量的操作。
  10. 如申請專利範圍第9項所述的記憶體控制電路單元，其中該預定值為零。
  11. 如申請專利範圍第9項所述的記憶體控制電路單元，其中該記憶體管理電路更用以當接收到一寫入指令時，將該累計資 料量歸零，以及將對應該寫入指令的寫入資料暫存至該些緩存單元之中未被佔用的至少一個緩存單元，且計數該有效資料計數值。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中在將該些緩存單元中的資料寫入至該可複寫式非揮發性記憶體模組中之後，該記憶體管理電路更用以將該有效資料計數值歸零。
  13. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元包括一緩衝記憶體，並且用以從該主機系統接收至少一操作指令，其中該至少一操作指令包括至少一讀取指令，該記憶體控制電路單元更用以計數該至少一讀取指令的一累計資料量，且當該累計資料量達到一資料量門檻值時，將該緩衝記憶體中的資料寫入至該可複寫式非揮發性記憶體模組中，其中被寫入至該可複寫式非揮發性記憶體模組中的該緩衝記憶體的所述資料為根據一寫入指令從該主機系統接收且暫存至該緩衝記憶體的寫入資料。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該至少一操作指令包括至少一寫入指令，且該至少一操作指令中的該至少一寫入指令以外的操作指令皆為讀取指令。
  15. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該緩衝記憶體具有多個緩存單元，且該記憶體控制電路單元更用以判斷該緩衝記憶體中的一有效資料計數值是否為一預定值，其中倘若該有效資料計數值為該預定值時，該記憶體控制電路單元更用以從該可複寫式非揮發性記憶體模組中讀取對應該至少一讀取指令的資料，其中倘若該有效資料計數值非為零時，該記憶體控制電路單元更用以根據一邏輯單元-緩存單元映射表從該些緩存單元中讀取對應該至少一讀取指令的資料，其中該記憶體控制電路單元是在判斷該有效資料計數值非為零之後，執行計數該至少一讀取指令的該累計資料量的操作。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該預定值為零。
  17. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以當接收到一寫入指令時，將該累計資料量歸零，以及將對應該寫入指令的寫入資料暫存至該些緩存單元之中未被佔用的至少一個緩存單元，且計數該有效資料計數值。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中在將該些緩存單元中的資料寫入至該可複寫式非揮發性記憶體模組中之後，該記憶體控制電路單元更用以將該有效資料計數值歸零。
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