TWI614755B - 解碼方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

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Abstract

本發明的一範例實施例提供一種用於可複寫式非揮發性記憶體模組的解碼方法,包括:獲得多個第一記憶胞的使用狀態資訊;根據使用狀態資訊使用第一讀取電壓準位讀取多個第二記憶胞以獲得至少一第一位元並使用第二讀取電壓準位讀取第二記憶胞以獲得至少一第二位元,其中第一位元對應於第二記憶胞中第一部分之記憶胞的儲存狀態,第二位元對應於第二記憶胞中第二部分之記憶胞的儲存狀態,且第一讀取電壓準位不同於第二讀取電壓準位;以及解碼包含第一位元與第二位元的多個第三位元。藉此,可提升解碼效率。

Description

解碼方法、記憶體儲存裝置及記憶體控制電路單元

本發明是有關於一種解碼技術,且特別是有關於一種解碼方法、記憶體儲存裝置及記憶體控制電路單元。

數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速,使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如,快閃記憶體)具有資料非揮發性、省電、體積小,以及無機械結構等特性,所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。

資料是以電荷的形式存在於可複寫式非揮發性記憶體模組的記憶胞中。在可複寫式非揮發性記憶體模組的使用過程中,記憶胞中的電荷可能會因各種因素流失,進而導致記憶胞的讀取發生錯誤。因此,在某些記憶體儲存裝置中,來自主機系統的資料會被編碼然後再被儲存。當主機系統欲讀取此資料時,編碼資料會被讀取並解碼以嘗試更正其中的錯誤。然後,被解碼並確認無誤的資料才會被傳送給主機系統。然而,在某些狀況下,若所讀取的資料中存在太多的錯誤,則此資料可能無法被成功地解碼。特別是,若可複寫式非揮發性記憶體模組包含三維結構的記憶胞陣列,則更容易因記憶胞之間的距離太近而加速記憶胞中的電荷流失。

有鑑於此,本發明提供一種解碼方法、記憶體儲存裝置及記憶體控制電路單元,可提升解碼效率。

本發明的一範例實施例提供一種解碼方法,其用於包括多個記憶胞的可複寫式非揮發性記憶體模組,所述解碼方法包括:獲得所述多個記憶胞中多個第一記憶胞的使用狀態資訊;根據所述使用狀態資訊使用第一讀取電壓準位讀取所述多個記憶胞中多個第二記憶胞以獲得至少一第一位元並使用第二讀取電壓準位讀取所述多個第二記憶胞以獲得至少一第二位元,其中所述至少一第一位元對應於所述多個第二記憶胞中第一部分之記憶胞的儲存狀態,所述至少一第二位元對應於所述多個第二記憶胞中第二部分之記憶胞的儲存狀態,且所述第一讀取電壓準位不同於所述第二讀取電壓準位;以及解碼包含所述至少一第一位元與所述至少一第二位元的多個第三位元。

在本發明的一範例實施例中,獲得所述多個記憶胞中所述多個第一記憶胞的所述使用狀態資訊的步驟包括:使用至少一第三讀取電壓準位讀取所述多個第一記憶胞以獲得所述多個第一記憶胞的所述使用狀態資訊。

在本發明的一範例實施例中,根據所述使用狀態資訊使用所述第一讀取電壓準位讀取所述多個第二記憶胞以獲得所述至少一第一位元並使用所述第二讀取電壓準位讀取所述多個第二記憶胞以獲得所述至少一第二位元的步驟包括:使用所述第一讀取電壓準位讀取所述多個第二記憶胞以獲得多個第一候選位元;使用所述第二讀取電壓準位讀取所述多個第二記憶胞以獲得多個第二候選位元;以及根據所述使用狀態資訊從所述多個第一候選位元中獲得所述至少一第一位元並從所述多個第二候選位元中獲得所述至少一第二位元。

在本發明的一範例實施例中,根據所述使用狀態資訊從所述多個第一候選位元中獲得所述至少一第一位元並從所述多個第二候選位元中獲得所述至少一第二位元的步驟包括:根據所述多個第一記憶胞中符合第一使用狀態的至少一記憶胞從所述多個第二記憶胞中決定至少一第一候選記憶胞;根據所述多個第一記憶胞中符合第二使用狀態的至少一記憶胞從所述多個第二記憶胞中決定至少一第二候選記憶胞;以及將所述多個第一候選位元中對應於所述至少一第一候選記憶胞的至少一位元決定為所述至少一第一位元,並將所述多個第二候選位元中對應於所述至少一第二候選記憶胞的至少一位元決定為所述至少一第二位元。

在本發明的一範例實施例中,所述的解碼方法更包括:根據所述至少一第一候選記憶胞的臨界電壓分布決定所述第一讀取電壓準位;以及根據所述至少一第二候選記憶胞的臨界電壓分布決定所述第二讀取電壓準位。

在本發明的一範例實施例中,根據所述使用狀態資訊使用所述第一讀取電壓準位讀取所述多個記憶胞中所述多個第二記憶胞以獲得所述至少一第一位元並使用所述第二讀取電壓準位讀取所述多個第二記憶胞以獲得所述至少一第二位元的步驟更包括:將所述多個第一候選位元暫存於第一緩衝區;從存有所述多個第一候選位元的所述第一緩衝區讀取所述至少一第一位元並將所述至少一第一位元傳送至第二緩衝區;將所述多個第二候選位元暫存於所述第一緩衝區;以及從存有所述多個第二候選位元的所述第一緩衝區讀取所述至少一第二位元並將所述至少一第二位元傳送至所述第二緩衝區,其中所述至少一第一位元與所述至少一第二位元在所述第二緩衝區中形成所述多個第三位元。

在本發明的一範例實施例中,所述多個第三位元更包括至少一第四位元,其對應於所述多個第二記憶胞中第三部分之記憶胞的儲存狀態。所述解碼方法更包括:根據所述使用狀態資訊使用第四讀取電壓準位讀取所述多個第二記憶胞以獲得所述至少第四位元,其中所述第四讀取電壓準位介於所述第一讀取電壓準位與所述第二讀取電壓準位之間。

本發明的另一範例實施例提供一種記憶體儲存裝置,其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以獲得所述多個記憶胞中多個第一記憶胞的使用狀態資訊。所述記憶體控制電路單元更用以根據所述使用狀態資訊發送第一讀取指令序列以指示使用第一讀取電壓準位讀取所述多個記憶胞中多個第二記憶胞以獲得至少一第一位元並發送第二讀取指令序列以指示使用第二讀取電壓準位讀取所述多個第二記憶胞以獲得至少一第二位元。所述至少一第一位元對應於所述多個第二記憶胞中第一部分之記憶胞的儲存狀態,所述至少一第二位元對應於所述多個第二記憶胞中第二部分之記憶胞的儲存狀態,且所述第一讀取電壓準位不同於所述第二讀取電壓準位。所述記憶體控制電路單元更用以解碼包含所述至少一第一位元與所述至少一第二位元的多個第三位元。

在本發明的一範例實施例中,所述記憶體控制電路單元獲得所述多個記憶胞中所述多個第一記憶胞的所述使用狀態資訊的操作包括:發送第三讀取指令序列以指示使用至少一第三讀取電壓準位讀取所述多個第一記憶胞以獲得所述多個第一記憶胞的所述使用狀態資訊。

在本發明的一範例實施例中,所述第一讀取指令序列用以指示使用所述第一讀取電壓準位讀取所述多個第二記憶胞以獲得多個第一候選位元。所述第二讀取指令序列用以指示使用所述第二讀取電壓準位讀取所述多個第二記憶胞以獲得多個第二候選位元。所述記憶體控制電路單元獲得所述至少一第一位元與所述至少一第二位元的操作包括:根據所述使用狀態資訊從所述多個第一候選位元中獲得所述至少一第一位元並從所述多個第二候選位元中獲得所述至少一第二位元。

在本發明的一範例實施例中,所述記憶體控制電路單元根據所述使用狀態資訊從所述多個第一候選位元中獲得所述至少一第一位元並從所述多個第二候選位元中獲得所述至少一第二位元的操作包括:根據所述多個第一記憶胞中符合第一使用狀態的至少一記憶胞從所述多個第二記憶胞中決定至少一第一候選記憶胞;根據所述多個第一記憶胞中符合第二使用狀態的至少一記憶胞從所述多個第二記憶胞中決定至少一第二候選記憶胞;以及將所述多個第一候選位元中對應於所述至少一第一候選記憶胞的至少一位元決定為所述至少一第一位元並將所述多個第二候選位元中對應於所述至少一第二候選記憶胞的至少一位元決定為所述至少一第二位元。

在本發明的一範例實施例中,所述記憶體控制電路單元更用以根據所述至少一第一候選記憶胞的臨界電壓分布決定所述第一讀取電壓準位。所述記憶體控制電路單元更用以根據所述至少一第二候選記憶胞的臨界電壓分布決定所述第二讀取電壓準位。

在本發明的一範例實施例中,所述記憶體控制電路單元獲得所述至少一第一位元與所述至少一第二位元的操作更包括:將所述多個第一候選位元暫存於第一緩衝區;從存有所述多個第一候選位元的所述第一緩衝區讀取所述至少一第一位元並將所述至少一第一位元傳送至第二緩衝區;將所述多個第二候選位元暫存於所述第一緩衝區;以及從存有所述多個第二候選位元的所述第一緩衝區讀取所述至少一第二位元並將所述至少一第二位元傳送至所述第二緩衝區,其中所述至少一第一位元與所述至少一第二位元在所述第二緩衝區中形成所述多個第三位元。

在本發明的一範例實施例中,所述多個第三位元更包括至少一第四位元,其對應於所述多個第二記憶胞中第三部分之記憶胞的儲存狀態。所述所述記憶體控制電路單元更用以根據所述使用狀態資訊發送第四讀取指令序列以指示使用第四讀取電壓準位讀取所述多個第二記憶胞以獲得所述至少一第四位元,其中所述第四讀取電壓準位介於所述第一讀取電壓準位與所述第二讀取電壓準位之間。

本發明的另一範例實施例提供一種記憶體控制電路單元,其用於控制包括多個記憶胞的可複寫式非揮發性記憶體模組,所述記憶體控制電路單元包括主機介面、記憶體介面、錯誤檢查與校正電路及記憶體管理電路。所述主機介面用以耦接至一主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述錯誤檢查與校正電路。所述記憶體管理電路用以獲得所述多個記憶胞中多個第一記憶胞的使用狀態資訊。所述記憶體管理電路更用以根據所述使用狀態資訊發送第一讀取指令序列以指示使用第一讀取電壓準位讀取所述多個記憶胞中多個第二記憶胞以獲得至少一第一位元並發送第二讀取指令序列以指示使用第二讀取電壓準位讀取所述多個第二記憶胞以獲得至少一第二位元。所述至少一第一位元對應於所述多個第二記憶胞中第一部分之記憶胞的儲存狀態,所述至少一第二位元對應於所述多個第二記憶胞中第二部分之記憶胞的儲存狀態,且所述第一讀取電壓準位不同於所述第二讀取電壓準位。所述錯誤檢查與校正電路用以解碼包含所述至少一第一位元與所述至少一第二位元的多個第三位元。

在本發明的一範例實施例中,所述記憶體管理電路獲得所述多個記憶胞中所述多個第一記憶胞的所述使用狀態資訊的操作包括:發送第三讀取指令序列以指示使用至少一第三讀取電壓準位讀取所述多個第一記憶胞以獲得所述多個第一記憶胞的所述使用狀態資訊。

在本發明的一範例實施例中,所述第一讀取指令序列用以指示使用所述第一讀取電壓準位讀取所述多個第二記憶胞以獲得多個第一候選位元。所述第二讀取指令序列用以指示使用所述第二讀取電壓準位讀取所述多個第二記憶胞以獲得多個第二候選位元。所述記憶體管理電路獲得所述至少一第一位元與所述至少一第二位元的操作包括:根據所述使用狀態資訊從所述多個第一候選位元中獲得所述至少一第一位元並從所述多個第二候選位元中獲得所述至少一第二位元。

在本發明的一範例實施例中,所述記憶體管理電路根據所述使用狀態資訊從所述多個第一候選位元中獲得所述至少一第一位元並從所述多個第二候選位元中獲得所述至少一第二位元的操作包括:根據所述多個第一記憶胞中符合第一使用狀態的至少一記憶胞從所述多個第二記憶胞中決定至少一第一候選記憶胞;根據所述多個第一記憶胞中符合第二使用狀態的至少一記憶胞從所述多個第二記憶胞中決定至少一第二候選記憶胞;以及將所述多個第一候選位元中對應於所述至少一第一候選記憶胞的至少一位元決定為所述至少一第一位元並將所述多個第二候選位元中對應於所述至少一第二候選記憶胞的至少一位元決定為所述至少一第二位元。

在本發明的一範例實施例中,所述至少一第一候選記憶胞相鄰於所述符合所述第一使用狀態的所述至少一記憶胞,而所述至少一第二候選記憶胞相鄰於所述符合所述第二使用狀態的所述至少一記憶胞。

在本發明的一範例實施例中,所述第一使用狀態為已抹除狀態,而所述第二使用狀態為已程式化狀態。

在本發明的一範例實施例中,所述記憶體管理電路更用以根據所述至少一第一候選記憶胞的臨界電壓分布決定所述第一讀取電壓準位。所述記憶體管理電路更用以根據所述至少一第二候選記憶胞的臨界電壓分布決定所述第二讀取電壓準位。

在本發明的一範例實施例中,所述記憶體管理電路獲得所述至少一第一位元與所述至少一第二位元的操作更包括:將所述多個第一候選位元暫存於第一緩衝區;從存有所述多個第一候選位元的所述第一緩衝區讀取所述至少一第一位元並將所述至少一第一位元傳送至一第二緩衝區;將所述多個第二候選位元暫存於所述第一緩衝區;以及從存有所述多個第二候選位元的所述第一緩衝區讀取所述至少一第二位元並將所述至少一第二位元傳送至所述第二緩衝區,其中所述至少一第一位元與所述至少一第二位元在所述第二緩衝區中形成所述多個第三位元。

在本發明的一範例實施例中,所述可複寫式非揮發性記憶體模組包括堆疊設置的多個字元線層。所述多個第一記憶胞是設置於所述多個字元線層中的第一字元線層。所述多個第二記憶胞是設置於所述多個字元線層中的第二字元線層。所述第一字元線層相鄰於所述第二字元線層。

在本發明的一範例實施例中,所述多個第三位元更包括至少一第四位元,其對應於所述多個第二記憶胞中第三部分之記憶胞的儲存狀態。所述記憶體管理電路更用以根據所述使用狀態資訊發送第四讀取指令序列以指示使用第四讀取電壓準位讀取所述多個第二記憶胞以獲得所述至少一第四位元,其中所述第四讀取電壓準位介於所述第一讀取電壓準位與所述第二讀取電壓準位之間。

基於上述,當欲從第二記憶胞讀取資料時,根據第一記憶胞的使用狀態,多個讀取電壓準位會被用來讀取此些記憶胞以獲得正確率較高的第一位元與第二位元,其中第一位元對應於第二記憶胞中一部分記憶胞的儲存狀態,而第二位元對應於第二記憶胞中另一部分記憶胞的儲存狀態。爾後,包含第一位元與第二位元的第三位元可被解碼,從而提高解碼成功率。

為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。

一般而言,記憶體儲存裝置(亦稱,記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱,控制電路)。通常記憶體儲存裝置是與主機系統一起使用,以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖1與圖2,主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。

在本範例實施例中,主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如,主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外,主機系統11是透過系統匯流排110與I/O裝置12耦接。例如,主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。

在本範例實施例中,處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114,主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如,iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外,主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如,在一範例實施例中,主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。

在一範例實施例中,所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中,主機系統是以電腦系統來作說明,然而,圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3,在另一範例實施例中,主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統,而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。

請參照圖4,記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。

連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中,連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而,必須瞭解的是,本發明不限於此,連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中,或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。

記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即,一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即,一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell,TLC)NAND型快閃記憶體模組(即,一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說,每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極,可以改變電荷補捉層的電子量,進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變,可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態,藉此取得此記憶胞所儲存的一或多個位元。

在本範例實施例中,可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元,並且此些實體程式化單元會構成多個實體抹除單元。具體來說,同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元,則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如,一記憶胞的最低有效位元(Least Significant Bit,LSB)是屬於下實體程式化單元,並且一記憶胞的最高有效位元(Most Significant Bit,MSB)是屬於上實體程式化單元。一般來說,在MLC NAND型快閃記憶體中,下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度,及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。

在本範例實施例中,實體程式化單元為程式化的最小單元。即,實體程式化單元為寫入資料的最小單元。例如,實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面,則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇,用以儲存使用者資料,而冗餘位元區用以儲存系統資料(例如,錯誤更正碼等管理資料)。在本範例實施例中,資料位元區包含32個實體扇,且一個實體扇的大小為512位元組(byte, B)。然而,在其他範例實施例中,資料位元區中也可包含8個、16個或數目更多或更少的實體扇,並且每一個實體扇的大小也可以是更大或更小。另一方面,實體抹除單元為抹除之最小單位。亦即,每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如,實體抹除單元為實體區塊(block)。

在本範例實施例中,可複寫式非揮發性記憶體模組406中的記憶胞是以三維陣列的方式設置。在另一範例實施例中,可複寫式非揮發性記憶體模組406中的記憶胞則是以二維陣列的方式設置。

圖5A是根據本發明的一範例實施例所繪示的記憶胞陣列的示意圖。

請參照圖5A,記憶胞陣列51包括用以儲存資料的多個記憶胞52、多個位元線組531~534及多個字元線層541~548。位元線組531~534彼此獨立(例如,彼此分離)並且沿第一方向(例如,X軸)排列。位元線組531~534中的每一個位元線組包括彼此獨立(例如,彼此分離)的多條位元線530。包含於每一位元線組中的位元線530沿第二方向(例如,Y軸)排列並且往第三方向(例如,Z軸)延伸。字元線層541~548彼此獨立(例如,彼此分離)並且沿第三方向堆疊設置。

在本範例實施例中,字元線層541~548中的每一個字元線層亦可視為一個字元線平面。每一個記憶胞52被配置於位元線組531~534中的每一位元線530與字元線層541~548之間的每一個交錯處。須注意的是,圖5A的記憶胞陣列51只是一個範例,在其他未提及的範例實施例中,記憶胞52的總數、位元線組531~534的總數及字元線層541~548的總數皆可能不同。此外,在另一範例實施例中,一個位元線組可以包括更多或更少的位元線,並且一個字元線層也可以讓更多或更少的位元線組通過。

圖5B是根據本發明的一範例實施例所繪示的記憶胞陣列之等效電路的示意圖。

請參照圖5A與圖5B,電晶體單元521(1)~521(n)位於字元線層541。電晶體單元522(1)~522(n)位於字元線層542。電晶體單元523(1)~523(n)位於字元線層543。電晶體單元528(1)~528(n)位於字元線層548。一個電晶體單元可等效為一個記憶胞。位元線組531包括位元線531(1)~531(n)。位元線531(1)串接電晶體單元521(1)、電晶體單元522(1)、電晶體單元523(1)…及電晶體單元528(1)。位元線532(1)串接電晶體單元521(2)、電晶體單元522(2)、電晶體單元523(2)…及電晶體單元528(2)。位元線531(3)串接電晶體單元521(3)、電晶體單元522(3)、電晶體單元523(3)…及電晶體單元528(3)。位元線531(n)串接電晶體單元521(n)、電晶體單元522(n)、電晶體單元523(n)…及電晶體單元528(n)。

字元線551位於字元線層541。字元線552位於字元線層542。字元線553位於字元線層543。字元線558位於字元線層548。字元線551串接電晶體單元521(1)~521(n)。字元線552串接電晶體單元522(1)~522(n)。字元線553串接電晶體單元523(1)~523(n)。字元線558串接電晶體單元528(1)~528(n)。須注意的是,圖5B僅繪示圖5A中各字元線層中一部分的構件,其餘未繪示之部分可依此類推。

在本範例實施例中,同一個字元線所串接的電晶體單元之總數會等於一個實體單元所包含的記憶胞之總數。例如,電晶體單元521(1)~521(n)包含於實體單元561,電晶體單元522(1)~522(n)包含於實體單元562,電晶體單元523(1)~523(n)包含於實體單元563,並且電晶體單元528(1)~528(n)包含於實體單元568。以實體單元561為例,當欲讀取實體單元561所儲存的資料時,電晶體單元521(1)~521(n)的儲存狀態可同時被讀取;此外,當欲將資料存入實體單元561時,電晶體單元521(1)~521(n)可同時被程式化。在一範例實施例中,實體單元561~568所各別包含的記憶胞之總數皆等同於一個實體程式化單元所包含的記憶胞之總數。

圖6是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。

請參照圖6,記憶體控制電路單元404包括記憶體管理電路602、主機介面604及記憶體介面606。

記憶體管理電路602用以控制記憶體控制電路單元404的整體運作。具體來說,記憶體管理電路602具有多個控制指令,並且在記憶體儲存裝置10運作時,此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路602的操作時,等同於說明記憶體控制電路單元404的操作。

在本範例實施例中,記憶體管理電路602的控制指令是以韌體型式來實作。例如,記憶體管理電路602具有微處理器單元(未繪示)與唯讀記憶體(未繪示),並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時,此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在另一範例實施例中,記憶體管理電路602的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如,記憶體模組中專用於存放系統資料的系統區)中。此外,記憶體管理電路602具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是,此唯讀記憶體具有開機碼(boot code),並且當記憶體控制電路單元404被致能時,微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路602的隨機存取記憶體中。之後,微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

此外,在另一範例實施例中,記憶體管理電路602的控制指令亦可以一硬體型式來實作。例如,記憶體管理電路602包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中,記憶體管理電路602還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。

主機介面604是耦接至記憶體管理電路602並且用以接收與識別主機系統11所傳送的指令與資料。也就是說,主機系統11所傳送的指令與資料會透過主機介面604來傳送至記憶體管理電路602。在本範例實施例中,主機介面604是相容於SATA標準。然而,必須瞭解的是本發明不限於此,主機介面604亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面606是耦接至記憶體管理電路602並且用以存取可複寫式非揮發性記憶體模組406。也就是說,欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面606轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說,若記憶體管理電路602要存取可複寫式非揮發性記憶體模組406,記憶體介面606會傳送對應的指令序列。例如,這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如,改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路602產生並且透過記憶體介面606傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號,或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如,在讀取指令序列中,會包括讀取的辨識碼、記憶體位址等資訊。

在一範例實施例中,記憶體控制電路單元404還包括錯誤檢查與校正電路608、緩衝記憶體610與電源管理電路612。

錯誤檢查與校正電路608是耦接至記憶體管理電路602並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說,當記憶體管理電路602從主機系統11中接收到寫入指令時,錯誤檢查與校正電路608會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code,EDC),並且記憶體管理電路602會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後,當記憶體管理電路602從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼,並且錯誤檢查與校正電路608會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。

在本範例實施例中,錯誤檢查與校正電路608所使用的是低密度奇偶檢查碼(low density parity code,LDPC)。然而,在另一範例實施例中,錯誤檢查與校正電路608所使用的也可以是BCH碼、迴旋碼(convolutional code)、渦輪碼(turbo code)、位元翻轉(bit flipping)等各式編/解碼演算法。

緩衝記憶體610是耦接至記憶體管理電路602並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路612是耦接至記憶體管理電路602並且用以控制記憶體儲存裝置10的電源。

在本範例實施例中,記憶體管理電路602會配置邏輯單元以映射可複寫式非揮發性記憶體模組406中的實體單元。在本範例實施例中,一個實體單元是指一個實體程式化單元,而一個邏輯單元可以是指一個邏輯位址、一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外,一個邏輯單元可被映射至一或多個實體單元。例如,記憶體管理電路602可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時,記憶體管理電路602可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。

圖7是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。須注意的是,圖7表示在程式化可複寫式非揮發性記憶體模組406中的某一實體單元之後,被程式化的記憶胞的臨界電壓分布,其中橫軸代表記憶胞的臨界電壓,而縱軸代表記憶胞個數。

請參照圖7,若某一個記憶胞的臨界電壓是屬於狀態710,此記憶胞所儲存的是位元“1”;相反地,若某一個記憶胞的臨界電壓是屬於狀態720,此記憶胞所儲存的是位元“0”。須注意的是,在本範例實施例中,每一個記憶胞是用以儲存一個位元(例如,位元“0”或位元“1”),故臨界電壓分佈有兩種狀態。在以下範例實施例中,亦以每一個記憶胞儲存一個位元作為範例。然而,在其他未提及的範例實施例中,若一個記憶胞是用以儲存多個位元,則對應的臨界電壓的狀態則可能有四種、八種或其他任意個可能。此外,本發明也不限制臨界電壓分佈上的每一個狀態所代表的位元。

當要從圖7所對應的實體單元中讀取資料時,記憶體管理電路602會發送一讀取指令序列至可複寫式非揮發性記憶體模組406,以指示可複寫式非揮發性記憶體模組406使用某一讀取電壓準位(例如,讀取電壓V default)來讀取此實體單元。然後,可複寫式非揮發性記憶體模組406會將對應的位元資料傳送給記憶體管理電路602。例如,若某一個記憶胞的臨界電壓低於讀取電壓V default(例如,屬於分布710的記憶胞),則記憶體管理電路602會讀到位元“1”;反之,若某一個記憶胞的臨界電壓高於讀取電壓V default(例如,屬於分布720的記憶胞),則記憶體管理電路602會讀到位元“0”。例如,讀取電壓V default為圖7所對應的實體單元的預設讀取電壓準位。

然而,隨著可複寫式非揮發性記憶體模組406的使用時間增加及/或操作環境改變,已程式化的記憶胞可能會發生性能衰退(degradation)。在發生性能衰退後,狀態710與720可能會逐漸相互靠近甚至相互重疊。此外,狀態710與720也可能變得更平坦。例如,狀態711與721分別用來表示性能衰退後的記憶胞的臨界電壓分布。在發生性能衰退後,若持續使用讀取電壓V default來讀取此些記憶胞,許多實際上儲存位元“0”的記憶胞(即屬於狀態721但其臨界電壓小於讀取電壓V default的記憶胞)會被誤判為儲存位元“1”,及/或許多實際上儲存位元“1”的記憶胞(即屬於狀態711但其臨界電壓大於讀取電壓V default的記憶胞)會被誤判為儲存位元“0”。換言之,對應於狀態711與721,若持續基於讀取電壓V default來讀取此些記憶胞,所獲得的資料會包含許多錯誤(即,錯誤位元)。例如,重疊區域730(以斜線標記)的面積越大,則讀取到的錯誤可能就越多。若一資料包含太多錯誤,則錯誤檢查與校正電路608可能無法成功地解碼此資料。

在一範例實施例中,對應於狀態711與721,記憶體管理電路602可決定另一個讀取電壓準位(例如,讀取電壓V shift)並指示可複寫式非揮發性記憶體模組406使用此讀取電壓準位來重新讀取此實體單元。從圖7可看出,使用讀取電壓V shift來讀取對應於狀態711與721的記憶胞將可有效減少所獲得的資料中的錯誤。在一範例實施例中,讀取電壓V shift是經由執行最佳讀取電壓追蹤(optimal read voltage tracking)操作而獲得的對應於狀態711與721之最佳讀取電壓。但是,在某些情況下,若記憶胞之臨界電壓分布嚴重偏移,即便使用對應於某一實體單元的最佳讀取電壓來讀取此實體單元,仍可能因為所讀取之資料包含太多錯誤而導致解碼失敗。

須注意的是,若可複寫式非揮發性記憶體模組406包含三維記憶胞陣列(如圖5A與圖5B所示),則經由同一位元線串接的多個記憶胞(或電晶體單元)可能會因記憶胞彼此之間的距離太近,而造成記憶胞中的電荷受到相鄰的記憶胞吸引而流失。以圖5B為例,電晶體單元522(i)中的電子可能會受到電晶體單元521(i)及/或523(i)吸引而往電晶體單元521(i)及/或523(i)移動,使得電晶體單元522(i)的臨界電壓下降,其中0<i<n+1,且i為整數。若實體單元562中許多電晶體單元都發生上述狀況,則實體單元562的臨界電壓分布可能會嚴重偏移。此時,即便使用對應於實體單元562的最佳讀取電壓準位來讀取實體單元562以獲得儲存於實體單元562的資料,仍有很高的機率無法成功解碼所讀取之資料。

在本範例實施例中,當欲從屬於某一實體單元的記憶胞(亦稱為第二記憶胞)讀取資料時,根據與此實體單元相鄰之一或多個實體單元中記憶胞(亦稱為第一記憶胞)的使用狀態,多個讀取電壓準位會被使用來讀取此些記憶胞並從所獲得的所有位元資料中篩選出正確率較高的位元資料。爾後,經篩選的位元資料會被重新組合為新的待解碼資料並且被解碼,從而提高解碼成功率。

圖8是根據本發明的一範例實施例所繪示的記憶胞陣列與記憶胞之使用狀態的示意圖。

請參照圖8,實體單元861包括記憶胞821(1)~821(n),實體單元862包括記憶胞822(1)~822(n),且實體單元863包括記憶胞823(1)~823(n)。例如,記憶胞821(1)~821(n)是用來代表圖5B中的電晶體單元521(1)~521(n);記憶胞822(1)~822(n)是用來代表圖5B中的電晶體單元522(1)~522(n);並且記憶胞823(1)~823(n)是用來代表圖5B中的電晶體單元523(1)~523(n)。在本範例實施例中,假設記憶胞821(1)~821(n)為第一記憶胞,而記憶胞822(1)~822(n)為第二記憶胞。

在本範例實施例中,記憶體管理電路602會獲得記憶胞821(1)~821(n)(即,第一記憶胞)的使用狀態資訊。根據記憶胞821(1)~821(n)的使用狀態資訊,記憶體管理電路602會發送一讀取指令序列(亦稱為第一讀取指令序列)以指示可複寫式非揮發性記憶體模組406使用一讀取電壓準位(亦稱為第一讀取電壓準位)讀取記憶胞822(1)~822(n)(即,第二記憶胞)並發送另一讀取指令序列(亦稱為第二讀取指令序列)以指示可複寫式非揮發性記憶體模組406使用另一讀取電壓準位(亦稱為第二讀取電壓準位)讀取記憶胞822(1)~822(n)。須注意的是,第一讀取電壓準位不同於第二讀取電壓準位。

圖9是根據本發明的一範例實施例所繪示的第二記憶胞的臨界電壓分布的示意圖。

請參照圖9,狀態911與921表示記憶胞822(1)~822(n)的臨界電壓分布,讀取電壓V optimal表示對應於記憶胞822(1)~822(n)的最佳讀取電壓準位,讀取電壓V read-1表示第一讀取電壓準位,並且讀取電壓V read-2表示第二讀取電壓準位。在本範例實施例中,讀取電壓V read-1低於讀取電壓V optimal,而讀取電壓V read-2高於讀取電壓V optimal。然而,在一範例實施例中,讀取電壓V read-1亦可能高於讀取電壓V optimal,及/或讀取電壓V read-2亦可能低於讀取電壓V optimal。或者,在一範例實施例中,讀取電壓V read-1與讀取電壓V read-2的其中之一亦可能相同於讀取電壓V optimal

請回到圖8,記憶胞821(1)~821(n)的使用狀態資訊可呈現記憶胞821(1)~821(n)中至少一者的使用狀態。例如,某一記憶胞的使用狀態可以是已抹除狀態(標記為“E”)與已程式化狀態(標記為“P”)的其中之一。例如,若某一記憶胞經過抹除後尚未被程式化(例如,尚未使用程式化電壓來將電子注入此記憶胞),則此記憶胞是處於已抹除狀態。或者,若某一記憶胞已被程式化(例如,已使用程式化電壓來將電子注入此記憶胞)而尚未被抹除,則此記憶胞是處於已程式化狀態。以圖9為例,若某一記憶胞的臨界電壓是屬於分布911,表示此記憶胞的儲存狀態是維持在已抹除狀態(例如,此記憶胞儲存有位元“1”)。反之,若某一記憶胞的臨界電壓是屬於分布921,則表示此記憶胞的儲存狀態已由已抹除狀態切換為已程式化狀態(例如,此記憶胞儲存有位元“0”)。

在一範例實施例中,記憶體管理電路602可發送至少一讀取指令序列(亦稱為第三讀取指令序列)以指示可複寫式非揮發性記憶體模組406使用至少一讀取電壓準位(亦稱為第三讀取電壓準位)讀取記憶胞821(1)~821(n)。透過分析經由讀取記憶胞821(1)~821(n)而獲得的位元資料,記憶體管理電路602可獲得記憶胞821(1)~821(n)的使用狀態資訊並將所述資訊紀錄於一管理表格。

在獲得記憶胞821(1)~821(n)的使用狀態資訊之後,記憶體管理電路602會根據記憶胞821(1)~821(n)中符合某一使用狀態(亦稱為第一使用狀態)的至少一記憶胞,從記憶胞822(1)~822(n)中決定至少一候選記憶胞(亦稱為第一候選記憶胞)。此外,記憶體管理電路602會根據記憶胞821(1)~821(n)中符合另一使用狀態(亦稱為第二使用狀態)的至少一記憶胞,從記憶胞822(1)~822(n)中決定另外的至少一候選記憶胞(亦稱為第二候選記憶胞)。在本範例實施例中,第一使用狀態為已抹除狀態,而第二使用狀態為已程式化狀態。須注意的是,在本範例實施例中,第二記憶胞之總數會等於第一候選記憶胞之總數與第二候選記憶胞之總數的總和。

以圖8為例,假設記憶胞821(1)~821(n)中處於已抹除狀態的記憶胞包括記憶胞821(1)、821(3)及821(n),而記憶胞821(1)~821(n)中處於已程式化狀態的記憶胞包括記憶胞821(2)、821(4)及821(n-1)。記憶體管理電路602會將記憶胞822(1)~822(n)中與處於已抹除狀態之記憶胞(例如,記憶胞821(1)、821(3)及821(n))相鄰的記憶胞(例如,記憶胞822(1)、822(3)及822(n))決定為第一候選記憶胞並且將記憶胞822(1)~822(n)中與處於已程式化狀態之記憶胞(例如,記憶胞821(2)、821(4)及821(n-1))相鄰的記憶胞(例如,記憶胞822(2)、822(4)及822(n-1))決定為第二候選記憶胞。在一範例實施例中,相鄰的記憶胞是指串接於同一位元線且位於相鄰之字元線層的記憶胞。例如,記憶胞822(i)相鄰於記憶胞821(i)與823(i)。

從另一角度來看,根據記憶胞821(1)~821(n)的使用狀態資訊,記憶體管理電路602是將記憶胞822(1)~822(n)劃分為兩個類別。記憶胞822(1)~822(n)中第一類的記憶胞(即,第一候選記憶胞)是與記憶胞821(1)~821(n)中處於已抹除狀態之記憶胞相鄰,因此第一類的記憶胞(例如,記憶胞822(1))中的電子有較高的機率受到處於已抹除狀態之記憶胞(例如,記憶胞821(1))吸引而流失。反之,記憶胞822(1)~822(n)中第二類的記憶胞(即,第二候選記憶胞)(例如,記憶胞822(2))是與記憶胞821(1)~821(n)中處於已程式化狀態之記憶胞(例如,記憶胞821(2))相鄰,因此屬於第二類的記憶胞中的電子較不易流失。

換言之,在相同或相似的使用條件下,第一候選記憶胞的電子流失程度會高於第二候選記憶胞的電子流失程度,使得第一候選記憶胞的臨界電壓整體來看會低於第二候選記憶胞的臨界電壓。因此,相對於讀取電壓V read-2(或V optimal),使用讀取電壓V read-1來讀取第一候選記憶胞而獲得的位元有較高機率是正確的。此外,相對於讀取電壓V read-1(或V optimal),使用讀取電壓V read-2來讀取第二候選記憶胞而獲得的位元則有較高機率是正確的。

在一範例實施例中,使用第一讀取電壓準位(例如,讀取電壓V read-1)讀取記憶胞822(1)~822(n)而獲得的(所有)位元會被視為第一候選位元,而使用第二讀取電壓準位(例如,讀取電壓V read-2)讀取記憶胞822(1)~822(n)而獲得的(所有)位元會被視為第二候選位元。記憶體管理電路602會將第一候選位元中對應於第一候選記憶胞的至少一位元決定為第一候選位元中正確率較高的位元(亦稱為第一位元),並將第二候選位元中對應於第二候選記憶胞的至少一位元決定為第二候選位元中正確率較高的位元(亦稱為第二位元)。以圖8為例,第一位元會包括使用第一讀取電壓準位從記憶胞822(1)、822(3)及822(n)讀取的位元資料,而第二位元會包括使用第二讀取電壓準位從記憶胞822(2)、822(4)及822(n-1)讀取的位元資料。換言之,第一位元是對應於記憶胞822(1)~822(n)中一部分(亦稱為第一部分)之記憶胞(即,第一候選記憶胞)的儲存狀態,而第二位元是對應於記憶胞822(1)~822(n)中另一部分(亦稱為第二部分)之記憶胞(即,第二候選記憶胞)的儲存狀態。

在獲得第一位元與第二位元之後,第一位元與第二位元會被組合為多個待解碼位元(亦稱為第三位元),並且錯誤檢查與校正電路608會解碼所述第三位元。須注意的是,所述第三位元的總數會符合一解碼訊框(frame)的大小。一個解碼訊框為錯誤檢查與校正電路608執行解碼操作的一個基本資料單位。例如,一個解碼訊框的大小可以等於一或多個實體單元的大小,視實務上的需求而定。

相對於單獨使用第一讀取電壓準位(例如,讀取電壓V read-1)所讀取的位元(即,第一候選位元)、單獨使用第二讀取電壓準位(例如,讀取電壓V read-2)所讀取的位元(即,第二候選位元)或單獨使用對應於第二記憶胞的最佳讀取電壓準位(例如,讀取電壓V optimal)所讀取的位元,第三位元中錯誤位元的總數會較少。藉此,錯誤檢查與校正電路608有較高的機率可以成功解碼從記憶胞822(1)~822(n)讀取的位元資料。

圖10A與圖10B是根據本發明的一範例實施例所繪示的獲得第三位元之操作的示意圖。

請參照圖8、圖9及圖10A,根據第一讀取指令序列,讀取電壓V read-1(即,第一讀取電壓準位)會被用來讀取記憶胞陣列1010中的記憶胞822(1)~822(n)以獲得位元b 1~b n(即,第一候選位元)。其中,位元b i反映出記憶胞822(i)對應於讀取電壓V read-1的儲存狀態。例如,若位元b i為“1”,表示記憶胞822(i)的臨界電壓小於讀取電壓V read-1;或者,若位元b i為“0”,表示記憶胞822(i)的臨界電壓大於讀取電壓V read-1。位元b 1~b n會被暫存在緩衝區1020(亦稱為第一緩衝區)。

在本範例實施例中,第一讀取指令序列還帶有指示記憶胞822(1)~822(n)中哪些記憶胞為第一候選記憶胞及/或需要回傳對應於哪些記憶胞的位元資料之資訊。根據第一讀取指令序列,緩衝區1020中對應於第一候選記憶胞(例如,記憶胞822(1)、822(3)及822(n))的位元資料(例如,位元b 1、b 3及b n)會被視為第一位元並且被傳送至緩衝區1030(亦稱為第二緩衝區)。須注意的是,根據第一讀取指令序列,緩衝區1020中不屬於第一位元的其餘位元(例如,位元b 2、b 4及b n-1)不會被傳送至緩衝區1030。

請參照圖8、圖9及圖10B,在將第一位元傳送至緩衝區1030之後,根據第二讀取指令序列,讀取電壓V read-2(即,第二讀取電壓準位)會被用來讀取記憶胞陣列1010中的記憶胞822(1)~822(n)以獲得位元b 1’~b n’(即,第二候選位元)。其中,位元b i’反映出記憶胞822(i)對應於讀取電壓V read-2的儲存狀態。例如,若位元b i為“1”,表示記憶胞822(i)的臨界電壓小於讀取電壓V read-2;或者,若位元b i為“0”,表示記憶胞822(i)的臨界電壓大於讀取電壓V read-2。位元b 1’~b n’會被暫存在緩衝區1020。須注意的是,在本範例實施例中,是假設緩衝區1020的資料容量等於一個實體單元的資料容量。因此,在緩衝區1020中,位元b 1’~b n’會覆寫位元b 1~b n

在本範例實施例中,第二讀取指令序列還帶有指示記憶胞822(1)~822(n)中哪些記憶胞為第二候選記憶胞及/或需要回傳對應於哪些記憶胞的位元資料之資訊。根據第二讀取指令序列,緩衝區1020中對應於第二候選記憶胞(例如,記憶胞822(2)、822(4)及822(n-1))的位元資料(例如,位元b 2’、b 4’及b n-1’)會被視為第二位元並且被傳送至緩衝區1030。須注意的是,根據第二讀取指令序列,緩衝區1020中不屬於第二位元的其餘位元(例如,位元b 1’、b 3’及b n’)不會被傳送至緩衝區1030。

在將第二位元傳送至緩衝區1030之後,緩衝區1030中的第一位元與第二位元形成第三位元。例如,第三位元包括位元b 1、b 2’、b 3、b 4’、…、b n-1’及b n。在本範例實施例中,第三位元之總數會等於第一位元之總數與第二位元之總數的總和。然後,錯誤檢查與校正電路608可從緩衝區1030中讀取第三位元並對其解碼,以嘗試更正其中的錯誤。若解碼成功,錯誤檢查與校正電路608可輸出解碼成功的資料。若解碼失敗,錯誤檢查與校正電路608可執行下一個解碼操作或停止解碼。

須注意的是,在本範例實施例中,記憶胞陣列1010與緩衝區1020是設置於可複寫式非揮發性記憶體模組406中,而緩衝區1030是設置於記憶體控制電路單元404中。例如,緩衝區1030可包含於緩衝記憶體610中。然而,在一範例實施例中,緩衝區1020與1030可設置於可複寫式非揮發性記憶體模組406中。或者,在一範例實施例中,緩衝區1020與1030可設置於記憶體控制電路單元404(例如,緩衝記憶體610)中。

圖11是根據本發明的一範例實施例所繪示的第一候選記憶胞與第二候選記憶胞之臨界電壓分布的示意圖。

請參照圖11,分布1101用以表示第二記憶胞中的第一候選記憶胞的臨界電壓分布,而分布1102用以表示第二記憶胞中的第二候選記憶胞的臨界電壓分布。由於第一候選記憶胞中的電子受到相鄰之記憶胞的吸引而流失,故基於相同或相似的使用條件,第一候選記憶胞的臨界電壓整體來看會低於第二候選記憶胞的臨界電壓。因此,對應於第一候選記憶胞的臨界電壓分布,使用讀取電壓V read-1來讀取第一候選記憶胞可獲得較正確的位元資料(即,第一位元)。此外,對應於第二候選記憶胞的臨界電壓分布,使用讀取電壓V read-2來讀取第二候選記憶胞可獲得較正確的位元資料(即,第二位元)。其中,讀取電壓V read-1低於讀取電壓V read-2

在一範例實施例中,在決定第一候選記憶胞與第二候選記憶胞之後,記憶體管理電路602還可以根據第一候選記憶胞的臨界電壓分布決定第一讀取電壓準位並根據第二候選記憶胞的臨界電壓分布決定第二讀取電壓準位。以圖11為例,記憶體管理電路602可將第二記憶胞的臨界電壓分布中與第一候選記憶胞有關的資訊提取出來以獲得分布1101並基於分布1101執行最佳讀取電壓追蹤操作而獲得讀取電壓V read-1。藉此,所決定的讀取電壓V read-1即為對應於第一候選記憶胞的最佳讀取電壓準位。此外,記憶體管理電路602可將第二記憶胞的臨界電壓分布中與第二候選記憶胞有關的資訊提取出來以獲得分布1102並基於分布1102執行最佳讀取電壓追蹤操作而獲得讀取電壓V read-2。藉此,所決定的讀取電壓V read-2即為對應於第二候選記憶胞的最佳讀取電壓。

須注意的是,在圖8的前述範例實施例中,是以實體單元861中的記憶胞821(1)~821(n)作為第一記憶胞的範例,然而,在圖8的另一範例實施例中,所述第一記憶胞亦可以是指實體單元863中的記憶胞823(1)~823(n),相關操作在此便不贅述。此外,在圖8的另一範例實施例中,所述第一記憶胞亦可以是指實體單元861中的記憶胞821(1)~821(n)以及實體單元863中的記憶胞823(1)~823(n)。藉此,對於第二記憶胞中某一個記憶胞的資料讀取操作可同時考慮到兩個相鄰記憶胞的使用狀態。

請再次參照圖8,在一範例實施例中,根據記憶胞821(1)~821(n)及記憶胞823(1)~823(n)的使用狀態資訊,記憶胞822(1)~822(n)中的每一者可被識別為第一候選記憶胞或第二候選記憶胞。例如,若記憶胞821(i)與記憶胞823(i)的至少其中之一處於已抹除狀態,則記憶胞822(i)可被識別為第一候選記憶胞。反之,若記憶胞821(i)與記憶胞823(i)皆處於已程式化狀態,則記憶胞822(i)可被識別為第二候選記憶胞。因此,記憶胞822(1)~822(n)中被識別為第一候選記憶胞的記憶胞包括記憶胞822(1)、822(3)、822(4)及822(n),而記憶胞822(1)~822(n)中被識別為第二候選記憶胞的記憶胞包括記憶胞822(2)與及822(n-1)。

圖12A與圖12B是根據本發明的另一範例實施例所繪示的獲得第三位元之操作的示意圖。

請參照圖8、圖9及圖12A,在一範例實施例中,記憶體管理電路602會根據記憶胞821(1)~821(n)及記憶胞823(1)~823(n)的使用狀態資訊發送第一讀取指令序列與第二讀取指令序列。根據第一讀取指令序列,讀取電壓V read-1(即,第一讀取電壓準位)會被用來讀取記憶胞陣列1210中的記憶胞822(1)~822(n)以獲得位元b 1~b n(即,第一候選位元)。位元b 1~b n會被暫存於緩衝區1220(即,第一緩衝區)。此外,第一讀取指令序列還帶有指示記憶胞822(1)~822(n)中哪些記憶胞為第一候選記憶胞及/或需要回傳對應於哪些記憶胞的位元資料之資訊。根據第一讀取指令序列,緩衝區1220中對應於第一候選記憶胞(例如,記憶胞822(1)、822(3)、822(4)及822(n))的位元資料(例如,位元b 1、b 3、b 4及b n)會被視為第一位元並且被傳送至緩衝區1230(即,第二緩衝區)。

請參照圖8、圖9及圖12B,在將第一位元傳送至緩衝區1230之後,根據第二讀取指令序列,讀取電壓V read-2(即,第二讀取電壓準位)會被用來讀取記憶胞陣列1210中的記憶胞822(1)~822(n)以獲得位元b 1’~b n’(即,第二候選位元)。位元b 1’~b n’會被暫存在緩衝區1220。此外,第二讀取指令序列還帶有指示記憶胞822(1)~822(n)中哪些記憶胞為第二候選記憶胞及/或需要回傳對應於哪些記憶胞的位元資料之資訊。根據第二讀取指令序列,緩衝區1220中對應於第二候選記憶胞(例如,記憶胞822(2)與822(n-1))的位元資料(例如,位元b 2’與b n-1’)會被視為第二位元並且被傳送至緩衝區1230。藉此,錯誤檢查與校正電路608可從緩衝區1230中讀取第三位元並對其解碼。

須注意的是,在圖8的一範例實施例中,與記憶胞822(3)相鄰的記憶胞821(3)處於已抹除狀態,但與記憶胞822(3)相鄰的另一記憶胞823(3)則處於已程式化狀態。因此,雖然記憶胞822(3)中的電子也容易受到記憶胞821(3)吸引而流失,但是記憶胞822(3)的電子流失程度低於記憶胞822(1)的電子流失程度(記憶胞822(1)中的電子會同時受到兩個相鄰的記憶胞821(1)與823(1)吸引而流失)。類似地,與記憶胞822(4)相鄰的記憶胞823(4)處於已抹除狀態,但與記憶胞822(4)相鄰的另一記憶胞821(4)則處於已程式化狀態。因此,雖然記憶胞822(4)中的電子也容易受到記憶胞823(4)吸引而流失,但是記憶胞822(4)的電子流失程度也低於記憶胞822(1)的電子流失程度。

在圖8的一範例實施例中,記憶胞822(1)~822(n)可能會被分為三種類型。第一類的記憶胞包括記憶胞822(1),與其相鄰的兩個記憶胞皆處於已抹除狀態。第二類的記憶胞包括記憶胞822(2),與其相鄰的兩個記憶胞皆處於已程式化狀態。第三類的記憶胞包括記憶胞822(3)與822(4),其同時相鄰於處於已抹除狀態的記憶胞與處於已程式化狀態的記憶胞。因此,第三類記憶胞的電子流失程度介於第一類記憶胞的電子流失程度與第二類記憶胞的電子流失程度之間。在一範例實施例中,若將第一類的記憶胞視為上述第一候選記憶胞並將第二類的記憶胞視為上述第二候選記憶胞,則第三類的記憶胞可被視為另一候選記憶胞(亦稱為第三候選記憶胞)。

在圖8的一範例實施例中,根據記憶胞821(1)~821(n)及記憶胞823(1)~823(n)的使用狀態資訊,記憶胞822(1)~822(n)中的每一者可被視為是第一候選記憶胞、第二候選記憶胞或第三候選記憶胞。例如,記憶胞822(1)~822(n)中的第一候選記憶胞包括記憶胞822(1)與822(n),記憶胞822(1)~822(n)中的第二候選記憶胞包括記憶胞822(2)與822(n-1),而記憶胞822(1)~822(n)中的第三候選記憶胞包括記憶胞822(3)與822(4)。須注意的是,在本範例實施例中,第二記憶胞之總數會等於第一候選記憶胞之總數、第二候選記憶胞之總數及第三候選記憶胞之總數的總和。

圖13是根據本發明的一範例實施例所繪示的第一候選記憶胞、第二候選記憶胞及第三候選記憶胞之臨界電壓分布的示意圖。

請參照圖8與圖13,分布1301用以表示記憶胞822(1)~822(n)中的第一候選記憶胞的臨界電壓分布,分布1302用以表示記憶胞822(1)~822(n)中的第二候選記憶胞的臨界電壓分布,分布1303用以表示記憶胞822(1)~822(n)中的第三候選記憶胞的臨界電壓分布。整體來看,基於相同或相似的使用條件,第一候選記憶胞的(平均)臨界電壓最低,第二候選記憶胞的(平均)臨界電壓最高,而第三候選記憶胞的(平均)臨界電壓介於第一候選記憶胞的(平均)臨界電壓與第二候選記憶胞的(平均)臨界電壓之間。

在一範例實施例中,記憶體管理電路602可另外決定一讀取電壓準位(亦稱為第四讀取電壓準位)並指示可複寫式非揮發性記憶體模組406使用第四讀取電壓準位來讀取記憶胞822(1)~822(n)(即,第二記憶胞)以獲得至少一位元(亦稱為第四位元)。須注意的是,第四讀取電壓準位會介於第一讀取電壓準位與第二讀取電壓準位之間。以圖13為例,若以讀取電壓V read-4表示第四讀取電壓準位,則讀取電壓V read-4大於讀取電壓V read-1但小於讀取電壓V read-2。此外,所述至少一第四位元對應於所述多個第二記憶胞中另一部分(亦稱為第三部分)之記憶胞的儲存狀態。

對應於第一候選記憶胞的臨界電壓分布,使用讀取電壓V read-1來讀取第一候選記憶胞可獲得較正確的位元資料(即,第一位元)。對應於第二候選記憶胞的臨界電壓分布,使用讀取電壓V read-2來讀取第二候選記憶胞可獲得較正確的位元資料(即,第二位元)。對應於第三候選記憶胞的臨界電壓分布,使用讀取電壓V read-4來讀取第三候選記憶胞可獲得較正確的位元資料(即,第四位元)。此外,第四讀取電壓準位可根據第三候選記憶胞的臨界電壓分布或其他參數而獲得。

圖14A至圖14C是根據本發明的另一範例實施例所繪示的獲得第三位元之操作的示意圖。

請參照圖8、圖13及圖14A,在一範例實施例中,記憶體管理電路602會根據記憶胞821(1)~821(n)及記憶胞823(1)~823(n)的使用狀態資訊發送第一讀取指令序列、第二讀取指令序列及另一讀取指令序列(亦稱為第四讀取指令序列)。根據第一讀取指令序列,讀取電壓V read-1(即,第一讀取電壓準位)會被用來讀取記憶胞陣列1410中的記憶胞822(1)~822(n)以獲得位元b 1~b n(即,第一候選位元)。位元b 1~b n會被暫存於緩衝區1420(即,第一緩衝區)。此外,緩衝區1420中對應於第一候選記憶胞(例如,記憶胞822(1)與822(n))的位元資料(例如,位元b 1與b n)會被視為第一位元並且被傳送至緩衝區1430(即,第二緩衝區)。

請參照圖8、圖13及圖14B,在將第一位元傳送至緩衝區1430之後,根據第二讀取指令序列,讀取電壓V read-2(即,第二讀取電壓準位)會被用來讀取記憶胞陣列1410中的記憶胞822(1)~822(n)以獲得位元b 1’~b n’(即,第二候選位元)。位元b 1’~b n’會被暫存在緩衝區1420。此外,根據第二讀取指令序列,緩衝區1420中對應於第二候選記憶胞(例如,記憶胞822(2)與822(n-1))的位元資料(例如,位元b 2’與b n-1’)會被視為第二位元並且被傳送至緩衝區1430。

請參照圖8、圖13及圖14C,在將第二位元傳送至緩衝區1430之後,根據第四讀取指令序列,讀取電壓V read-4(即,第四讀取電壓準位)會被用來讀取記憶胞陣列1410中的記憶胞822(1)~822(n)以獲得位元b 1’’~b n’’(亦稱為第三候選位元)。位元b 1’’~b n’’會被暫存在緩衝區1420。此外,第四讀取指令序列還帶有指示記憶胞822(1)~822(n)中哪些記憶胞為第三候選記憶胞及/或需要回傳對應於哪些記憶胞的位元資料之資訊。因此,根據第四讀取指令序列,緩衝區1420中對應於第三候選記憶胞(例如,記憶胞822(3)與822(4))的位元資料(例如,位元b 3’’與b 4’’)會被視為第四位元並且被傳送至緩衝區1430。第一位元、第二位元及第四位元會在緩衝區1430中形成第三位元。例如,第三位元包括位元b 1、b 2’、b 3’’、b 4’’、…、b n-1’及b n。在本範例實施例中,第三位元之總數會等於第一位元之總數、第二位元之總數及第四位元之總數的總和。藉此,錯誤檢查與校正電路608可從緩衝區1430中讀取第三位元並對其解碼。

須注意的是,在前述範例實施例中,第一位元(或第一候選位元)、第二位元(或第二候選位元)及第四位元(或第三候選位元)的讀取順序皆可動態地調整。例如,在一範例實施例中,可先讀取第一候選位元並取得第一位元;然後讀取第三候選位元並取得第四位元;最後再讀取第二候選位元並取得第二位元。或者,在一範例實施例中,可先讀取第二候選位元並取得第二位元;然後再讀取第一候選位元並取得第一位元。

圖15是根據本發明的一範例實施例所繪示的解碼方法的流程圖。

請參照圖15,在步驟S1501中,獲得可複寫式非揮發性記憶體模組中多個第一記憶胞的使用狀態資訊。在步驟S1502中,根據所述使用狀態資訊使用第一讀取電壓準位讀取所述可複寫式非揮發性記憶體模組中多個第二記憶胞以獲得至少一第一位元並使用第二讀取電壓準位讀取所述多個第二記憶胞以獲得至少一第二位元,其中所述至少一第一位元對應於所述多個第二記憶胞中第一部分之記憶胞的儲存狀態,所述至少一第二位元對應於所述多個第二記憶胞中第二部分之記憶胞的儲存狀態,且所述第一讀取電壓準位不同於所述第二讀取電壓準位。在步驟S1503中,解碼包含所述至少一第一位元與所述至少一第二位元的多個第三位元。

然而,圖15中各步驟已詳細說明如上,在此便不再贅述。值得注意的是,圖15中各步驟可以實作為多個程式碼或是電路,本發明不加以限制。此外,圖15的方法可以搭配以上範例實施例使用,也可以單獨使用,本發明不加以限制。

綜上所述,當欲從第二記憶胞讀取資料時,根據第一記憶胞的使用狀態,多個讀取電壓準位會被用來讀取此些記憶胞以獲得正確率較高的第一位元與第二位元,其中第一位元對應於第二記憶胞中一部分記憶胞的儲存狀態,而第二位元對應於第二記憶胞中另一部分記憶胞的儲存狀態。爾後,包含第一位元與第二位元的第三位元可被解碼,從而提高解碼成功率。此外,本發明可更進一步區分第二記憶胞中哪一個記憶胞同時與多個處於已抹除狀態之記憶胞相鄰、哪一個記憶胞同時與多個處於已程式化狀態之記憶胞相鄰、哪一個記憶胞(僅)與單一個處於已抹除狀態(或已程式化狀態)之記憶胞相鄰,並且據以使用相應的讀取電壓準位來加以讀取以獲得相應的資料位元,從而減少待解碼資料中的錯誤。

雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
51‧‧‧記憶胞陣列
52、821(1)~821(n)、822(1)~822(n)、823(1)~823(n)‧‧‧記憶胞
530、531(1)~531(n)‧‧‧位元線
531~534‧‧‧位元線組
541~548‧‧‧字元線層
521(1)~521(n)、522(1)~522(n)、523(1)~523(n)、528(1)~528(n)‧‧‧電晶體單元
551~558‧‧‧字元線
561~568、861、862、863‧‧‧實體單元
602‧‧‧記憶體管理電路
604‧‧‧主機介面
606‧‧‧記憶體介面
608‧‧‧錯誤檢查與校正電路
610‧‧‧緩衝記憶體
612‧‧‧電源管理電路
710、720、711、721、911、921‧‧‧狀態
730‧‧‧重疊區域
1010、1210、1410‧‧‧記憶胞陣列
1020、1030、1220、1230、1420、1430‧‧‧緩衝區
1101、1102、1301、1302、1303‧‧‧分布
步驟S1301‧‧‧(獲得可複寫式非揮發性記憶體模組中多個第一記憶胞的使用狀態資訊)
步驟S1302‧‧‧(根據所述使用狀態資訊使用第一讀取電壓準位讀取所述可複寫式非揮發性記憶體模組中多個第二記憶胞以獲得至少一第一位元並使用第二讀取電壓準位讀取所述多個第二記憶胞以獲得至少一第二位元)
步驟S1303‧‧‧(解碼包含所述至少一第一位元與所述至少一第二位元的多個第三位元)

圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5A是根據本發明的一範例實施例所繪示的記憶胞陣列的示意圖。 圖5B是根據本發明的一範例實施例所繪示的記憶胞陣列之等效電路的示意圖。 圖6是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖7是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。 圖8是根據本發明的一範例實施例所繪示的記憶胞陣列與記憶胞之使用狀態的示意圖。 圖9是根據本發明的一範例實施例所繪示的第二記憶胞的臨界電壓分布的示意圖。 圖10A與圖10B是根據本發明的一範例實施例所繪示的獲得第三位元之操作的示意圖。 圖11是根據本發明的一範例實施例所繪示的第一候選記憶胞與第二候選記憶胞之臨界電壓分布的示意圖。 圖12A與圖12B是根據本發明的另一範例實施例所繪示的獲得第三位元之操作的示意圖。 圖13是根據本發明的一範例實施例所繪示的第一候選記憶胞、第二候選記憶胞及第三候選記憶胞之臨界電壓分布的示意圖。 圖14A至圖14C是根據本發明的另一範例實施例所繪示的獲得第三位元之操作的示意圖。 圖15是根據本發明的一範例實施例所繪示的解碼方法的流程圖。

步驟S1501‧‧‧(獲得可複寫式非揮發性記憶體模組中多個第一記憶胞的使用狀態資訊)

步驟S1502‧‧‧(根據所述使用狀態資訊使用第一讀取電壓準位讀取所述可複寫式非揮發性記憶體模組中多個第二記憶胞以獲得至少一第一位元並使用第二讀取電壓準位讀取所述多個第二記憶胞以獲得至少一第二位元)

步驟S1503‧‧‧(解碼包含所述至少一第一位元與所述至少一第二位元的多個第三位元)

Claims (30)

  1. 一種解碼方法,用於包括多個記憶胞的一可複寫式非揮發性記憶體模組,該解碼方法包括: 獲得該多個記憶胞中多個第一記憶胞的一使用狀態資訊; 根據該使用狀態資訊使用一第一讀取電壓準位讀取該多個記憶胞中多個第二記憶胞以獲得至少一第一位元並使用一第二讀取電壓準位讀取該多個第二記憶胞以獲得至少一第二位元,其中該至少一第一位元對應於該多個第二記憶胞中一第一部分之記憶胞的一儲存狀態,該至少一第二位元對應於該多個第二記憶胞中一第二部分之記憶胞的一儲存狀態,且該第一讀取電壓準位不同於該第二讀取電壓準位;以及 解碼包含該至少一第一位元與該至少一第二位元的多個第三位元。
  2. 如申請專利範圍第1項所述的解碼方法,其中獲得該多個記憶胞中該多個第一記憶胞的該使用狀態資訊的步驟包括: 使用至少一第三讀取電壓準位讀取該多個第一記憶胞以獲得該多個第一記憶胞的該使用狀態資訊。
  3. 如申請專利範圍第1項所述的解碼方法,其中根據該使用狀態資訊使用該第一讀取電壓準位讀取該多個記憶胞中該多個第二記憶胞以獲得該至少一第一位元並使用該第二讀取電壓準位讀取該多個第二記憶胞以獲得該至少一第二位元的步驟包括: 使用該第一讀取電壓準位讀取該多個第二記憶胞以獲得多個第一候選位元; 使用該第二讀取電壓準位讀取該多個第二記憶胞以獲得多個第二候選位元;以及 根據該使用狀態資訊從該多個第一候選位元中獲得該至少一第一位元並從該多個第二候選位元中獲得該至少一第二位元。
  4. 如申請專利範圍第3項所述的解碼方法,其中根據該使用狀態資訊從該多個第一候選位元中獲得該至少一第一位元並從該多個第二候選位元中獲得該至少一第二位元的步驟包括: 根據該多個第一記憶胞中符合一第一使用狀態的至少一記憶胞從該多個第二記憶胞中決定至少一第一候選記憶胞; 根據該多個第一記憶胞中符合一第二使用狀態的至少一記憶胞從該多個第二記憶胞中決定至少一第二候選記憶胞;以及 將該多個第一候選位元中對應於該至少一第一候選記憶胞的至少一位元決定為該至少一第一位元,並將該多個第二候選位元中對應於該至少一第二候選記憶胞的至少一位元決定為該至少一第二位元。
  5. 如申請專利範圍第4項所述的解碼方法,其中該至少一第一候選記憶胞相鄰於所述符合該第一使用狀態的該至少一記憶胞,而該至少一第二候選記憶胞相鄰於所述符合該第二使用狀態的該至少一記憶胞。
  6. 如申請專利範圍第4項所述的解碼方法,其中該第一使用狀態為一已抹除狀態,而該第二使用狀態為一已程式化狀態。
  7. 如申請專利範圍第4項所述的解碼方法,更包括: 根據該至少一第一候選記憶胞的一臨界電壓分布決定該第一讀取電壓準位;以及 根據該至少一第二候選記憶胞的一臨界電壓分布決定該第二讀取電壓準位。
  8. 如申請專利範圍第3項所述的解碼方法,其中根據該使用狀態資訊使用該第一讀取電壓準位讀取該多個記憶胞中該多個第二記憶胞以獲得該至少一第一位元並使用該第二讀取電壓準位讀取該多個第二記憶胞以獲得該至少一第二位元的步驟更包括: 將該多個第一候選位元暫存於一第一緩衝區; 從存有該多個第一候選位元的該第一緩衝區讀取該至少一第一位元並將該至少一第一位元傳送至一第二緩衝區; 將該多個第二候選位元暫存於該第一緩衝區;以及 從存有該多個第二候選位元的該第一緩衝區讀取該至少一第二位元並將該至少一第二位元傳送至該第二緩衝區, 其中該至少一第一位元與該至少一第二位元在該第二緩衝區中形成該多個第三位元。
  9. 如申請專利範圍第1項所述的解碼方法,其中該可複寫式非揮發性記憶體模組包括堆疊設置的多個字元線層,其中該多個第一記憶胞是設置於該多個字元線層中的一第一字元線層,該多個第二記憶胞是設置於該多個字元線層中的一第二字元線層,且該第一字元線層相鄰於該第二字元線層。
  10. 如申請專利範圍第1項所述的解碼方法,其中該多個第三位元更包括至少一第四位元,其對應於該多個第二記憶胞中一第三部分之記憶胞的一儲存狀態, 其中該解碼方法更包括:   根據該使用狀態資訊使用一第四讀取電壓準位讀取該多個第二記憶胞以獲得該至少一第四位元, 其中該第四讀取電壓準位介於該第一讀取電壓準位與該第二讀取電壓準位之間。
  11. 一種記憶體儲存裝置,包括: 一連接介面單元,用以耦接至一主機系統; 一可複寫式非揮發性記憶體模組,包括多個記憶胞;以及 一記憶體控制電路單元,耦接至該連接介面單元與該可複寫式非揮發性記憶體模組, 其中該記憶體控制電路單元用以獲得該多個記憶胞中多個第一記憶胞的一使用狀態資訊, 其中該記憶體控制電路單元更用以根據該使用狀態資訊發送一第一讀取指令序列以指示使用一第一讀取電壓準位讀取該多個記憶胞中多個第二記憶胞以獲得至少一第一位元並發送一第二讀取指令序列以指示使用一第二讀取電壓準位讀取該多個第二記憶胞以獲得至少一第二位元,其中該至少一第一位元對應於該多個第二記憶胞中一第一部分之記憶胞的一儲存狀態,該至少一第二位元對應於該多個第二記憶胞中一第二部分之記憶胞的一儲存狀態,且該第一讀取電壓準位不同於該第二讀取電壓準位, 其中該記憶體控制電路單元更用以解碼包含該至少一第一位元與該至少一第二位元的多個第三位元。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置,其中該記憶體控制電路單元獲得該多個記憶胞中該多個第一記憶胞的該使用狀態資訊的操作包括: 發送一第三讀取指令序列以指示使用至少一第三讀取電壓準位讀取該多個第一記憶胞以獲得該多個第一記憶胞的該使用狀態資訊。
  13. 如申請專利範圍第11項所述的記憶體儲存裝置,其中該第一讀取指令序列用以指示使用該第一讀取電壓準位讀取該多個第二記憶胞以獲得多個第一候選位元, 其中該第二讀取指令序列用以指示使用該第二讀取電壓準位讀取該多個第二記憶胞以獲得多個第二候選位元, 其中該記憶體控制電路單元獲得該至少一第一位元與該至少一第二位元的操作包括:   根據該使用狀態資訊從該多個第一候選位元中獲得該至少一第一位元並從該多個第二候選位元中獲得該至少一第二位元。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置,其中該記憶體控制電路單元根據該使用狀態資訊從該多個第一候選位元中獲得該至少一第一位元並從該多個第二候選位元中獲得該至少一第二位元的操作包括: 根據該多個第一記憶胞中符合一第一使用狀態的至少一記憶胞從該多個第二記憶胞中決定至少一第一候選記憶胞; 根據該多個第一記憶胞中符合一第二使用狀態的至少一記憶胞從該多個第二記憶胞中決定至少一第二候選記憶胞;以及 將該多個第一候選位元中對應於該至少一第一候選記憶胞的至少一位元決定為該至少一第一位元並將該多個第二候選位元中對應於該至少一第二候選記憶胞的至少一位元決定為該至少一第二位元。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置,其中該至少一第一候選記憶胞相鄰於所述符合該第一使用狀態的該至少一記憶胞,而該至少一第二候選記憶胞相鄰於所述符合該第二使用狀態的該至少一記憶胞。
  16. 如申請專利範圍第14項所述的記憶體儲存裝置,其中該第一使用狀態為一已抹除狀態,而該第二使用狀態為一已程式化狀態。
  17. 如申請專利範圍第14項所述的記憶體儲存裝置,其中該記憶體控制電路單元更用以根據該至少一第一候選記憶胞的一臨界電壓分布決定該第一讀取電壓準位, 其中該記憶體控制電路單元更用以根據該至少一第二候選記憶胞的一臨界電壓分布決定該第二讀取電壓準位。
  18. 如申請專利範圍第13項所述的記憶體儲存裝置,其中該記憶體控制電路單元獲得該至少一第一位元與該至少一第二位元的操作更包括: 將該多個第一候選位元暫存於一第一緩衝區; 從存有該多個第一候選位元的該第一緩衝區讀取該至少一第一位元並將該至少一第一位元傳送至一第二緩衝區; 將該多個第二候選位元暫存於該第一緩衝區;以及 從存有該多個第二候選位元的該第一緩衝區讀取該至少一第二位元並將該至少一第二位元傳送至該第二緩衝區, 其中該至少一第一位元與該至少一第二位元在該第二緩衝區中形成該多個第三位元。
  19. 如申請專利範圍第11項所述的記憶體儲存裝置,其中該可複寫式非揮發性記憶體模組包括堆疊設置的多個字元線層,其中該多個第一記憶胞是設置於該多個字元線層中的一第一字元線層,該多個第二記憶胞是設置於該多個字元線層中的一第二字元線層,且該第一字元線層相鄰於該第二字元線層。
  20. 如申請專利範圍第11項所述的記憶體儲存裝置,其中該多個第三位元更包括至少一第四位元,其對應於該多個第二記憶胞中一第三部分之記憶胞的一儲存狀態, 其中該該記憶體控制電路單元更用以根據該使用狀態資訊發送一第四讀取指令序列以指示使用一第四讀取電壓準位讀取該多個第二記憶胞以獲得該至少一第四位元, 其中該第四讀取電壓準位介於該第一讀取電壓準位與該第二讀取電壓準位之間。
  21. 一種記憶體控制電路單元,用於控制包括多個記憶胞的一可複寫式非揮發性記憶體模組,該記憶體控制電路單元包括: 一主機介面,用以耦接至一主機系統; 一記憶體介面,用以耦接至該可複寫式非揮發性記憶體模組; 一錯誤檢查與校正電路;以及 一記憶體管理電路,耦接至該主機介面、該記憶體介面及該錯誤檢查與校正電路, 其中該記憶體管理電路用以獲得該多個記憶胞中多個第一記憶胞的一使用狀態資訊, 其中該記憶體管理電路更用以根據該使用狀態資訊發送一第一讀取指令序列以指示使用一第一讀取電壓準位讀取該多個記憶胞中多個第二記憶胞以獲得至少一第一位元並發送一第二讀取指令序列以指示使用一第二讀取電壓準位讀取該多個第二記憶胞以獲得至少一第二位元,其中該至少一第一位元對應於該多個第二記憶胞中一第一部分之記憶胞的一儲存狀態,該至少一第二位元對應於該多個第二記憶胞中一第二部分之記憶胞的一儲存狀態,且該第一讀取電壓準位不同於該第二讀取電壓準位, 其中該錯誤檢查與校正電路用以解碼包含該至少一第一位元與該至少一第二位元的多個第三位元。
  22. 如申請專利範圍第21項所述的記憶體控制電路單元,其中該記憶體管理電路獲得該多個記憶胞中該多個第一記憶胞的該使用狀態資訊的操作包括: 發送一第三讀取指令序列以指示使用至少一第三讀取電壓準位讀取該多個第一記憶胞以獲得該多個第一記憶胞的該使用狀態資訊。
  23. 如申請專利範圍第21項所述的記憶體控制電路單元,其中該第一讀取指令序列用以指示使用該第一讀取電壓準位讀取該多個第二記憶胞以獲得多個第一候選位元, 其中該第二讀取指令序列用以指示使用該第二讀取電壓準位讀取該多個第二記憶胞以獲得多個第二候選位元, 其中該記憶體管理電路獲得該至少一第一位元與該至少一第二位元的操作包括:   根據該使用狀態資訊從該多個第一候選位元中獲得該至少一第一位元並從該多個第二候選位元中獲得該至少一第二位元。
  24. 如申請專利範圍第23項所述的記憶體控制電路單元,其中該記憶體管理電路根據該使用狀態資訊從該多個第一候選位元中獲得該至少一第一位元並從該多個第二候選位元中獲得該至少一第二位元的操作包括: 根據該多個第一記憶胞中符合一第一使用狀態的至少一記憶胞從該多個第二記憶胞中決定至少一第一候選記憶胞; 根據該多個第一記憶胞中符合一第二使用狀態的至少一記憶胞從該多個第二記憶胞中決定至少一第二候選記憶胞;以及 將該多個第一候選位元中對應於該至少一第一候選記憶胞的至少一位元決定為該至少一第一位元並將該多個第二候選位元中對應於該至少一第二候選記憶胞的至少一位元決定為該至少一第二位元。
  25. 如申請專利範圍第24項所述的記憶體控制電路單元,其中該至少一第一候選記憶胞相鄰於所述符合該第一使用狀態的該至少一記憶胞,而該至少一第二候選記憶胞相鄰於所述符合該第二使用狀態的該至少一記憶胞。
  26. 如申請專利範圍第24項所述的記憶體控制電路單元,其中該第一使用狀態為一已抹除狀態,而該第二使用狀態為一已程式化狀態。
  27. 如申請專利範圍第24項所述的記憶體控制電路單元,其中該記憶體管理電路更用以根據該至少一第一候選記憶胞的一臨界電壓分布決定該第一讀取電壓準位, 其中該記憶體管理電路更用以根據該至少一第二候選記憶胞的一臨界電壓分布決定該第二讀取電壓準位。
  28. 如申請專利範圍第23項所述的記憶體控制電路單元,其中該記憶體管理電路獲得該至少一第一位元與該至少一第二位元的操作更包括: 將該多個第一候選位元暫存於一第一緩衝區; 從存有該多個第一候選位元的該第一緩衝區讀取該至少一第一位元並將該至少一第一位元傳送至一第二緩衝區; 將該多個第二候選位元暫存於該第一緩衝區;以及 從存有該多個第二候選位元的該第一緩衝區讀取該至少一第二位元並將該至少一第二位元傳送至該第二緩衝區, 其中該至少一第一位元與該至少一第二位元在該第二緩衝區中形成該多個第三位元。
  29. 如申請專利範圍第21項所述的記憶體控制電路單元,其中該可複寫式非揮發性記憶體模組包括堆疊設置的多個字元線層,其中該多個第一記憶胞是設置於該多個字元線層中的一第一字元線層,該多個第二記憶胞是設置於該多個字元線層中的一第二字元線層,且該第一字元線層相鄰於該第二字元線層。
  30. 如申請專利範圍第21項所述的記憶體控制電路單元,其中該多個第三位元更包括至少一第四位元,其對應於該多個第二記憶胞中一第三部分之記憶胞的一儲存狀態, 其中該記憶體管理電路更用以根據該使用狀態資訊發送一第四讀取指令序列以指示使用一第四讀取電壓準位讀取該多個第二記憶胞以獲得該至少一第四位元, 其中該第四讀取電壓準位介於該第一讀取電壓準位與該第二讀取電壓準位之間。
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