TWI607448B - 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

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Description

資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種資料寫入方法，且特別是有關於一種用於可複寫式非揮發性記憶體模組的資料寫入方法、記憶體控制電路單元及記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體模組作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
一般而言，在記憶體儲存裝置為數位相機、攝影機、通訊裝置或平板電腦等系統所使用的SD卡、CF卡或嵌入式儲存裝置等各式非揮發性記憶體儲存裝置的應用中，當進行錄影或攝影且欲儲存影片或影像時，倘若記憶體儲存裝置寫入資料的速度過慢，將會導致暫存於快取記憶體的資料在還未寫入至可複寫式非揮發性記憶體模組之前就被抹除的情況。在此情況下，由於資料的遺失將使得所欲儲存的影片或影像不完整。
基此，如何提升記憶體儲存裝置進行資料寫入操作時的速度與效能，以避免資料在還未寫入至可複寫式非揮發性記憶體模組之前就被抹除的情況發生，進而確保資料的可靠度是此領域技術人員所致力的目標。
本發明提供一種資料寫入方法、記憶體控制電路單元及記憶體儲存裝置，可提升記憶體儲存裝置進行資料寫入操作時的速度與效能。
本發明的一範例實施例提供一種資料寫入方法，其用於可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中所述實體抹除單元至少包括多個第一實體抹除單元與多個第二實體抹除單元，所述資料寫入方法包括：接收第一寫入指令與對應於所述第一寫入指令的第一資料，且將所述第一資料寫入第一實體抹除單元中的至少一第三實體抹除單元；以及若所述第一實體抹除單元中的至少一第四實體抹除單元的使用頻率小於一預定值，執行對應所述第一寫入指令的資料整理操作以複製所述至少一第四實體抹除單元中所儲存的至少一第二資料至第二實體抹除單元的至少其中之一。
在本發明的一範例實施例中，上述在執行對應所述第一寫入指令的所述資料整理操作時，第一實體抹除單元中的所述至少一第四實體抹除單元尚未被寫滿。
在本發明的一範例實施例中，上述資料寫入方法，更包括：為每一個第一實體抹除單元記錄一計數值，且在將所述第一資料寫入所述第一實體抹除單元中的至少一第三實體抹除單元之後的步驟包括：計數所述至少一第三實體抹除單元以外的第一實體抹除單元的計數值；若所述至少一第四實體抹除單元的計數值的計數值大於第一預定門檻值，判斷所述第一實體抹除單元中的所述至少一第四實體抹除單元的所述使用頻率小於所述預定值；以及在複製所述至少一第二資料至所述第二實體抹除單元的至少其中之一之後，抹除所述至少一第四實體抹除單元中所儲存的至少一第二資料，且將對應所述至少一第四實體抹除單元的計數值歸零。
在本發明的一範例實施例中，上述資料寫入方法，更包括：為每一個第一實體抹除單元記錄一計數值，且在將所述第一資料寫入所述第一實體抹除單元中的至少一第三實體抹除單元之後的步驟包括：計數所述至少一第三實體抹除單元的計數值；若所述至少一第四實體抹除單元的計數值的計數值小於第二預定門檻值，判斷所述第一實體抹除單元中的所述至少一第四實體抹除單元的所述使用頻率小於所述預定值；以及在複製所述至少一第二資料至所述第二實體抹除單元的至少其中之一之後，抹除所述至少一第四實體抹除單元中所儲存的至少一第二資料，且將對應所述至少一第四實體抹除單元的計數值歸零。
在本發明的一範例實施例中，所述第一實體抹除單元用以儲存具有不連續的邏輯位址的資料，且所述第二實體抹除單元用以儲存於具有連續的邏輯位址的資料，其中複製所述至少一第四實體抹除單元中所儲存的所述至少一第二資料至所述第二實體抹除單元的至少其中之一的步驟包括：從一閒置區中選擇所述第二實體抹除單元的至少其中之一以寫入所述至少一第二資料，且儲存有資料的所述第二實體抹除單元的數量不大於一預定數目。
在本發明的一範例實施例中，上述第二實體抹除單元中配置有一指令資訊佇列，其中複製所述至少一第四實體抹除單元中所儲存的至少一第二資料至所述第二實體抹除單元的至少其中之一的步驟包括：將對應至少一第二資料的一第一指令資訊放入所述指令資訊佇列中，其中所述指令資訊佇列中的指令資訊是以管線的方式被執行。
在本發明的一範例實施例中，上述實體抹除單元更包括多個第五實體抹除單元，且所述資料寫入方法更包括：執行對應所述第一寫入指令的資料合併操作以根據所述第一指令資訊複製第二實體抹除單元中的至少一第二資料至所述第五實體抹除單元的至少其中之一。
在本發明的一範例實施例中，上述資料寫入方法，更包括：接收第二寫入指令與對應於所述第二寫入指令的第三資料，並執行對應所述第二寫入指令的資料整理操作，其中對應所述第一寫入指令的資料合併操作是獨立於對應所述第二寫入指令的資料整理操作而被執行。
在本發明的一範例實施例中，上述第一實體抹除單元與第二實體抹除單元中的一個記憶胞是基於第一程式化模式來程式化，且第一數目的位元資料被儲存至所述記憶胞。所述第五實體抹除單元中的一個記憶胞是基於第二程式化模式來程式化，且第二數目的位元資料被儲存至所述記憶胞，其中所述第一數目小於所述第二數目。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中所述實體抹除單元至少包括多個第一實體抹除單元與多個第二實體抹除單元，其中所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面，其中所述記憶體管理電路用以接收第一寫入指令與對應於所述第一寫入指令的第一資料，且將所述第一資料寫入第一實體抹除單元中的至少一第三實體抹除單元。若所述第一實體抹除單元中的至少一第四實體抹除單元的使用頻率小於一預定值，所述記憶體管理電路更用以執行對應所述第一寫入指令的資料整理操作以複製至少一第四實體抹除單元中所儲存的至少一第二資料至第二實體抹除單元的至少其中之一。
在本發明的一範例實施例中，上述在執行對應所述第一寫入指令的所述資料整理操作時，第一實體抹除單元中的所述至少一第四實體抹除單元尚未被寫滿。
在本發明的一範例實施例中，上述記憶體管理電路更用以為每一個第一實體抹除單元記錄一計數值，且在將所述第一資料寫入所述第一實體抹除單元中的至少一第三實體抹除單元之後的操作中，記憶體管理電路更用以計數所述至少一第三實體抹除單元以外的第一實體抹除單元的計數值。若至少一第四實體抹除單元的計數值的計數值大於一第一預定門檻值，所述記憶體管理電路判斷第一實體抹除單元中的所述至少一第四實體抹除單元的使用頻率小於所述預定值。在複製所述至少一第二資料至所述第二實體抹除單元的至少其中之一之後，記憶體管理電路更用抹除所述至少一第四實體抹除單元中所儲存的所述至少一第二資料，且將對應所述至少一第四實體抹除單元的計數值歸零。
在本發明的一範例實施例中，上述記憶體管理電路更用以為每一個第一實體抹除單元記錄一計數值，且在將所述第一資料寫入所述第一實體抹除單元中的至少一第三實體抹除單元之後的操作中，記憶體管理電路更用以計數所述至少一第三實體抹除單元的計數值。若所述至少一第四實體抹除單元的計數值的計數值小於一第二預定門檻值，記憶體管理電路會判斷所述第一實體抹除單元中的所述至少一第四實體抹除單元的使用頻率小於所述預定值。在複製所述至少一第二資料至所述第二實體抹除單元的至少其中之一之後，記憶體管理電路更用抹除所述至少一第四實體抹除單元中所儲存的所述至少一第二資料，且將對應所述至少一第四實體抹除單元的計數值歸零。
在本發明的一範例實施例中，所述第一實體抹除單元用以儲存具有不連續的邏輯位址的資料，且所述第二實體抹除單元用以儲存於具有連續的邏輯位址的資料，其中在複製所述至少一第四實體抹除單元中所儲存的所述至少一第二資料至所述第二實體抹除單元的至少其中之一的操作中，所述記憶體管理電路更用以從一閒置區中選擇所述第二實體抹除單元的至少其中之一以寫入該至少一第二資料，且儲存有資料的所述第二實體抹除單元的數量不大於一預定數目。
在本發明的一範例實施例中，上述第二實體抹除單元中配置有一指令資訊佇列，在複製所述至少一第四實體抹除單元中所儲存的所述至少一第二資料至第二實體抹除單元的至少其中之一的操作中，所述記憶體管理電路更用以將對應所述至少一第二資料的第一指令資訊放入所述指令資訊佇列中，其中所述指令資訊佇列中的指令資訊是以管線的方式被執行。
在本發明的一範例實施例中，上述實體抹除單元更包括多個第五實體抹除單元，所述記憶體管理電路更用以執行對應所述第一寫入指令的資料合併操作以根據所述第一指令資訊複製所述第二實體抹除單元中的所述至少一第二資料至所述第五實體抹除單元的至少其中之一。
在本發明的一範例實施例中，上述記憶體管理電路更用以接收第二寫入指令與對應於所述第二寫入指令的第三資料，並執行對應所述第二寫入指令的資料整理操作，其中對應所述第一寫入指令的資料合併操作是獨立於對應所述第二寫入指令的資料整理操作而被執行。
在本發明的一範例實施例中，上述第一實體抹除單元與第二實體抹除單元中的一個記憶胞是基於第一程式化模式來程式化，且第一數目的位元資料被儲存至所述記憶胞。所述第五實體抹除單元中的一個記憶胞是基於第二程式化模式來程式化，且第二數目的位元資料被儲存至所述記憶胞，其中所述第一數目小於所述第二數目。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，其中所述實體抹除單元至少包括多個第一實體抹除單元與多個第二實體抹除單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，其中所述記憶體控制電路單元用以接收第一寫入指令與對應於所述第一寫入指令的第一資料，且將所述第一資料寫入第一實體抹除單元中的至少一第三實體抹除單元。若第一實體抹除單元中的至少一第四實體抹除單元的使用頻率小於一預定值，所述記憶體控制電路單元更用以執行對應所述第一寫入指令的資料整理操作以複製至少一第四實體抹除單元中所儲存的至少一第二資料至第二實體抹除單元的至少其中之一。
在本發明的一範例實施例中，上述在執行對應所述第一寫入指令的該資料整理操作時，第一實體抹除單元中的所述至少一第四實體抹除單元尚未被寫滿。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以為每一個第一實體抹除單元記錄一計數值，且在將所述第一資料寫入所述第一實體抹除單元中的至少一第三實體抹除單元之後的操作中，記憶體控制電路單元更用以計數所述至少一第三實體抹除單元以外的第一實體抹除單元的計數值。若所述至少一第四實體抹除單元的計數值的計數值大於一第一預定門檻值，記憶體控制電路單元會判斷所述第一實體抹除單元中的所述至少一第四實體抹除單元的使用頻率小於所述預定值。其中在複製所述至少一第二資料至所述第二實體抹除單元的至少其中之一之後，記憶體控制電路單元更用以抹除所述至少一第四實體抹除單元中所儲存的所述至少一第二資料，且將對應所述至少一第四實體抹除單元的計數值歸零。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以為每一個第一實體抹除單元記錄一計數值，且在將所述第一資料寫入所述第一實體抹除單元中的至少一第三實體抹除單元之後的操作中，記憶體控制電路單元更用以計數所述至少一第三實體抹除單元的計數值。若所述至少一第四實體抹除單元的計數值小於一第二預定門檻值，記憶體控制電路單元判斷所述第一實體抹除單元中的所述至少一第四實體抹除單元的使用頻率小於所述預定值。其中在複製所述至少一第二資料至所述第二實體抹除單元的至少其中之一之後，記憶體控制電路單元更用以抹除所述至少一第四實體抹除單元中所儲存的所述至少一第二資料，且將對應所述至少一第四實體抹除單元的計數值歸零。
在本發明的一範例實施例中，所述第一實體抹除單元用以儲存具有不連續的邏輯位址的資料，且所述第二實體抹除單元用以儲存於具有連續的邏輯位址的資料，其中複製所述至少一第四實體抹除單元中所儲存的所述至少一第二資料至所述第二實體抹除單元的至少其中之一的操作中，記憶體控制電路單元更用以從一閒置區中選擇所述第二實體抹除單元的至少其中之一以寫入所述至少一第二資料，且儲存有資料的所述第二實體抹除單元的數量不大於一預定數目。
在本發明的一範例實施例中，上述第二實體抹除單元中配置有一指令資訊佇列，在複製所述至少一第四實體抹除單元中所儲存的所述至少一第二資料至第二實體抹除單元的至少其中之一的操作中，所述記憶體控制電路單元更用以將對應所述至少一第二資料的第一指令資訊放入所述指令資訊佇列中，其中所述指令資訊佇列中的指令資訊是以管線的方式被執行。
在本發明的一範例實施例中，上述實體抹除單元更包括多個第五實體抹除單元，所述記憶體控制電路單元更用以執行對應所述第一寫入指令的資料合併操作以根據所述第一指令資訊複製所述第二實體抹除單元中的所述至少一第二資料至所述第五實體抹除單元的至少其中之一。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以接收第二寫入指令與對應於所述第二寫入指令的第三資料，並執行對應所述第二寫入指令的資料整理操作，其中對應所述第一寫入指令的資料合併操作是獨立於對應所述第二寫入指令的資料整理操作而被執行。
在本發明的一範例實施例中，上述第一實體抹除單元與第二實體抹除單元中的一個記憶胞是基於第一程式化模式來程式化，且第一數目的位元資料被儲存至所述記憶胞。所述第五實體抹除單元中的一個記憶胞是基於第二程式化模式來程式化，且第二數目的位元資料被儲存至所述記憶胞，其中所述第一數目小於所述第二數目。
基於上述，本發明範例實施例是藉由識別為每一個實體抹除單元所計數的計數值，可得知每一個用以暫存資料之實體抹除單元處於閒置狀態的時間，以主動地去整理暫存有長時間未被更動之資料的實體抹除單元，由此避免因沒有足夠的實體抹除單元來暫存資料時所導致的等待時間過長，以及資料遺失的現象產生。另一方面，透過本發明之以管線的方式取得指令資訊佇列的指令資訊並執行之的機制，對應某一個寫入指令的資料整理操作與對應另一個寫入指令的資料合併操作可以同時地被執行，由此實質地縮短對於一個寫入指令之資料寫入時間，進而提升記憶體儲存裝置進行資料寫入操作時的速度與效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線的方式耦接至記憶體儲存裝置10。耦接或無線傳輸至記憶體儲存裝置10，其中記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。其中，無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的各種類型記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各種類型的式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(B)。例如，實體抹除單元410(0)~410(B)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。例如，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼)。
在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體單元的運作時，以“選擇”與“分組”等詞來操作實體單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組406之實體單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組406的實體單元進行操作。
請參照圖6，在本範例實施例中，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)與邏輯地分組為儲存區與閒置(spare)區。儲存區中的實體單元儲存有資料，而閒置區中的實體單元尚未被用來儲存資料。例如，屬於儲存區的每一個實體單元可能儲存有有效資料及/或無效資料，而屬於儲存區的某一個實體單元被抹除之後就會被關聯至閒置區。當屬於儲存區的某一個實體單元被寫滿之後，某一個實體單元會被從閒置區選擇並且被關聯至儲存區，以儲存其他資料。
此外，在本範例實施例中，記憶體管理電路502還會進一步地將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)邏輯地分組為SLC區域601與TLC區域602，並配置邏輯單元612(0)~612(C)以映射SLC區域601之實體抹除單元610(0)~610(A)中的部分實體抹除單元，以及TLC區域602之實體抹除單元610(A+1)~610(B)中的部分實體抹除單元。例如，在本範例實施例中，主機系統11是透過邏輯位址(logical address, LA)來存取SLC區域601與MLC區域602中的資料，因此，邏輯單元612(0)~612(C)中的每一個邏輯單元是指一個邏輯位址。此外，邏輯單元612(0)~612(C)中的每一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。並且，邏輯單元612(0)~612(C)中的每一個邏輯單元可被映射至一或多個實體抹除單元。值得注意的是，在本發明範例實施例中，是以記憶體管理電路502將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)邏輯地分組為SLC區域601與TLC區域602的例子進行說明，然而，本發明並不限於此。例如，在另一範例實施例中，記憶體管理電路502亦可以是將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)邏輯地分組為SLC區域與MLC區域。
記憶體管理電路502會將邏輯單元與實體抹除單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
特別是，在本範例實施例中，記憶體管理電路502還會將屬於SLC區域601的實體抹除單元610(0)~610(A)(包括第一實體抹除單元610(0)~610(D)或第二實體抹除單元610(D+1)~610(B))配置為初始地基於一程式化模式(以下亦稱為第一程式化模式)來程式化並且將屬於TLC區域602的實體抹除單元610(A+1)~610(B)(以下亦稱為第五實體抹除單元)初始地配置為基於另一程式化模式(以下亦稱為第二程式化模式)來程式化。一般來說，基於第一程式化模式來程式化記憶胞之程式化速度會高於基於第二程式化模式來程式化記憶胞之程式化速度。此外，基於第一程式化模式而被儲存之資料的可靠度也往往高於基於第二程式化模式而被儲存之資料的可靠度。
在本範例實施例中，第一程式化模式是指單層記憶胞(single layer memory cell, SLC)模式、下實體程式化(lower physical programming)模式、混合程式化(mixture programming)模式及少層記憶胞(less layer memory cell)模式的其中之一。在單層記憶胞模式中，一個記憶胞只儲存一個位元的資料。在下實體程式化模式中，只有下實體程式化單元會被程式化，而此下實體程式化單元所對應之上實體程式化單元可不被程式化。在混合程式化模式中，有效資料(或，真實資料)會被程式化於下實體程式化單元中，而同時虛擬資料(dummy data)會被程式化至儲存有效資料之下實體程式化單元所對應的上實體程式化單元中。在少層記憶胞模式中，一個記憶胞儲存一第一數目之位元的資料。例如，此第一數目可設為“1”。
在本範例實施例中，第二程式化模式是指多階記憶胞(MLC)程式化模式、複數階(TLC)記憶胞程式化模式或類似模式。在第二程式化模式中，一個記憶胞儲存有一第二數目之位元的資料，其中此第二數目等於或大於“2”。例如，此第二數目可設為2或3。在另一範例實施例中，上述第一程式化模式中的第一數目與第二程式化模式中的第二數目皆可以是其他數目，只要滿足第二數目大於第一數目即可。
一般而言，在記憶體儲存裝置10為數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統所使用的SD卡、CF卡或嵌入式儲存裝置等各式非揮發性記憶體儲存裝置的情況下，SLC區域601的實體抹除單元610(0)~610(A)會被劃分為至少包括多個第一實體抹除單元610(0)~610(D)與多個第二實體抹除單元610(D+1)~610(A)，第一實體抹除單元610(0)~610(D)用以暫存來自主機系統11之具有不同路徑的資料、小資料(例如，經常性地反覆地更新的資料或小於一個實體程式化單元的資料)等具有不連續之邏輯位址的資料，而第二實體抹除單元610(D+1)~610(A)用以暫存第一實體抹除單元中經整理後的具有連續之邏輯位址的資料。例如，記憶體管理電路502會將每三個第一實體抹除單元分為一組，以及將每三個第二實體抹除單元分為一組，當一組第一實體抹除單元中的下實體程式化單元被寫入的資料達到一定程度時，記憶體管理電路502會從閒置區選擇一組第二實體抹除單元，並進一步將第一實體抹除單元中未經排序的資料整理至此組第二實體抹除單元中的下實體程式化單元，在此，所述將第一實體抹除單元中的資料整理至第二實體抹除單元中的操作亦稱為資料整理操作，且儲存有資料的第二實體抹除單元的數量不大於一預定數目。之後，記憶體管理電路502會將此一組第二實體抹除單元的下實體程式化單元中的資料程式化至一個第五實體抹除單元中的所有實體程式化單元中以完成影像資料或視訊資料的儲存。在此，所述將第二實體抹除單元中的資料程式化至第五實體抹除單元中的操作亦稱為資料合併操作。
圖7A與圖7B繪示為執行傳統資料整理操作與傳統資料合併操作所需的資料寫入時間。
請參照圖7A，目前在記憶體儲存裝置為數位相機、攝影機、通訊裝置或平板電腦等系統所使用的SD卡、CF卡或嵌入式儲存裝置等各式非揮發性記憶體儲存裝置的應用中，為了避免因資料寫入速度過慢而造成暫存於快取記憶體的資料在還未寫入至可複寫式非揮發性記憶體模組之前就被抹除的情況，因此對於寫入資料的寫入時間有較嚴格的需求(例如，寫入時間要小於1秒(sec))。假設資料整理操作與資料合併操作各需600毫秒(ms)，則在目前記憶體儲存裝置是在執行對應一個寫入指令的資料整理操作後，接續地執行對應此寫入指令的資料合併操作的前提下，記憶體儲存裝置顯然無法達到上述對於寫入資料之寫入時間的需求(即，1 sec)。
此外，在主機系統進行錄影或攝影時，其會產生用以記錄影片或影像資訊的檔案資訊與中介資料(metadata)，倘若此些檔案資訊與中介資料在被寫入一組第一實體抹除單元時被分散在此組第一實體抹除單元的不同的實體抹除單元中，且此組第一實體抹除單元在被寫入此些檔案資訊與中介資料且經一段時間之後其中的資料就未被再更動，此時，儘管此組第一實體抹除單元尚未被寫滿（即，此實體抹除單元的部分實體程式化單元尚未被寫入資料），亦即，此組第一實體抹除單元尚有空間可暫存資料，記憶體管理電路仍會將此組第一實體抹除單元視為已被佔用。請參照圖7B，在多組第一實體抹除單元皆視為已被佔用情況下，若記憶體管理電路接收來自主機系統欲寫入某個邏輯單元的資料時，將會沒有足夠的第一實體抹除單元來暫存此資料，進而導致主機系統需等待記憶體管理電路執行對應於另一指令的資料整理的操作。在此情況下，記憶體儲存裝置顯然亦無法達到上述對於寫入資料之寫入時間的需求(即，1 sec)。換言之，若因主機系統等待記憶體管理電路執行資料整理的操作而導致執行寫入操作的時間過久，則主機系統11可能會把暫存於快取記憶體之等待寫入的資料清除，而產生因資料遺失所造成的影像或影片不完整。
有鑑於此，在本範例實施例中，記憶體管理電路502會為每一個第一實體抹除單元610(0)~610(D)記錄計數值，並且在將對應一個寫入指令(亦稱為第一寫入指令)的資料(亦稱為第一資料)寫入第一實體抹除單元610(0)~610(D)中的至少一實體抹除單元(亦稱為至少一第三實體抹除單元)時更新此些計數值。此些計數值會反應出每一個第一實體抹除單元處於閒置狀態的時間，而透過識別為每一個第一實體抹除單元所計數的計數值，記憶體管理電路502可得知每一個第一實體抹除單元的使用頻率。在本範例實施例中，當記憶體管理電路502判斷第一實體抹除單元中的至少一實體抹除單元(亦稱為至少一第四實體抹除單元)的使用頻率小於一預定值時，記憶體管理電路502即會對此至少一第四實體抹除單元執行資料整理操作以將此至少一第四實體抹除單元中所儲存的資料(亦稱為至少一第二資料)程式化至第二實體抹除單元的至少其中之一。特別是，在執行此資料整理操作時，此至少一第四實體抹除單元可能尚未被寫滿（即，此實體抹除單元的部分實體程式化單元尚未被寫入資料），據此，藉由記憶體管理電路502主動地去整理暫存有長時間未被更動之資料的實體抹除單元，可避免記憶體管理電路仍502將尚未被寫滿的實體抹除單元視為已被佔用，更避免了上述因沒有足夠的第一實體抹除單元來暫存資料所導致的時間延遲與資料遺失的現象產生。為了更清楚地描述本發明之資料寫入方法與記憶體管理電路502的運作，以下將參照圖8A~圖8B以一範例來進行說明。
圖8A是根據本發明的一範例實施例所繪示之執行對應第一寫入指令之資料整理操作的示意圖。圖8B是根據本發明的一範例實施例所繪示之執行對應第一寫入指令之資料合併操作的示意圖。
請先參照圖8A，記憶體管理電路502從主機系統11接收到第一寫入指令CMD 1與對應於此第一寫入指令CMD 1的第一資料D1，並將此第一資料D1寫入第一實體抹除單元中的第三實體抹除單元610(0)後，記憶體管理電路502會計數第三實體抹除單元610(0)以外的第一實體抹除單元的計數值，即，將第一實體抹除單元610(1)~610(D)的計數值皆累加1，並判斷此些第一實體抹除單元610(1)~610(D)中是否具有計數值大於一預定門檻值(亦稱為第一預定門檻值)的至少一實體抹除單元。具體而言，每當記憶體管理電路502從主機系統11接收寫入指令時，未被寫入對應此些寫入指令之資料的第一實體抹除單元的計數值會不斷地被累加，換言之，計數值會反應出第一實體抹除單元處於一閒置狀態的時間，而在此範例中，經多次未被寫入資料的第一實體抹除單元的計數值會越大。在此，假設記憶體管理電路502判斷第四實體抹除單元610(3)的計數值大於所述第一預定門檻值，即，相當於第四實體抹除單元610(3)的使用頻率小於預定值，則記憶體管理電路502會執行資料整理操作以複製第四實體抹除單元610(3)中所儲存的資料(亦稱為第二資料D2)至第二實體抹除單元610(D+1)。之後，記憶體管理電路502會抹除第四實體抹除單元610(3)中所儲存的第二資料D2以釋出一個空的實體抹除單元，並將此第四實體抹除單元610(3)的計數值歸零。
本發明並不加以限制識別第一實體抹除單元610(0)~610(D)中使用頻率小於預定值之實體抹除單元的方法，例如，在另一範例實施例中，在將第一資料寫入第一實體抹除單元610(0)~610(D)中的第三實體抹除單元610(0)時，記憶體管理電路502是計數此第三實體抹除單元610(0)的計數值，即，將第三實體抹除單元610(0)的計數值累加1，並判斷第三實體抹除單元610(0)以外的第一實體抹除單元610(1)~610(D)中是否具有計數值小於一預定門檻值(亦稱為第二預定門檻值)的至少一實體抹除單元。在此範例中，每當記憶體管理電路502從主機系統11接收寫入指令時，被寫入對應此些寫入指令之資料的第一實體抹除單元的計數值會被累加，換言之，經多次未被寫入資料的第一實體抹除單元的計數值會越小。在此，假設記憶體管理電路502判斷第四實體抹除單元610(3)的計數值小於所述第二預定門檻值，即，相當於第四實體抹除單元610(3)的使用頻率小於預定值，則記憶體管理電路502會執行資料整理操作以複製第四實體抹除單元610(3)中所儲存的第二資料D2至第二實體抹除單元610(D+1)。之後，記憶體管理電路502會抹除第四實體抹除單元610(3)中所儲存的第二資料D2以釋出一個空的實體抹除單元，並將此第四實體抹除單元610(3)的計數值歸零。
應注意的是，在上述範例實施例中，是以第四實體抹除單元不同於用以寫入對應第一寫入指令之第一資料的第三實體抹除單元的例子進行執行資料整理操作的說明，然而，在另一範例實施例中，用以寫入對應第一寫入指令之第一資料的第三實體抹除單元亦有可能是長時間未被更動之資料的實體抹除單元，換言之，所識別出之使用頻率小於預定值的第四實體抹除單元亦可以是第三實體抹除單元。在此例子中，記憶體管理電路502亦會執行資料整理操作以複製第三實體抹除單元中原先儲存有的資料與對應第一寫入指令之第一資料至第二實體抹除單元的至少其中之一。
此外，本發明並不欲加以限制上述的第一預定門檻值與第二預定門檻值，例如，所述第一預定門檻值可相同或不同於所述第二預定門檻值，且所述第一預定門檻值與所述第二預定門檻值可以是根據記憶體儲存裝置10出廠時的技術規格來設定，亦可以是根據記憶體儲存裝置10的執行效能而被設定。此外，在又一範例實施例中，記憶體管理電路502會記錄每一個第一實體抹除單元610(0)~610(D)於一預定時段中資料的寫入時間、寫入次數或寫入資料量，並且在將第一資料寫入第一實體抹除單元610(0)~610(D)中的第三實體抹除單元610(0)時，對寫入時間間隔較久、寫入次數較少或寫入資料量較少者進行資料整理操作，而所述資料整理操作已在前述對於圖8A的描述中進行詳細說明，在此不再重述。
上述記憶體管理電路502所執行的複製第四實體抹除單元610(3)中所儲存的第二資料D2至第二實體抹除單元610(D+1)的資料整理操作是在記憶體管理電路502接收第一寫入指令CMD 1後所執行的，因此，本範例實施例中將其稱為對應第一寫入指令CMD 1的資料整理操作。在本範例實施例中，第二實體抹除單元610(D+1)~610(A)中更配置有一指令資訊佇列800，在記憶體管理電路502執行對應第一寫入指令CMD 1的資料整理操作時，記憶體管理電路502會將對應此第二資料D2的指令資訊Infor(2)(亦稱為第一指令資訊)放入指令資訊佇列800中，其中指令資訊佇列800中的指令資訊是以管線(pipeline)的方式被執行。
具體而言，指令資訊佇列800中指令資訊的執行順序是符合先進先出(First In First Out, FIFO)規則，例如，指令資訊佇列800具有第一端802與第二端804，指令資訊佇列800中指令資訊會從第一端802開始陸續地被執行，而記憶體管理電路502執行資料整理操作時所放入的對應某一資料的指令資訊會接續前一個指令資訊而被放入指令資訊佇列800中，換言之，記憶體管理電路502當前放入的指令資訊即為第二端804的指令資訊。由於儲存在第二實體抹除單元610(D+1)~610(A)的資料是經過整理且具有連續的邏輯位址的資料，因此，對應此些資料的指令資訊亦是依照此連續的邏輯位址而被排列於指令資訊佇列800中。特別是，在本範例實施例中，只要指令資訊佇列800中存放有指令資訊，則記憶體管理電路502就會不斷地執行資料合併操作，以根據此些指令資訊複製第二實體抹除單元中對應此些指令資訊且具有一個實體抹除單元之大小的資料至第五實體抹除單元610(A+1)~610(B)的其中之一。
請參照圖8A與圖8B，當記憶體管理電路502將對應第二資料D2的第一指令資訊Infor(2)放入指令資訊佇列800中的同時，記憶體管理電路502事實上仍會持續地根據其他的指令資訊下達寫入指令序列以執行資料合併操作，由此第一指令資訊Infor(2)會漸漸地往第一端802靠近，進而被記憶體管理電路502所執行。例如，記憶體管理電路502會根據指令資訊Infor(18)、指令資訊Infor(8)與第一指令資訊Infor(2)從一組第二實體抹除單元中複製包括第二資料D2且具有一個實體抹除單元之大小的資料至第五實體抹除單元610(A+1)中。在此，將包括第二資料D2且具有一個實體抹除單元之大小的資料程式化至第五實體抹除單元610(A+1)的操作稱為對應第一寫入指令CMD 1的資料合併操作。
特別是，透過本範例實施例之以管線的方式取得指令資訊佇列的指令資訊並執行之的機制，當一個寫入指令被執行時，記憶體管理電路502會先將對應此寫入指令的資料整理至可複寫式非揮發性記憶體模組406中用以暫存資料的實體抹除單元(即，第一階段的資料整理操作)，之後，對應此些資料的指令資訊會以管線的方式被執行，且對應此寫入指令的資料會被寫入可複寫式非揮發性記憶體模組406中實際用以儲存資料的實體抹除單元(即，第二階段的資料合併操作)。因此，對應某一個寫入指令的第一階段(即，資料整理操作)與對應另一個寫入指令的第二階段(即，資料合併操作)可以同時地被執行。
圖9A與圖9B是根據本發明的一範例實施例所繪示之執行資料整理操作與資料合併操作所需的資料寫入時間。
更詳細地說，假設在記憶體管理電路502接收第一寫入指令CMD 1之後，接收到另一寫入指令(亦稱為第二寫入指令CMD 2)與對應於此第二寫入指令CMD 2的資料(亦稱為第三資料)，記憶體管理電路502亦會執行對應於此第二寫入指令CMD 2的資料整理操作。在此，對應於此第二寫入指令CMD 2的資料整理操作是相同或相似於上述對應於第一寫入指令CMD 1的資料整理操作，而資料整理操作已在前述對於圖8A的描述中進行詳細說明，在此不再重述。特別是，對應第一寫入指令CMD 1的資料合併操作是獨立於對應第二寫入指令CMD 2的資料整理操作而被執行。例如，對應第一寫入指令CMD 1的資料合併操作是在對應第二寫入指令CMD 2的資料整理操作的期間被執行。值得注意的是，在此所述的「對應第一寫入指令CMD 1的資料合併操作是在對應第二寫入指令CMD 2的資料整理操作的期間被執行」指的可以是對應第一寫入指令CMD 1的資料合併操作與對應第二寫入指令CMD 2的資料整理操作同時被執行(如圖9A所示)，或是執行對應第一寫入指令CMD 1的資料合併操作的期間(例如，資料合併操作的期間901~903的其中之一)與執行對應第二寫入指令CMD 2的資料整理操作的期間重疊(如圖9B所示)，本發明並不加以限制。如此一來，在執行資料整理操作與執行資料合併操作各需600ms的例子中，藉由本發明之以管線的方式取得指令資訊佇列的指令資訊並執行之的機制，記憶體管理電路502所執行之對應一個指令的資料整理操作與資料合併操作的資料寫入時間相當於僅需600ms或1sec以內的時間，據此，可滿足記憶體儲存裝置之資料寫入時間的需求，更避免因資料寫入速度過慢而造成暫存於快取記憶體的資料在還未寫入至可複寫式非揮發性記憶體模組之前就被抹除的情況。
圖10是根據本發明的範例實施例所繪示的資料寫入方法的流程圖。
請參照圖10，在步驟S1001中，記憶體管理電路502接收第一寫入指令與對應於所述第一寫入指令的第一資料，且將所述第一資料寫入第一實體抹除單元中的至少一第三實體抹除單元。
在步驟S1003中， 若所述第一實體抹除單元中的至少一第四實體抹除單元的使用頻率小於所述預定值，記憶體管理電路502會執行對應第一寫入指令的資料整理操作以複製至少一第四實體抹除單元中所儲存的至少一第二資料至第二實體抹除單元的至少其中之一。
然而，圖10中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖10中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖10的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明範例實施例提出的資料寫入方法、記憶體儲存裝置與記憶體控制電路單元，藉由識別為每一個實體抹除單元所計數的計數值，可得知每一個用以暫存資料之實體抹除單元處於閒置狀態的時間，以主動地去整理暫存有長時間未被更動之資料的實體抹除單元，由此避免因沒有足夠的實體抹除單元來暫存資料所導致的時間延遲與資料遺失的現象產生。另一方面，透過本發明之以管線的方式取得指令資訊佇列的指令資訊並執行之的機制，對應某一個寫入指令的資料整理操作與對應另一個寫入指令的資料合併操作可以同時地被執行，由此實質地縮短對於一個寫入指令之資料寫入時間。
綜上，配合本發明主動地去整理暫存有長時間未被更動之資料的實體抹除單元與以管線執行指令資訊的機制，不僅能有效地滿足記憶體儲存裝置之資料寫入時間的需求，更避免因資料寫入速度過慢而造成暫存於快取記憶體的資料在還未寫入至可複寫式非揮發性記憶體模組之前就被抹除的情況。如此一來，有效地提升了記憶體儲存裝置進行資料寫入操作時的速度與效能，更確保所儲存之資料的可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30‧‧‧記憶體儲存裝置
11、31‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
601‧‧‧SLC區域
602‧‧‧MLC區域
610(0)~610(B)‧‧‧實體抹除單元
612(0)~612(C)‧‧‧邏輯單元
CMD 1‧‧‧第一寫入指令
D1‧‧‧第一資料
D2‧‧‧第二資料
800‧‧‧指令資訊佇列
802‧‧‧第一端
804‧‧‧第二端
Infor(2)、Infor(10)、Infor(5)、Infor(9)、Infor(20)、Infor(4)、Infor(8)、Infor(18)‧‧‧指令資訊
S1001‧‧‧步驟(接收第一寫入指令與對應於所述第一寫入指令的第一資料，且將所述第一資料寫入第一實體抹除單元中的至少一第三實體抹除單元)
S1003‧‧‧步驟(若所述第一實體抹除單元中的至少一第四實體抹除單元的使用頻率小於預定值，執行對應第一寫入指令的資料整理操作以複製至少一第四實體抹除單元中所儲存的至少一第二資料至第二實體抹除單元的至少其中之一)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7A與圖7B繪示為執行傳統資料整理操作與傳統資料合併操作所需的資料寫入時間。 圖8A是根據本發明的一範例實施例所繪示之執行對應第一寫入指令之資料整理操作的示意圖。 圖8B是根據本發明的一範例實施例所繪示之執行對應第一寫入指令之資料合併操作的示意圖。 圖9A與圖9B是根據本發明的一範例實施例所繪示之執行資料整理操作與資料合併操作所需的資料寫入時間。 圖10是根據本發明的範例實施例所繪示的資料寫入方法的流程圖。
S1001‧‧‧步驟(接收第一寫入指令與對應於所述第一寫入指令的第一資料，且將所述第一資料寫入第一實體抹除單元中的至少一第三實體抹除單元)
S1003‧‧‧步驟(若所述第一實體抹除單元中的至少一第四實體抹除單元的使用頻率小於預定值，執行對應第一寫入指令的資料整理操作以複製至少一第四實體抹除單元中所儲存的至少一第二資料至第二實體抹除單元的至少其中之一)

Claims (27)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，且該些實體抹除單元至少包括多個第一實體抹除單元與多個第二實體抹除單元，該資料寫入方法包括： 接收一第一寫入指令與對應於該第一寫入指令的一第一資料，且將該第一資料寫入該些第一實體抹除單元中的至少一第三實體抹除單元；以及 若該些第一實體抹除單元中的至少一第四實體抹除單元的一使用頻率小於一預定值，執行對應該第一寫入指令的一資料整理操作以複製該至少一第四實體抹除單元中所儲存的至少一第二資料至該些第二實體抹除單元的至少其中之一。
  2. 如申請專利範圍第1項所述的資料寫入方法，其中在執行對應該第一寫入指令的該資料整理操作時，該些第一實體抹除單元中的該至少一第四實體抹除單元尚未被寫滿。
  3. 如申請專利範圍第1項所述的資料寫入方法，更包括：為每一個第一實體抹除單元記錄一計數值，其中在將該第一資料寫入該些第一實體抹除單元中的至少一第三實體抹除單元之後的步驟包括： 計數該至少一第三實體抹除單元以外的第一實體抹除單元的計數值； 若該至少一第四實體抹除單元的計數值大於一第一預定門檻值，判斷該些第一實體抹除單元中的該至少一第四實體抹除單元的該使用頻率小於該預定值；以及 在複製該至少一第二資料至該些第二實體抹除單元的至少其中之一之後，抹除該至少一第四實體抹除單元中所儲存的該至少一第二資料，且將對應該至少一第四實體抹除單元的計數值歸零。
  4. 如申請專利範圍第1項所述的資料寫入方法，更包括：為每一個第一實體抹除單元記錄一計數值，其中在將該第一資料寫入該些第一實體抹除單元中的至少一第三實體抹除單元之後的步驟包括： 計數該至少一第三實體抹除單元的計數值； 若該至少一第四實體抹除單元的計數值小於一第二預定門檻值，判斷該些第一實體抹除單元中的該至少一第四實體抹除單元的該使用頻率小於該預定值；以及 在複製該至少一第二資料至該些第二實體抹除單元的至少其中之一之後，抹除該至少一第四實體抹除單元中所儲存的該至少一第二資料，且將對應該至少一第四實體抹除單元的計數值歸零。
  5. 如申請專利範圍第1項所述的資料寫入方法，其中該些第一實體抹除單元用以儲存具有不連續的邏輯位址的資料，且該些第二實體抹除單元用以儲存於具有連續的邏輯位址的資料，其中複製該至少一第四實體抹除單元中所儲存的該至少一第二資料至該些第二實體抹除單元的至少其中之一的步驟包括： 從一閒置區中選擇該些第二實體抹除單元的至少其中之一以寫入該至少一第二資料，且儲存有資料的該第二實體抹除單元的數量不大於一預定數目。
  6. 如申請專利範圍第1項所述的資料寫入方法，其中該些第二實體抹除單元中配置有一指令資訊佇列，其中複製該至少一第四實體抹除單元中所儲存的該至少一第二資料至該些第二實體抹除單元的至少其中之一的步驟包括： 將對應該至少一第二資料的一第一指令資訊放入該指令資訊佇列中，其中該指令資訊佇列中的指令資訊是以管線的方式被執行。
  7. 如申請專利範圍第6項所述的資料寫入方法，其中該些實體抹除單元更包括多個第五實體抹除單元，該資料寫入方法更包括： 執行對應該第一寫入指令的一資料合併操作以根據該第一指令資訊複製該第二實體抹除單元中的該至少一第二資料至該些第五實體抹除單元的至少其中之一。
  8. 如申請專利範圍第7項所述的資料寫入方法，更包括： 接收一第二寫入指令與對應於該第二寫入指令的一第三資料，並執行對應該第二寫入指令的該資料整理操作，其中對應該第一寫入指令的該資料合併操作是獨立於對應該第二寫入指令的該資料整理操作而被執行。
  9. 如申請專利範圍第8項所述的資料寫入方法，其中該些第一實體抹除單元與該些第二實體抹除單元中的一個記憶胞是基於一第一程式化模式來程式化，且一第一數目的位元資料被儲存至該記憶胞， 其中該些第五實體抹除單元中的一個記憶胞是基於一第二程式化模式來程式化，且一第二數目的位元資料被儲存至該記憶胞， 其中該第一數目小於該第二數目。
  10. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，每一個實體抹除單元包括多個實體程式化單元，且該些實體抹除單元至少包括多個第一實體抹除單元與多個第二實體抹除單元，其中該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面，並且用以接收一第一寫入指令與對應於該第一寫入指令的一第一資料，且將該第一資料寫入該些第一實體抹除單元中的至少一第三實體抹除單元， 其中若該些第一實體抹除單元中的至少一第四實體抹除單元的一使用頻率小於一預定值，該記憶體管理電路更用以執行對應該第一寫入指令的一資料整理操作以複製該至少一第四實體抹除單元中所儲存的至少一第二資料至該些第二實體抹除單元的至少其中之一。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中在執行對應該第一寫入指令的該資料整理操作時，該些第一實體抹除單元中的該至少一第四實體抹除單元尚未被寫滿。
  12. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該記憶體管理電路更用以為每一個第一實體抹除單元記錄一計數值，且在將該第一資料寫入該些第一實體抹除單元中的至少一第三實體抹除單元之後的操作中，該記憶體管理電路更用以計數該至少一第三實體抹除單元以外的第一實體抹除單元的計數值， 若該至少一第四實體抹除單元的計數值大於一第一預定門檻值，該記憶體管理電路判斷該些第一實體抹除單元中的該至少一第四實體抹除單元的該使用頻率小於該預定值， 其中在複製該至少一第二資料至該些第二實體抹除單元的至少其中之一之後，該記憶體管理電路更用以抹除該至少一第四實體抹除單元中所儲存的該至少一第二資料，且將對應該至少一第四實體抹除單元的計數值歸零。
  13. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該記憶體管理電路更用以為每一個第一實體抹除單元記錄一計數值，且在將該第一資料寫入該些第一實體抹除單元中的至少一第三實體抹除單元之後的操作中，該記憶體管理電路更用以計數該至少一第三實體抹除單元的計數值， 若該至少一第四實體抹除單元的計數值小於一第二預定門檻值，該記憶體管理電路判斷該些第一實體抹除單元中的該至少一第四實體抹除單元的該使用頻率小於該預定值， 其中在複製該至少一第二資料至該些第二實體抹除單元的至少其中之一之後，該記憶體管理電路更用以抹除該至少一第四實體抹除單元中所儲存的該至少一第二資料，且將對應該至少一第四實體抹除單元的計數值歸零。
  14. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該些第一實體抹除單元用以儲存具有不連續的邏輯位址的資料，且該些第二實體抹除單元用以儲存於具有連續的邏輯位址的資料，其中在複製該至少一第四實體抹除單元中所儲存的該至少一第二資料至該些第二實體抹除單元的至少其中之一的操作中， 該記憶體管理電路更用以從一閒置區中選擇該些第二實體抹除單元的至少其中之一以寫入該至少一第二資料，且儲存有資料的該第二實體抹除單元的數量不大於一預定數目。
  15. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該些第二實體抹除單元中配置有一指令資訊佇列，在複製該至少一第四實體抹除單元中所儲存的該至少一第二資料至該些第二實體抹除單元的至少其中之一的操作中， 該記憶體管理電路更用以將對應該至少一第二資料的一第一指令資訊放入該指令資訊佇列中，其中該指令資訊佇列中的指令資訊是以管線的方式被執行。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該些實體抹除單元更包括多個第五實體抹除單元，該記憶體管理電路更用以執行對應該第一寫入指令的一資料合併操作以根據該第一指令資訊複製該第二實體抹除單元中的該至少一第二資料至該些第五實體抹除單元的至少其中之一。
  17. 如申請專利範圍第16項所述的記憶體控制電路單元，其中該記憶體管理電路更用以接收一第二寫入指令與對應於該第二寫入指令的一第三資料，並執行對應該第二寫入指令的該資料整理操作，其中對應該第一寫入指令的該資料合併操作是獨立於對應該第二寫入指令的該資料整理操作而被執行。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該些第一實體抹除單元與該些第二實體抹除單元中的一個記憶胞是基於一第一程式化模式來程式化，且一第一數目的位元資料被儲存至該記憶胞， 其中該些第五實體抹除單元中的一個記憶胞是基於一第二程式化模式來程式化，且一第二數目的位元資料被儲存至該記憶胞， 其中該第一數目小於該第二數目。
  19. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，每一個實體抹除單元包括多個實體程式化單元，且該些實體抹除單元至少包括多個第一實體抹除單元與多個第二實體抹除單元， 其中該記憶體控制電路單元用以接收一第一寫入指令與對應於該第一寫入指令的一第一資料，且將該第一資料寫入該些第一實體抹除單元中的至少一第三實體抹除單元， 其中若該些第一實體抹除單元中的至少一第四實體抹除單元的一使用頻率小於一預定值，該記憶體控制電路單元更用以執行對應該第一寫入指令的一資料整理操作以複製該至少一第四實體抹除單元中所儲存的至少一第二資料至該些第二實體抹除單元的至少其中之一。
  20. 如申請專利範圍第19項所述的記憶體儲存裝置，其中在執行對應該第一寫入指令的該資料整理操作時，該些第一實體抹除單元中的該至少一第四實體抹除單元尚未被寫滿。
  21. 如申請專利範圍第19項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以為每一個第一實體抹除單元記錄一計數值，且在將該第一資料寫入該些第一實體抹除單元中的至少一第三實體抹除單元之後的操作中，該記憶體控制電路單元更用以計數該至少一第三實體抹除單元以外的第一實體抹除單元的計數值， 若該至少一第四實體抹除單元的計數值大於一第一預定門檻值，該記憶體控制電路單元判斷該些第一實體抹除單元中的該至少一第四實體抹除單元的該使用頻率小於該預定值， 其中在複製該至少一第二資料至該些第二實體抹除單元的至少其中之一之後，該記憶體控制電路單元更用以抹除該至少一第四實體抹除單元中所儲存的該至少一第二資料，且將對應該至少一第四實體抹除單元的計數值歸零。
  22. 如申請專利範圍第19項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以為每一個第一實體抹除單元記錄一計數值，且在將該第一資料寫入該些第一實體抹除單元中的至少一第三實體抹除單元之後的操作中，該記憶體控制電路單元更用以計數該至少一第三實體抹除單元的計數值， 若該至少一第四實體抹除單元的計數值小於一第二預定門檻值，該記憶體控制電路單元判斷該些第一實體抹除單元中的該至少一第四實體抹除單元的該使用頻率小於該預定值， 其中在複製該至少一第二資料至該些第二實體抹除單元的至少其中之一之後，該記憶體控制電路單元更用以抹除該至少一第四實體抹除單元中所儲存的該至少一第二資料，且將對應該至少一第四實體抹除單元的計數值歸零。
  23. 如申請專利範圍第19項所述的記憶體儲存裝置，其中該些第一實體抹除單元用以儲存具有不連續的邏輯位址的資料，且該些第二實體抹除單元用以儲存於具有連續的邏輯位址的資料，其中複製該至少一第四實體抹除單元中所儲存的該至少一第二資料至該些第二實體抹除單元的至少其中之一的操作中， 該記憶體控制電路單元更用以從一閒置區中選擇該些第二實體抹除單元的至少其中之一以寫入該至少一第二資料，且儲存有資料的該第二實體抹除單元的數量不大於一預定數目。
  24. 如申請專利範圍第19項所述的記憶體儲存裝置，其中該些第二實體抹除單元中配置有一指令資訊佇列，在複製該至少一第四實體抹除單元中所儲存的該至少一第二資料至該些第二實體抹除單元的至少其中之一的操作中， 該記憶體控制電路單元更用以將對應該至少一第二資料的一第一指令資訊放入該指令資訊佇列中，其中該指令資訊佇列中的指令資訊是以管線的方式被執行。
  25. 如申請專利範圍第24項所述的記憶體儲存裝置，其中該些實體抹除單元更包括多個第五實體抹除單元，該記憶體控制電路單元更用以執行對應該第一寫入指令的一資料合併操作以根據該第一指令資訊複製該第二實體抹除單元中的該至少一第二資料至該些第五實體抹除單元的至少其中之一。
  26. 如申請專利範圍第25項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以接收一第二寫入指令與對應於該第二寫入指令的一第三資料，並執行對應該第二寫入指令的該資料整理操作，其中對應該第一寫入指令的該資料合併操作是獨立於對應該第二寫入指令的該資料整理操作而被執行。
  27. 如申請專利範圍第26項所述的記憶體儲存裝置，其中該些第一實體抹除單元與該些第二實體抹除單元中的一個記憶胞是基於一第一程式化模式來程式化，且一第一數目的位元資料被儲存至該記憶胞， 其中該些第五實體抹除單元中的一個記憶胞是基於一第二程式化模式來程式化，且一第二數目的位元資料被儲存至該記憶胞， 其中該第一數目小於該第二數目。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660269B (zh) * 2018-01-26 2019-05-21 慧榮科技股份有限公司 用來於一記憶裝置中進行寫入管理之方法以及記憶裝置及其控制器
TWI709855B (zh) * 2018-01-26 2020-11-11 慧榮科技股份有限公司 用來於一記憶裝置中進行寫入管理之方法以及記憶裝置及其控制器
TWI826161B (zh) * 2022-12-02 2023-12-11 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10254967B2 (en) * 2016-01-13 2019-04-09 Sandisk Technologies Llc Data path control for non-volatile memory
US10528255B2 (en) 2016-11-11 2020-01-07 Sandisk Technologies Llc Interface for non-volatile memory
US10528267B2 (en) 2016-11-11 2020-01-07 Sandisk Technologies Llc Command queue for storage operations
US10528286B2 (en) 2016-11-11 2020-01-07 Sandisk Technologies Llc Interface for non-volatile memory
CN111506262B (zh) * 2020-03-25 2021-12-28 华为技术有限公司 一种存储系统、文件存储和读取方法及终端设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8275931B2 (en) * 2009-01-15 2012-09-25 Phison Electronics Corp. Block management method for flash memory, and storage system and controller using the same
US9141530B2 (en) * 2012-06-26 2015-09-22 Phison Electronics Corp. Data writing method, memory controller and memory storage device
US20150268859A1 (en) * 2014-03-24 2015-09-24 Sony Corporation Memory controller, storage apparatus, information processing system, and control method for the same
US9208021B2 (en) * 2013-05-13 2015-12-08 Phison Electronics Corp. Data writing method, memory storage device, and memory controller
WO2016107442A1 (zh) * 2014-12-31 2016-07-07 华为技术有限公司 将数据写入固态硬盘的方法及固态硬盘

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4439569B2 (ja) * 2008-04-24 2010-03-24 株式会社東芝 メモリシステム
TWI385669B (zh) * 2008-07-23 2013-02-11 Phison Electronics Corp 用於快閃記憶體的平均磨損方法、儲存系統與控制器
US8908431B2 (en) * 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
TWI483111B (zh) * 2012-09-20 2015-05-01 Phison Electronics Corp 資料儲存方法、記憶體控制器與記憶體儲存裝置
TWI492054B (zh) * 2012-11-05 2015-07-11 Phison Electronics Corp 快閃記憶體的模擬方法與模擬器
US9129689B2 (en) * 2013-03-13 2015-09-08 Sandisk Technologies Inc. Tracking erase pulses for non-volatile memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8275931B2 (en) * 2009-01-15 2012-09-25 Phison Electronics Corp. Block management method for flash memory, and storage system and controller using the same
US9141530B2 (en) * 2012-06-26 2015-09-22 Phison Electronics Corp. Data writing method, memory controller and memory storage device
US9208021B2 (en) * 2013-05-13 2015-12-08 Phison Electronics Corp. Data writing method, memory storage device, and memory controller
US20150268859A1 (en) * 2014-03-24 2015-09-24 Sony Corporation Memory controller, storage apparatus, information processing system, and control method for the same
WO2016107442A1 (zh) * 2014-12-31 2016-07-07 华为技术有限公司 将数据写入固态硬盘的方法及固态硬盘

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660269B (zh) * 2018-01-26 2019-05-21 慧榮科技股份有限公司 用來於一記憶裝置中進行寫入管理之方法以及記憶裝置及其控制器
US10437520B2 (en) 2018-01-26 2019-10-08 Silicon Motion Inc. Method for performing writing management in a memory device, and associated memory device and controller thereof
US10754585B2 (en) 2018-01-26 2020-08-25 Silicon Motion, Inc. Method for performing writing management in a memory device, and associated memory device and controller thereof
TWI709855B (zh) * 2018-01-26 2020-11-11 慧榮科技股份有限公司 用來於一記憶裝置中進行寫入管理之方法以及記憶裝置及其控制器
TWI826161B (zh) * 2022-12-02 2023-12-11 群聯電子股份有限公司 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元

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