JP2002342262A - ダイレクトメモリアクセス制御装置およびダイレクトメモリアクセス制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＭＡ（ダイレクトメモリアクセス）の転送
能力の低下を招くことなく、リングバッファをアクセス
対象としてデータをダイレクトメモリアクセス転送する
こと。 【解決手段】 データの読み出し位置または書き込み位
置をリングバッファのベースアドレスとそこからのオフ
セット（ＰＩＸ）で与え、オフセットをＤＭＡ転送され
たデータの量（ＳＩＺ）だけ更新する。オフセットがデ
ータの総転送量（ＢＣＬ）以上になったらオフセットを
ゼロにし、リングバッファを循環してアクセスするアド
レスを発生させる。また、ＤＭＡ転送動作の停止位置を
示すストップアドレス（ＳＩＸ）を設定し、そのストッ
プアドレスを、ＤＭＡ転送動作によらずにリングバッフ
ァに対して読み出しまたは書き込みされたデータの量だ
け更新する。オフセットがストップアドレスに一致した
らＤＭＡ転送動作を停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムにおいて、ＣＰＵを介在させずに、メモリ上に設け
られたバッファ領域と、メモリ上の他の領域または入出
力装置との間でデータ転送をおこなうダイレクトメモリ
アクセス制御装置およびダイレクトメモリアクセス制御
方法に関する。

【０００２】一般に、ダイレクトメモリアクセスによる
データの転送動作は、ＣＰＵがプログラムの制御にした
がってデータ転送をおこなうよりも高速である。そのた
め、ダイレクトメモリアクセス動作は、高速な入出力装
置とメモリとの間のデータ転送、すなわち入出力動作に
関わるデータ転送に多く利用される。

【０００３】ところで、コンピュータシステムにおい
て、ＣＰＵで実行されるプログラムの制御によってメモ
リ上にリングバッファが設けられ、そのリングバッファ
と入出力装置との間でデータ転送がおこなわれることが
ある。このようなシステムでは、たとえば、入力装置か
ら読み出されたデータは一旦リングバッファに格納さ
れ、そこでＣＰＵによる処理が始まるのを待機する。ま
た、ＣＰＵによる処理が完了したデータは、出力装置か
ら出力されるのを待つ間、一旦リングバッファに格納さ
れ、そこから順次取り出されて出力装置へ送られる。

【０００４】

【従来の技術】近時、ダイレクトメモリアクセス制御装
置の中には、メモリ上の、リングバッファとなるある一
定の領域を循環してアクセスするようにアドレスを発生
する機能と、そのリングバッファが一杯になったことを
検出して転送動作を停止する機能とを追加することによ
って、リングバッファをデータの転送先または転送元と
したダイレクトメモリアクセス転送をおこなうことを可
能としたものがある。上述したアドレス発生機能によ
り、アドレスをインクリメントしながらリングバッファ
にデータを転送している途中でデータの書き込み位置が
リングバッファの末尾に達しても、データの書き込み位
置がリングバッファの先頭に戻るので、データの転送を
続けることが可能となる。

【０００５】上述したアドレス発生機能は、アドレスの
計算をおこなう際に下位側の特定ビットから上位への桁
上げを抑止することにより実現される。たとえば、３２
ビットバイトアドレッシングのシステムにおいて６４Ｋ
バイトのリングバッファを設ける場合、アドレス計算の
際に下位１６ビットから１７ビット目への桁上げを抑止
する。そうすれば、１７ビット目より上位の桁が更新さ
れないため、上位１６ビットで指定される６４Ｋバイト
のメモリ領域を循環してアクセスすることが可能とな
る。あるいは、上述したアドレス発生機能を実現するた
め、リングバッファに割り当てたメモリ領域のサイズと
同じ量のデータを転送し終えたときに、アドレスレジス
タに初期値を再設定するようにしてもよい。

【０００６】また、上述した転送動作の停止機能は、リ
ングバッファをアクセスの対象としない従来のダイレク
トメモリアクセス制御装置に、上述したような循環的な
アドレスを発生する機能だけを追加してリングバッファ
をアクセス対象とするように拡張した装置では、従来同
様、転送データ量で停止の条件を指定することにより実
現される。この場合には、リングバッファ内の空領域の
サイズが転送データ量として指定され、リングバッファ
が満杯、すなわちリングバッファ内の空領域のサイズが
ゼロになった時点でデータの転送動作が停止する。

【０００７】あるいは、上述した転送動作の停止機能を
実現するため、リングバッファ内のデータにフラグを持
たせ、そのフラグによりリングバッファ内の空領域を検
出するようにしてもよい。たとえば、リングバッファと
の転送の最小単位がワードである場合、ワードごとに、
そのワードが空であるか否かを示すフラグを設ける。そ
して、データが書き込まれたメモリ領域については、そ
れに対応するフラグに、空でないことを示す値を設定す
る。一方、データが読み出されたメモリ領域について
は、それに対応するフラグに、空であることを示す値を
設定する。すべてのフラグに、空でないことを示す値が
設定された時点でデータの転送動作が停止する。

【０００８】

【発明が解決しようとする課題】しかしながら、下位側
の特定ビットから上位への桁上げを抑止することによっ
て上述したアドレス発生機能を実現する場合には、リン
グバッファに使用するメモリ領域のサイズが２ｎバイト
（ｎ：整数）に制限されるという欠点がある。また、バ
ッファ領域の先頭アドレスが２ｎバイト境界に整列して
いなければならないという欠点もある。一方、アドレス
レジスタに初期値を再設定することによって上述したア
ドレス発生機能を実現する場合には、再設定される値を
保持するためにアドレスのビット数と同じビット数のレ
ジスタが必要となるので、回路規模の増大を招くという
欠点がある。

【０００９】また、リングバッファ内の空領域のサイズ
を転送データ量として指定することによって上述した転
送動作の停止機能を実現する場合には、ＣＰＵで実行さ
れるソフトウェアとの並行処理をおこないにくいため、
ダイレクトメモリアクセス制御装置の転送能力が抑えら
れてしまうという問題点がある。たとえば、ダイレクト
メモリアクセス制御装置が入力装置から読み出したデー
タをリングバッファにダイレクトメモリアクセス転送で
格納し、それをＣＰＵにより実行されるソフトウェアが
取り出して処理する場合を考える。この場合、ダイレク
トメモリアクセス制御装置は、リングバッファにデータ
を転送するたびに転送したデータの量に応じて転送デー
タ量を減少させる。一方、ＣＰＵは、リングバッファか
らデータを取り出すと、その取り出されたデータの量に
応じてリングバッファ内の領域を開放し、その開放され
た領域のサイズに応じて転送データ量を増加させる。

【００１０】ロード／ストアアーキテクチャを採用する
ＣＰＵは、メモリに記憶された値を排他的に更新する機
能を持たないため、転送データ量を更新する際には、転
送データ量をレジスタにロードし、そのロードした値を
増加させた後、それを書き戻すという３段階の操作を必
要とする。この３段階の途中で、ダイレクトメモリアク
セス制御装置が転送データ量を更新してしまうと、転送
データ量の更新が正しくおこなわれなくなってしまう。
そこで、ＣＰＵとダイレクトメモリアクセス制御装置と
が同時に転送データ量の更新をおこなわないようにする
ため、ＣＰＵが転送データ量を更新している間、ダイレ
クトメモリアクセス制御装置は一時動作を停止する。こ
のような理由によって、ダイレクトメモリアクセス制御
装置の転送能力が抑えられてしまう。

【００１１】また、リングバッファ内のデータにフラグ
を持たせることによって上述した転送動作の停止機能を
実現する場合には、フラグによって余分なメモリが消費
されるという問題点と、メモリのある領域をリングバッ
ファとして利用し始めるときに、フラグに割り付けたメ
モリ領域を初期化しなければならないという問題点があ
る。

【００１２】本発明は、上記問題点に鑑みてなされたも
のであって、回路規模の増大を招くことなく、またダイ
レクトメモリアクセスの転送能力の低下を招くことな
く、リングバッファをアクセス対象としてデータをダイ
レクトメモリアクセス転送することができ、さらにはリ
ングバッファに割り付けるメモリ領域のサイズやアドレ
スの自由度が高く、かつリングバッファにアクセスする
ために必要となるメモリ量を減らすことができるダイレ
クトメモリアクセス制御装置を提供することを目的とす
る。また、本発明の他の目的は、ダイレクトメモリアク
セスの転送能力を低下させることなく、リングバッファ
をアクセス対象としてデータをダイレクトメモリアクセ
ス転送させることが可能なダイレクトメモリアクセス制
御方法を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、転送元領域のベースアドレスを格納する
第１のレジスタ（ＳＢＡレジスタ）と、転送先領域のベ
ースアドレスを格納する第２のレジスタ（ＤＢＡレジス
タ）と、転送元領域におけるデータの読み出し位置を、
第１のレジスタに格納されたベースアドレスからのオフ
セットとして格納する第３のレジスタ（ＰＩＸレジス
タ）と、転送先領域におけるデータの書き込み位置を、
第２のレジスタに格納されたベースアドレスからのオフ
セットとして格納する第４のレジスタ（ＳＩＸレジス
タ）と、データの総転送量を格納する第５のレジスタ
（ＢＣＬレジスタ）と、を備える。

【００１４】リングバッファを転送元としてダイレクト
メモリアクセス転送をおこなう場合には、第２のレジス
タに転送先の固定アドレスを格納し、第４のレジスタ
に、ダイレクトメモリアクセス転送動作の停止位置を示
すストップアドレスを格納する。そして、リングバッフ
ァから読み出したデータを転送先に書き込んだら、転送
したデータの量だけ、リングバッファの、つぎにデータ
を読み出す位置を示すオフセットを更新する。その更新
したオフセットがデータの総転送量以上になるときに、
そのオフセットをゼロにリセットする。以上の動作を、
リングバッファの、つぎにデータを読み出すためのオフ
セットがストップアドレスに一致するまで、繰り返しお
こなう。

【００１５】リングバッファを転送先としてダイレクト
メモリアクセス転送をおこなう場合には、第１のレジス
タに転送元の固定アドレスを格納し、第４のレジスタ
に、ダイレクトメモリアクセス転送動作の停止位置を示
すストップアドレスを格納する。そして、転送元から読
み出したデータをリングバッファに書き込んだら、転送
したデータの量だけ、リングバッファの、つぎにデータ
を書き込む位置を示すオフセットを更新する。その更新
したオフセットがデータの総転送量以上になるときに、
そのオフセットをゼロにリセットする。以上の動作を、
リングバッファの、つぎにデータを書き込むためのオフ
セットがストップアドレスに一致するまで、繰り返しお
こなう。

【００１６】この発明によれば、リングバッファを転送
元としてダイレクトメモリアクセス転送をおこなう場合
には、データの読み出し位置がリングバッファのベース
アドレスとそこからのオフセットで与えられる。リング
バッファを転送先としてダイレクトメモリアクセス転送
をおこなう場合には、データの書き込み位置がリングバ
ッファのベースアドレスとそこからのオフセットで与え
られる。このリングバッファの読み出し位置または書き
込み位置を示すオフセットは、ダイレクトメモリアクセ
ス転送動作により転送されたデータの量だけ更新され、
データの総転送量以上になるとゼロにリセットされるの
で、リングバッファのベースアドレスと、そのベースア
ドレスとデータの総転送量とによって決定されるアドレ
スとの間を循環してアクセスするようにアドレスが発生
する。

【００１７】また、この発明によれば、リングバッファ
の読み出し位置または書き込み位置を示すオフセット
は、ダイレクトメモリアクセス転送動作により転送され
たデータの量だけ更新され、一方、ストップアドレス
は、ＣＰＵなどによってダイレクトメモリアクセス転送
動作によらずに読み出しまたは書き込みされたデータの
量だけ更新されるので、それらの更新のタイミングに依
存関係が生じない。

【００１８】

【発明の実施の形態】以下に、本発明の実施の形態にか
かるダイレクトメモリアクセス制御装置およびダイレク
トメモリアクセス制御方法について図面を参照しつつ詳
細に説明する。

【００１９】（実施の形態１）図１は、本発明にかかる
ダイレクトメモリアクセス制御装置の構成の一例を示す
ブロック図である。このダイレクトメモリアクセス制御
装置は、１０個のレジスタ１０，１１，１２，１３，１
４，１５，１６，１７，１８，１９、制御部（Ｃｔｒ
ｌ）２およびバスインターフェース部（ＢｕｓＩＦ）３
を備えている。

【００２０】ＢＣＬレジスタ１０は、総転送量を格納す
るレジスタである。図示しないリングバッファが転送先
または転送元となる場合には、ＢＣＬレジスタ１０に
は、メモリ領域の、リングバッファに割り付けられてい
る領域の大きさが格納される。ＳＢＡレジスタ１１は、
転送元のベースアドレスを格納するレジスタである。リ
ングバッファが転送元である場合には、ＳＢＡレジスタ
１１には、リングバッファに割り付けられているメモリ
領域のベースアドレスが格納される。ＤＢＡレジスタ１
２は、転送先のベースアドレスを格納するレジスタであ
る。リングバッファが転送先である場合には、ＤＢＡレ
ジスタ１２には、リングバッファに割り付けられている
メモリ領域のベースアドレスが格納される。ＳＩＺレジ
スタ１３は、１回のバス動作で読み出しまたは書き込み
されるデータの量を格納するレジスタである。

【００２１】ＰＩＸレジスタ１４は、つぎにデータを読
み出す位置を、ＳＢＡレジスタ１１に格納されている転
送元のベースアドレスからのオフセット（変位量）とし
て格納するレジスタである。リングバッファが転送元と
なる場合には、ＰＩＸレジスタ１４には、リングバッフ
ァ内の、つぎに読み出されるデータの位置が、ＳＢＡレ
ジスタ１１に格納されているリングバッファのベースア
ドレスからのオフセットとして格納される。ただし、リ
ングバッファが転送先となる場合には、ＰＩＸレジスタ
１４には、リングバッファ内の、つぎにデータが書き込
まれる位置が、ＤＢＡレジスタ１２に格納されているリ
ングバッファのベースアドレスからのオフセットとして
格納される。

【００２２】ＳＩＸレジスタ１５は、つぎにデータを書
き込む位置を、ＤＢＡレジスタ１２に格納されている転
送先のベースアドレスからのオフセットとして格納する
レジスタである。ただし、転送元または転送先のいずれ
か一方がリングバッファである場合には、リングバッフ
ァとデータ転送をおこなう相手方のアドレスは固定であ
るとする。そのため、ＳＩＸレジスタ１５が空くので、
この場合には、ＳＩＸレジスタ１５にダイレクトメモリ
アクセス転送動作のストップアドレスが、ＳＢＡレジス
タ１１またはＤＢＡレジスタ１２に格納されているリン
グバッファのベースアドレスからのオフセットとして格
納される。

【００２３】ＢＵＦレジスタ１６は、転送元から読み出
したデータを転送先に書き込むまでの間、一時的に格納
するためのデータバッファとなるレジスタである。ＣＣ
ＦＲレジスタ１７は、ダイレクトメモリアクセス制御装
置の動作のモードなどを設定するためのレジスタであ
る。リングバッファを転送元または転送先とする場合の
設定は、このＣＣＦＲレジスタ１７でおこなわれる。Ｃ
ＣＴＲレジスタ１８は、ダイレクトメモリアクセス制御
装置の動作の開始や停止などの制御をおこなうためのレ
ジスタである。ＣＳＴＲレジスタ１９は、ダイレクトメ
モリアクセス制御装置の動作の状態を表示するためのレ
ジスタである。

【００２４】また、制御部２は、メインシーケンサ（Ｍ
ＣＴＬ）２１、比較器（Ｃｏｍｐ）２２、演算回路（Ａ
ＬＵ）２３および４個のセレクタ２４，２５，２６，２
７を備えている。メインシーケンサ２１は、ダイレクト
メモリアクセス制御装置の各部を制御するための信号を
生成する。比較器２２は、つぎの３つの比較動作をおこ
なう。第１に、比較器２２は、転送元および転送先の両
方がともにリングバッファでない場合に、ＢＣＬレジス
タ１０に格納されている値とＳＩＸレジスタ１５に格納
されている値とを比較し、指定された量のデータの転送
が完了したことを検出する。

【００２５】第２に、比較器２２は、転送元または転送
先がリングバッファである場合に、ＢＣＬレジスタ１０
に格納されている値とＰＩＸレジスタ１４に格納されて
いる値とを比較し、リングバッファに割り付けられてい
るメモリ領域の末尾に達したことを検出する。第３に、
比較器２２は、転送元または転送先がリングバッファで
ある場合に、ＰＩＸレジスタ１４に格納されている値と
ＳＩＸレジスタ１５に格納されている値とを比較し、ス
トップアドレスに到達したことを検出する。

【００２６】演算回路２３は、転送に用いられるアドレ
スの計算をおこなう回路であり、メインシーケンサ２１
からの指示に基づいてつぎの演算をおこなう。転送元か
ら読み出すデータの読み出し位置のアドレスを求めるに
は、ＳＢＡレジスタ１１に格納されている値に、ＰＩＸ
レジスタ１４に格納されている値を足す演算をおこな
う。転送先がリングバッファの場合のデータの書き込み
位置のアドレスを求めるには、ＤＢＡレジスタ１２に格
納されている値に、ＰＩＸレジスタ１４に格納されてい
る値を足す演算をおこなう。転送先がリングバッファ以
外の場合のデータの書き込み位置のアドレスを求めるに
は、ＤＢＡレジスタ１２に格納されている値に、ＳＩＸ
レジスタ１５に格納されている値を足す演算をおこな
う。

【００２７】以上の３つの演算は、転送の対象となるデ
ータの格納領域がベースアドレスに対してアドレスの増
加する方向に設けられている場合のものである。その反
対に、転送の対象となるデータの格納領域がベースアド
レスに対してアドレスの減少する方向に設けられている
場合には、上記３つの演算に代えてつぎの３つの演算と
なる。すなわち、転送元から読み出すデータの読み出し
位置のアドレスを求めるには、ＳＢＡレジスタ１１に格
納されている値から、ＰＩＸレジスタ１４に格納されて
いる値を引く演算となる。転送先がリングバッファの場
合のデータの書き込み位置のアドレスを求めるには、Ｄ
ＢＡレジスタ１２に格納されている値から、ＰＩＸレジ
スタ１４に格納されている値を引く演算となる。転送先
がリングバッファ以外の場合のデータの書き込み位置の
アドレスを求めるには、ＤＢＡレジスタ１２に格納され
ている値から、ＳＩＸレジスタ１５に格納されている値
を引く演算となる。

【００２８】転送元がアドレス固定の場合、転送元から
読み出すデータの読み出し位置のアドレスを求めるに
は、ＳＢＡレジスタ１１に格納されている値にゼロを足
す演算をおこなう。転送先がアドレス固定の場合、デー
タの書き込み位置のアドレスを求めるには、ＤＢＡレジ
スタ１２に格納されている値にゼロを足す演算をおこな
う。転送元における新オフセット、または転送先がリン
グバッファの場合の転送先における新オフセットを求め
るには、ＰＩＸレジスタ１４に格納されている値に、Ｓ
ＩＺレジスタ１３に格納されている値を足す演算をおこ
なう。転送先がリングバッファ以外の場合の新オフセッ
トを求めるには、ＳＩＸレジスタ１５に格納されている
値に、ＳＩＺレジスタ１３に格納されている値を足す演
算をおこなう。

【００２９】第１のセレクタ２４は、ＢＣＬレジスタ１
０に格納されている値、およびＳＩＸレジスタ１５に格
納されている値のいずれか一方を選択して比較器２２に
供給する。第２のセレクタ２５は、ＰＩＸレジスタ１４
に格納されている値、およびＳＩＸレジスタ１５に格納
されている値のいずれか一つを選択して比較器２２に供
給する。比較器２２の比較結果はメインシーケンサ２１
に供給される。第３のセレクタ２６は、ＳＢＡレジスタ
１１に格納されている値、ＤＢＡレジスタ１２に格納さ
れている値、およびＳＩＺレジスタ１３に格納されてい
る値のいずれか一つを選択して演算回路２３に供給す
る。

【００３０】第４のセレクタ２７は、ＰＩＸレジスタ１
４に格納されている値、およびＳＩＸレジスタ１５に格
納されている値のいずれか一方を選択して演算回路２３
に供給する。演算回路２３の検算結果は、ＰＩＸレジス
タ１４、ＳＩＸレジスタ１５、またはダイレクトメモリ
アクセス転送動作の際に出力されるアドレスを一時的に
格納するためにバスインターフェース部３に設けられた
Ａｏｕｔレジスタ３３に供給される。

【００３１】バスインターフェース部３は、Ａｏｕｔレ
ジスタ３３の他に、Ｄｉｎレジスタ３１、Ｄｏｕｔレジ
スタ３２、Ａｉｎレジスタ３４、バスインターフェース
部３の制御をおこなうシーケンサ（ＢＣＴＬ）３５、お
よびセレクタ３６を備えている。バスインターフェース
部３は、制御部２の制御にしたがって、転送のためのバ
スサイクルを実行する機能を有する。ここでは、１回の
バスサイクルで読み出しまたは書き込みが可能なデータ
の大きさは、１バイト、２バイト、４バイト、８バイト
または３２バイトのいずれかであるとする。また、バス
では、バイトアドレッシングが用いられるものとし、バ
スサイクルで用いられるアドレスは転送されるデータの
大きさにより定まる自然な境界（ｎａｔｕｒａｌ ｂｏ
ｕｎｄａｒｙ）に整列していなければならないものとす
る。この場合、たとえば４バイトのデータを転送するに
は、バスサイクルで用いられるアドレスは４の倍数に制
約される。

【００３２】Ｄｉｎレジスタ３１は、レジスタ設定のた
めの書き込みデータ、またはダイレクトメモリアクセス
転送動作により転送元から読み出されたデータを一時的
に格納するレジスタである。Ｄｉｎレジスタ３１に格納
されたデータは、ＢＣＬレジスタ１０、ＳＢＡレジスタ
１１、ＤＢＡレジスタ１２、ＳＩＺレジスタ１３、ＰＩ
Ｘレジスタ１４、ＳＩＸレジスタ１５、ＢＵＦレジスタ
１６、ＣＣＦＲレジスタ１７、ＣＣＴＲレジスタ１８お
よびＣＳＴＲレジスタ１９のうちの対応するレジスタに
供給される。Ｄｏｕｔレジスタ３２は、ＢＣＬレジスタ
１０、ＳＢＡレジスタ１１、ＤＢＡレジスタ１２、ＳＩ
Ｚレジスタ１３、ＰＩＸレジスタ１４、ＳＩＸレジスタ
１５、ＣＣＦＲレジスタ１７、ＣＣＴＲレジスタ１８ま
たはＣＳＴＲレジスタ１９から読み出されたデータ、ま
たはＢＵＦレジスタ１６から読み出された、ダイレクト
メモリアクセス転送動作により転送先に書き込むデータ
を一時的に格納するレジスタである。

【００３３】Ａｉｎレジスタ３４は、レジスタの設定等
をおこなう際のアクセスで使用するアドレスの値を一時
的に格納するレジスタである。Ａｉｎレジスタ３４から
入力されたアドレスの値はシーケンサ（ＢＣＴＬ）３５
に供給される。セレクタ３６は、ＢＣＬレジスタ１０、
ＳＢＡレジスタ１１、ＤＢＡレジスタ１２、ＳＩＺレジ
スタ１３、ＰＩＸレジスタ１４、ＳＩＸレジスタ１５、
ＢＵＦレジスタ１６、ＣＣＦＲレジスタ１７、ＣＣＴＲ
レジスタ１８およびＣＳＴＲレジスタ１９の各レジスタ
に格納されている値のいずれか一つを選択してＤｏｕｔ
レジスタ３２に供給する。

【００３４】つぎに、図１に示す構成のダイレクトメモ
リアクセス制御装置の動作について説明する。図２は、
通常の動作においてメモリのある領域から他の領域へデ
ータを転送する際の制御手順を示すフローチャートであ
る。ダイレクトメモリアクセス制御装置は、起動後、ダ
イレクトメモリアクセス転送の要求が発生されるのを待
機する状態となる（ステップＳ２１）。ダイレクトメモ
リアクセス転送の要求が発生すると、制御部２の演算回
路２３は、ＳＢＡレジスタ１１に格納されている値に、
ＰＩＸレジスタ１４に格納されている値を足して、転送
元から読み出すデータの読み出し位置のアドレスを求め
る。求められたアドレスはバスインターフェース部３の
Ａｏｕｔレジスタ３３に転送され、そこに格納される
（ステップＳ２２）。

【００３５】バスインターフェース部３は、Ａｏｕｔレ
ジスタ３３に格納された値をアドレスとしてバスサイク
ルを実行し、ＳＩＺレジスタ１３に格納されている値に
より指定される量のデータを転送元から読み出し、それ
をＤｉｎレジスタ３１を介してＢＵＦレジスタ１６に転
送する。そして、ＢＵＦレジスタ１６は、転送されてき
たデータを格納する（ステップＳ２３）。演算回路２３
は、ＰＩＸレジスタ１４に格納されている値に、ＳＩＺ
レジスタ１３に格納されている値を足して、読み出し位
置の新たなオフセット値を求める。この新オフセット値
はＰＩＸレジスタ１４に転送され、そこに格納される
（ステップＳ２４）。

【００３６】つづいて、演算回路２３は、ＤＢＡレジス
タ１２に格納されている値に、ＳＩＸレジスタ１５に格
納されている値を足して、転送先に書き込むデータの書
き込み位置のアドレスを求める。求められたアドレスは
バスインターフェース部３のＡｏｕｔレジスタ３３に転
送され、そこに格納される。これと同時に、ＢＵＦレジ
スタ１６に格納されているデータが、バスインターフェ
ース部３のＤｏｕｔレジスタ３２に転送され、そこに格
納される（ステップＳ２５）。バスインターフェース部
３は、Ａｏｕｔレジスタ３３に格納された値をアドレス
としてバスサイクルを実行し、Ｄｏｕｔレジスタ３２に
格納されたデータを転送先へ出力する。これによって、
出力データが転送先に書き込まれる（ステップＳ２
６）。そして、演算回路２３は、ＳＩＸレジスタ１５に
格納されている値に、ＳＩＺレジスタ１３に格納されて
いる値を足して、書き込み位置の新たなオフセット値を
求める。この新オフセット値はＳＩＸレジスタ１５に転
送され、そこに格納される（ステップＳ２７）。

【００３７】ＳＩＸレジスタ１５に格納された新オフセ
ット値は、制御部２の比較器２２においてＢＣＬレジス
タ１０に格納されている値と比較される（ステップＳ２
８）。その比較の結果、ＳＩＸレジスタ１５に格納され
た新オフセット値が、ＢＣＬレジスタ１０に格納されて
いる値と等しければ、指定された量のデータの転送が完
了したとして、ダイレクトメモリアクセス制御装置はデ
ータの転送動作を停止する。一方、等しくない場合に
は、指定された量のデータの転送が完了していないとし
て、ダイレクトメモリアクセス制御装置はステップＳ２
１のダイレクトメモリアクセス転送の要求発生待ち状態
に戻る。

【００３８】ここで、図２およびそれに関連する上記説
明では、バスサイクルをおこなうためにアドレスを計算
する際に、ステップＳ２２およびステップＳ２５におい
て２つのレジスタの値を足しているが、これは転送の対
象となるデータの格納領域がベースアドレスに対してア
ドレスの増加する方向に設けられているからである。転
送の対象となるデータの格納領域をベースアドレスに対
してアドレスの減少する方向に設けることも可能であ
り、その場合には、ステップＳ２２においてＳＢＡレジ
スタ１１に格納されている値から、ＰＩＸレジスタ１４
に格納されている値を引く演算をおこなうことになる。

【００３９】同様に、ステップＳ２５では、ＤＢＡレジ
スタ１２に格納されている値から、ＳＩＸレジスタ１５
に格納されている値を引く演算をおこなう。また、この
場合には転送元を読み出す際のサイズと転送先に書き込
む際のサイズがともにＳＩＺレジスタ１３の格納値で与
えられるため、転送元に関する演算と転送先に関する演
算とで「＋（足す）」と「−（引く）」の指定を変える
ことにより、データの順番が逆になるように転送するこ
とが可能である。これによって、従来のダイレクトメモ
リアクセス制御装置と同様に、データの並べ替えをおこ
なうことができる。

【００４０】つぎに、リングバッファが転送元である場
合のダイレクトメモリアクセス制御装置の動作について
説明する。図３は、転送元であるリングバッファからメ
モリ上の他の領域または出力装置へデータを転送する際
の制御手順を示すフローチャートである。図４は、リン
グバッファが転送元である場合のダイレクトメモリアク
セス転送動作時のリングバッファとして割り付けられた
メモリ領域の構造を示すメモリマップ図である。

【００４１】ダイレクトメモリアクセス制御装置は、起
動後、ダイレクトメモリアクセス転送の要求が発生され
るのを待機する状態となる（ステップＳ３１）。ダイレ
クトメモリアクセス転送の要求が発生すると、演算回路
２３は、ＳＢＡレジスタ１１に格納されている値に、Ｐ
ＩＸレジスタ１４に格納されている値を足して、リング
バッファから読み出すデータの読み出し位置のアドレス
を求める。ここで、ＳＢＡレジスタ１１に格納されてい
る値は、リングバッファに割り付けられた領域のベース
アドレスである。

【００４２】ＰＩＸレジスタ１４に格納されている値
は、データの読み出し位置の、リングバッファに割り付
けられた領域のベースアドレスからのオフセット値であ
る。求められたアドレスはＡｏｕｔレジスタ３３に転送
され、そこに格納される（ステップＳ３２）。バスイン
ターフェース部３は、Ａｏｕｔレジスタ３３に格納され
た値をアドレスとしてバスサイクルを実行し、ＳＩＺレ
ジスタ１３に格納されている値により指定される量のデ
ータをリングバッファから読み出し、それをＤｉｎレジ
スタ３１を介してＢＵＦレジスタ１６に転送する。そし
て、ＢＵＦレジスタ１６は、転送されてきたデータを格
納する（ステップＳ３３）。

【００４３】つづいて、演算回路２３は、ＤＢＡレジス
タ１２に格納されている値にゼロを足して、転送先に書
き込むデータの書き込み位置のアドレスを求める。求め
られたアドレスはＡｏｕｔレジスタ３３に転送され、そ
こに格納される。これと同時に、ＢＵＦレジスタ１６に
格納されているデータはＤｏｕｔレジスタ３２に転送さ
れ、そこに格納される（ステップＳ３４）。バスインタ
ーフェース部３は、Ａｏｕｔレジスタ３３に格納された
値をアドレスとしてバスサイクルを実行し、Ｄｏｕｔレ
ジスタ３２に格納されたデータを転送先へ出力する。こ
れによって、出力データが転送先に書き込まれる（ステ
ップＳ３５）。そして、演算回路２３は、ＰＩＸレジス
タ１４に格納されている値に、ＳＩＺレジスタ１３に格
納されている値を足して、読み出し位置の新たなオフセ
ット値を求める。この新オフセット値はＰＩＸレジスタ
１４に転送され、そこに格納される（ステップＳ３
６）。

【００４４】ＰＩＸレジスタ１４に格納された新オフセ
ット値は、比較器２２においてＢＣＬレジスタ１０に格
納されている値と比較される（ステップＳ３７）。ＢＣ
Ｌレジスタ１０に格納されている値は、リングバッファ
に割り付けられた領域のサイズに相当する。したがっ
て、比較の結果、ＰＩＸレジスタ１４に格納された値
が、ＢＣＬレジスタ１０に格納されている値以上となる
場合には、リングバッファの末尾に達したと判断してＰ
ＩＸレジスタ１４のオフセット値がゼロに戻される（ス
テップＳ３８）。これによって、ＳＢＡレジスタ１１に
格納されている、リングバッファに割り付けられた領域
のベースアドレスから、ＳＢＡレジスタ１１に格納され
ている値にＢＣＬレジスタ１０に格納されている値を足
したアドレスまでの間の領域、すなわちリングバッファ
に割り付けられた領域を循環的にアクセスしデータ転送
をおこなうことができる。

【００４５】一方、ＰＩＸレジスタ１４に格納された値
が、ＢＣＬレジスタ１０に格納されている値に達するま
では、ＰＩＸレジスタ１４に格納された値は、比較器２
２においてＳＩＸレジスタ１５に格納されている値と比
較される（ステップＳ３９）。ここで、ＳＩＸレジスタ
１５に格納されている値は、リングバッファにデータを
書き込むプロセスがつぎにデータを書き込む位置を示す
値、すなわちダイレクトメモリアクセス制御装置がリン
グバッファを転送元とする転送動作を停止するべき位置
を示す値である。

【００４６】したがって、比較の結果、ＰＩＸレジスタ
１４に格納された新オフセット値が、ＳＩＸレジスタ１
５に格納されている値と等しければ、ストップアドレス
に到達したとして、ダイレクトメモリアクセス制御装置
はデータの転送動作を停止する。新オフセット値がスト
ップアドレスに一致するということは、リングバッファ
が空であることを意味する。一方、等しくない場合に
は、ストップアドレスに到達していないとして、ダイレ
クトメモリアクセス制御装置はステップＳ３１のダイレ
クトメモリアクセス転送の要求発生待ち状態に戻る。

【００４７】ここで、図３および図４、並びにそれらに
関連する上記説明は、転送の対象となるデータの格納領
域がベースアドレスに対してアドレスの増加する方向に
設けられている場合についてのものであるが、転送の対
象となるデータの格納領域をベースアドレスに対してア
ドレスの減少する方向に設けることも可能である。その
場合には、図３のステップＳ３２においてＳＢＡレジス
タ１１に格納されている値から、ＰＩＸレジスタ１４に
格納されている値を引く演算をおこなうことになる。

【００４８】このときの、リングバッファとして割り付
けられたメモリ領域の構造を示すメモリマップ図は図５
に示すようになり、リングバッファに割り付けられた領
域は、ＳＢＡレジスタ１１に格納されているベースアド
レスから、ＳＢＡレジスタ１１に格納されている値から
ＢＣＬレジスタ１０に格納されている値を引いたアドレ
スまでの間の領域となる。そして、その間の領域を循環
的にアクセスしデータ転送をおこなうことができる。ま
た、転送元に関する演算と転送先に関する演算とで「＋
（足す）」と「−（引く）」の指定を変えることによ
り、データの順番が逆になるように転送することが可能
である。

【００４９】リングバッファを転送元としてダイレクト
メモリアクセス制御装置が動作しているとき、それと並
行してＣＰＵはつぎの手順で処理済のデータをリングバ
ッファに書き込む。図６は、リングバッファを転送元と
してダイレクトメモリアクセス制御装置が動作している
ときのＣＰＵによるリングバッファへのデータ書き込み
手順を示すフローチャートである。ＣＰＵは、リングバ
ッファへのデータ書き込みを開始すると、まず、ＳＢＡ
レジスタ１１に格納されている値（すなわち、リングバ
ッファのベースアドレス）に、ＳＩＸレジスタ１５に格
納されている値（ストップアドレス）を足してリングバ
ッファに書き込むデータの書き込み位置のアドレスを求
める。ＣＰＵは、そのアドレスで指定される位置に、Ｓ
ＩＺレジスタ１３に格納されている値により指定される
量のデータを転送する（ステップＳ６１）。

【００５０】そして、ＣＰＵは、ＳＩＸレジスタ１５に
格納されている値に、ＳＩＺレジスタ１３に格納されて
いる値を足し、それとＢＣＬレジスタ１０に格納されて
いる値との剰余を演算して求める。剰余の演算により求
められた値は、ＣＰＵの、データを一時的に格納するｔ
ｍｐレジスタに格納される（ステップＳ６２）。つづい
て、ＣＰＵは、ＰＩＸレジスタ１４に格納されている値
と、ｔｍｐレジスタに格納されている値を比較する（ス
テップＳ６３）。それらが一致する場合は、リングバッ
ファは満杯である。したがって、ダイレクトメモリアク
セス制御装置の転送動作により、ＰＩＸレジスタ１４に
格納されている値が進むまで待つ。ＰＩＸレジスタ１４
に格納されている値が進んだら、ＣＰＵは、ｔｍｐレジ
スタに格納されている値をＳＩＸレジスタ１５に格納し
（ステップＳ６４）、ステップＳ６１に戻る。

【００５１】つぎに、リングバッファが転送先である場
合のダイレクトメモリアクセス制御装置の動作について
説明する。図７は、転送先であるリングバッファへメモ
リ上の他の領域または入力装置からデータを転送する際
の制御手順を示すフローチャートである。図８は、リン
グバッファが転送先である場合のダイレクトメモリアク
セス転送動作時のリングバッファとして割り付けられた
メモリ領域の構造を示すメモリマップ図である。

【００５２】ダイレクトメモリアクセス制御装置は、起
動後、ダイレクトメモリアクセス転送の要求が発生され
るのを待機する状態となる（ステップＳ７１）。ダイレ
クトメモリアクセス転送の要求が発生すると、演算回路
２３は、ＳＢＡレジスタ１１に格納されている値にゼロ
を足し、その値を転送元から読み出すデータのアドレス
としてＡｏｕｔレジスタ３３に転送する。転送された値
はＡｏｕｔレジスタ３３に格納される（ステップＳ７
２）。バスインターフェース部３は、Ａｏｕｔレジスタ
３３に格納された値をアドレスとしてバスサイクルを実
行し、ＳＩＺレジスタ１３に格納されている値により指
定される量のデータを転送元から読み出し、それをＤｉ
ｎレジスタ３１を介してＢＵＦレジスタ１６に転送す
る。そして、ＢＵＦレジスタ１６は、転送されてきたデ
ータを格納する（ステップＳ７３）。

【００５３】つづいて、演算回路２３は、ＤＢＡレジス
タ１２に格納されている値に、ＰＩＸレジスタ１４に格
納されている値を足して、リングバッファに書き込むデ
ータの書き込み位置のアドレスを求める。ここで、ＤＢ
Ａレジスタ１２に格納されている値は、リングバッファ
に割り付けられた領域のベースアドレスである。ＰＩＸ
レジスタ１４に格納されている値は、データの書き込み
位置の、リングバッファに割り付けられた領域のベース
アドレスからのオフセット値である。求められたアドレ
スはＡｏｕｔレジスタ３３に転送され、そこに格納され
る。これと同時に、ＢＵＦレジスタ１６に格納されてい
るデータはＤｏｕｔレジスタ３２に転送され、そこに格
納される（ステップＳ７４）。

【００５４】バスインターフェース部３は、Ａｏｕｔレ
ジスタ３３に格納された値をアドレスとしてバスサイク
ルを実行し、Ｄｏｕｔレジスタ３２に格納されたデータ
をリングバッファへ出力する。これによって、出力デー
タがリングバッファに書き込まれる（ステップＳ７
５）。そして、演算回路２３は、ＰＩＸレジスタ１４に
格納されている値に、ＳＩＺレジスタ１３に格納されて
いる値を足して、書き込み位置の新たなオフセット値を
求める。この新オフセット値はＰＩＸレジスタ１４に転
送され、そこに格納される（ステップＳ７６）。

【００５５】ＰＩＸレジスタ１４に格納された新オフセ
ット値は、比較器２２においてＢＣＬレジスタ１０に格
納されている値と比較される（ステップＳ７７）。その
比較の結果、ＰＩＸレジスタ１４に格納された値が、Ｂ
ＣＬレジスタ１０に格納されている値以上となる場合に
は、リングバッファの末尾に達したと判断してＰＩＸレ
ジスタ１４のオフセット値がゼロに戻される（ステップ
Ｓ７８）。これによって、ＤＢＡレジスタ１２に格納さ
れている、リングバッファに割り付けられた領域のベー
スアドレスから、ＤＢＡレジスタ１２に格納されている
値にＢＣＬレジスタ１０に格納されている値を足したア
ドレスまでの間の領域、すなわちリングバッファに割り
付けられた領域を循環的にアクセスしデータ転送をおこ
なうことができる。

【００５６】一方、ＰＩＸレジスタ１４に格納された値
が、ＢＣＬレジスタ１０に格納されている値に達するま
では、ＰＩＸレジスタ１４に格納された値は、比較器２
２においてＳＩＸレジスタ１５に格納されている値と比
較される（ステップＳ７９）。ここで、ＳＩＸレジスタ
１５に格納されている値は、リングバッファからデータ
を読み出して処理をおこなうプロセスがつぎにデータを
読み出す位置を示す値、すなわちダイレクトメモリアク
セス制御装置がリングバッファを転送先とする転送動作
を停止するべき位置を示す値である。

【００５７】したがって、比較の結果、ＰＩＸレジスタ
１４に格納された新オフセット値が、ＳＩＸレジスタ１
５に格納されている値と等しければ、ストップアドレス
に到達したとして、ダイレクトメモリアクセス制御装置
はデータの転送動作を停止する。新オフセット値がスト
ップアドレスに一致するということは、リングバッファ
が満杯であることを意味する。一方、等しくない場合に
は、ストップアドレスに到達していないとして、ダイレ
クトメモリアクセス制御装置はステップＳ７１のダイレ
クトメモリアクセス転送の要求発生待ち状態に戻る。

【００５８】ここで、図７および図８、並びにそれらに
関連する上記説明は、転送の対象となるデータの格納領
域がベースアドレスに対してアドレスの増加する方向に
設けられている場合についてのものであるが、転送の対
象となるデータの格納領域をベースアドレスに対してア
ドレスの減少する方向に設けることも可能である。その
場合には、図７のステップＳ７４においてＤＢＡレジス
タ１２に格納されている値から、ＰＩＸレジスタ１４に
格納されている値を引く演算をおこなうことになる。

【００５９】このときの、リングバッファとして割り付
けられたメモリ領域の構造を示すメモリマップ図は図９
に示すようになり、リングバッファに割り付けられた領
域は、ＤＢＡレジスタ１２に格納されているベースアド
レスから、ＤＢＡレジスタ１２に格納されている値から
ＢＣＬレジスタ１０に格納されている値を引いたアドレ
スまでの間の領域となる。そして、その間の領域を循環
的にアクセスしデータ転送をおこなうことができる。ま
た、転送元に関する演算と転送先に関する演算とで「＋
（足す）」と「−（引く）」の指定を変えることによ
り、データの順番が逆になるように転送することが可能
であることは勿論である。

【００６０】リングバッファを転送先としてダイレクト
メモリアクセス制御装置が動作しているとき、それと並
行してＣＰＵはつぎの手順でリングバッファからデータ
を読み出す。図１０は、リングバッファを転送先として
ダイレクトメモリアクセス制御装置が動作しているとき
のＣＰＵによるリングバッファからのデータ読み出し手
順を示すフローチャートである。ＣＰＵは、リングバッ
ファからのデータ読み出しを開始すると、まず、ＤＢＡ
レジスタ１２に格納されている値（すなわち、リングバ
ッファのベースアドレス）に、ＳＩＸレジスタ１５に格
納されている値（ストップアドレス）を足してリングバ
ッファから読み出すデータの読み出し位置のアドレスを
求める。ＣＰＵは、そのアドレスで指定される位置か
ら、ＳＩＺレジスタ１３に格納されている値により指定
される量のデータを読み出し、転送する（ステップＳ１
０１）。

【００６１】そして、ＣＰＵは、ＳＩＸレジスタ１５に
格納されている値に、ＳＩＺレジスタ１３に格納されて
いる値を足し、それとＢＣＬレジスタ１０に格納されて
いる値との剰余を演算して求める。剰余の演算により求
められた値は、ＣＰＵの、データを一時的に格納するｔ
ｍｐレジスタに格納される（ステップＳ１０２）。つづ
いて、ＣＰＵは、ＰＩＸレジスタ１４に格納されている
値と、ｔｍｐレジスタに格納されている値を比較する
（ステップＳ１０３）。それらが一致する場合は、リン
グバッファは空である。したがって、ダイレクトメモリ
アクセス制御装置の転送動作により、ＰＩＸレジスタ１
４に格納されている値が進むまで待つ。ＰＩＸレジスタ
１４に格納されている値が進んだら、ＣＰＵは、ｔｍｐ
レジスタに格納されている値をＳＩＸレジスタ１５に格
納し（ステップＳ１０４）、ステップＳ１０１に戻る。

【００６２】上述した実施の形態１によれば、リングバ
ッファを転送元または転送先としてダイレクトメモリア
クセス転送をおこなう場合には、データの読み出し位置
または書き込み位置がリングバッファのベースアドレス
とそこからのオフセットで与えられ、このオフセット
は、ダイレクトメモリアクセス転送動作により転送され
たデータの量だけ更新され、データの総転送量以上にな
るとゼロにリセットされるので、リングバッファのベー
スアドレスと、そのベースアドレスとデータの総転送量
とによって決定されるアドレスとの間を循環してアクセ
スするようにアドレスが発生する。したがって、アドレ
ス計算に際して、下位側のあるビットから上位への桁上
げを抑制することによりリングバッファ用の循環アドレ
スを発生させる従来の技術に比べて、自由にリングバッ
ファに割り付ける領域のアドレスおよびサイズを選定す
ることができる。

【００６３】また、上述した実施の形態１によれば、リ
ングバッファの末尾に達した際にアドレスレジスタに初
期値を再設定することによりリングバッファ用の循環ア
ドレスを発生させる従来の技術に比べて、初期値を保持
するためのレジスタが不要であるため、回路規模を小さ
くすることができる。さらには、たとえば、アドレスが
３２ビットのシステムであるが、総転送データ量の上限
が１６ビットであるシステムのように、アドレス空間の
サイズよりも総転送データ量の上限の方が小さい場合
に、ＢＣＬレジスタ１０やＰＩＸレジスタ１４やＳＩＸ
レジスタ１５のビット数を削減することができ、それに
よって回路規模を縮小することができる。

【００６４】また、本発明によれば、リングバッファの
読み出し位置または書き込み位置を示すオフセットは、
ダイレクトメモリアクセス転送動作により転送されたデ
ータの量だけ更新され、一方、ストップアドレスは、Ｃ
ＰＵなどによってダイレクトメモリアクセス転送動作に
よらずに読み出しまたは書き込みされたデータの量だけ
更新されるので、それらの更新のタイミングに依存関係
が生じない。したがって、ダイレクトメモリアクセス制
御装置の転送動作を停止させずに、リングバッファ内部
の処理済のデータが占めている領域を開放させることが
できるので、ダイレクトメモリアクセスの転送能力の低
下を防ぐことができる。また、リングバッファとして使
用するメモリ領域内にフラグ等の余分なデータ構造を設
ける必要がないため、リングバッファにアクセスするた
めに必要となるメモリ量を減らすことができる。

【００６５】（実施の形態２）図１１は、本発明にかか
るダイレクトメモリアクセス制御装置の構成の他の例を
示すブロック図である。実施の形態２のダイレクトメモ
リアクセス制御装置は、図１に示す構成のダイレクトメ
モリアクセス制御装置において、ＳＩＺレジスタ１３を
なくし、その代わりとしてＳＳＩＺレジスタ１３１およ
びＤＳＩＺレジスタ１３２を設けたものである。つま
り、実施の形態２は、ＳＩＺレジスタ１３を転送元用の
ＳＳＩＺレジスタ１３１と転送先用のＤＳＩＺレジスタ
１３２とに分けた構成となっている。

【００６６】ＳＳＩＺレジスタ１３１は、１回のバス動
作で読み出されるデータの量を格納するレジスタであ
る。ＤＳＩＺレジスタ１３２は、１回のバス動作で書き
込まれるデータの量を格納するレジスタである。実施の
形態２では、ＳＳＩＺレジスタ１３１により決定される
転送元から読み出すデータの単位量と、ＤＳＩＺレジス
タ１３２により決定される転送先に書き込むデータの単
位量とが異なる設定とすることができる。なお、実施の
形態２のその他の構成は実施の形態１と同じであるた
め、実施の形態１と同じ構成については実施の形態１と
同一の符号を付して説明を省略する。

【００６７】ＤＳＩＺレジスタ１３２で指定される量
が、ＳＳＩＺレジスタ１３１で指定される量よりも大き
い場合、ダイレクトメモリアクセス制御装置は、転送元
から転送先への転送動作にあたってパッキング動作をお
こなう。パッキング動作では、ダイレクトメモリアクセ
ス制御装置は、（ＤＳＩＺレジスタ１３２で指定される
量）／（ＳＳＩＺレジスタ１３１で指定される量）で求
められる回数のデータの読み出しをおこない、得られた
各データをＢＵＦレジスタ１６を利用して、ＤＳＩＺレ
ジスタ１３２で指定される量のデータにまとめた後に、
１回の転送で転送先に書き込む。

【００６８】また、ＳＳＩＺレジスタ１３１で指定され
る量が、ＤＳＩＺレジスタ１３２で指定される量よりも
大きい場合、ダイレクトメモリアクセス制御装置は、転
送元から転送先への転送動作にあたってアンパッキング
動作をおこなう。アンパッキング動作では、ダイレクト
メモリアクセス制御装置は、ＳＳＩＺレジスタ１３１で
指定される量のデータを転送元から読み出し、それをＢ
ＵＦレジスタ１６に格納し、そのデータを、（ＳＳＩＺ
レジスタ１３１で指定される量）／（ＤＳＩＺレジスタ
１３２で指定される量）で求められる回数に分けて転送
先に書き込む。したがって、実施の形態２では、ＢＵＦ
レジスタ１６は、パッキング動作やアンパッキング動作
をおこなう際のワーク領域としても使用される。

【００６９】たとえば、ＳＳＩＺレジスタ１３１で指定
される転送元の単位転送量を２^sとし、ＤＳＩＺレジス
タ１３２で指定される転送元の単位転送量を２^dとす
る。ここで、ｄとｓは整数である。ｄ＞ｓの場合には、
転送元からのデータ読み出しを２^(d-s)回繰り返してお
こない、それによって得られたデータを連結して一つの
データとして、一度に転送元に書き込む（パッキング動
作）。ｓ＞ｄの場合には、転送元から１回で読み出した
データを２^(s-d)個の小さいデータに分割し、それらを
繰り返し転送元に書き込む（アンパッキング動作）。

【００７０】ここで、ダイレクトメモリアクセス制御装
置がリングバッファを転送元または転送先とする転送動
作を停止するべき位置は、ＳＩＸレジスタ１５に格納さ
れている値で示される。したがって、ダイレクトメモリ
アクセス制御装置の転送動作によって更新された、ＰＩ
Ｘレジスタ１４に格納された新オフセット値が、ＳＩＸ
レジスタ１５に格納されている値（ストップアドレス）
に一致したときに、ダイレクトメモリアクセス制御装置
は転送動作を停止する（図３または図７参照）。

【００７１】ダイレクトメモリアクセス制御装置の転送
動作を停止するか否かを判断するため、ＰＩＸレジスタ
１４の格納値とＳＩＸレジスタ１５の格納値とを比較す
る際に、ダイレクトメモリアクセス制御装置がリングバ
ッファを転送元とする場合には下位ｓビットをマスクし
て比較し、ダイレクトメモリアクセス制御装置がリング
バッファを転送先とする場合には下位ｄビットをマスク
して比較する。

【００７２】上述した実施の形態２によれば、１回のバ
ス動作で読み出されるデータの単位量と、１回のバス動
作で書き込まれるデータの単位量とが異なる場合でも、
実施の形態１と同様の効果が得られる。また、実施の形
態２によれば、転送元または転送先として、ＳＤＲＡＭ
のようにある程度まとまった量を単位とした読み書きを
指向するメモリを用いれば、より大きな転送能力を得る
ことができる。

【００７３】以上において本発明は、上述した各実施の
形態に限らず、種々変更可能である。また、上述した各
本実施の形態におけるダイレクトメモリアクセス制御方
法は、あらかじめ用意されたコンピュータ読み取り可能
なプログラムであってもよく、またそのプログラムをパ
ーソナルコンピュータやワークステーションなどのコン
ピュータで実行することによって実現される。このプロ
グラムは、ＨＤ（ハードディスク）、ＦＤ（フロッピー
（登録商標）ディスク）、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ
などのコンピュータで読み取り可能な記録媒体に記録さ
れ、コンピュータによって記録媒体から読み出されるこ
とによって実行される。また、このプログラムは、イン
ターネットなどのネットワークを介して配布することが
可能な伝送媒体であってもよい。

【００７４】

【発明の効果】本発明によれば、リングバッファを転送
元または転送先としてダイレクトメモリアクセス転送を
おこなう場合には、データの読み出し位置または書き込
み位置がリングバッファのベースアドレスとそこからの
オフセットで与えられ、このオフセットは、ダイレクト
メモリアクセス転送動作により転送されたデータの量だ
け更新され、データの総転送量以上になるとゼロにリセ
ットされるので、リングバッファのベースアドレスと、
そのベースアドレスとデータの総転送量とによって決定
されるアドレスとの間を循環してアクセスするようにア
ドレスが発生する。したがって、従来よりも自由にリン
グバッファに割り付ける領域のアドレスおよびサイズを
選定することができるとともに、従来よりも、回路規模
を小さくすることができる。

【００７５】また、本発明によれば、リングバッファの
読み出し位置または書き込み位置を示すオフセットは、
ダイレクトメモリアクセス転送動作により転送されたデ
ータの量だけ更新され、一方、ストップアドレスは、Ｃ
ＰＵなどによってダイレクトメモリアクセス転送動作に
よらずに読み出しまたは書き込みされたデータの量だけ
更新されるので、それらの更新のタイミングに依存関係
が生じない。したがって、ダイレクトメモリアクセスの
転送能力の低下を防ぐことができ、また、リングバッフ
ァの空きを示すフラグ等が不要であるため、リングバッ
ファにアクセスするために必要となるメモリ量を減らす
ことができる。

【図面の簡単な説明】

【図１】本発明にかかるダイレクトメモリアクセス制御
装置の構成の一例を示すブロック図である。

【図２】本発明にかかるダイレクトメモリアクセス制御
装置の通常の動作においてメモリのある領域から他の領
域へデータを転送する際の制御手順を示すフローチャー
トである。

【図３】本発明にかかるダイレクトメモリアクセス制御
装置のリングバッファを転送元とする場合のデータ転送
の制御手順を示すフローチャートである。

【図４】リングバッファを転送元とする場合のダイレク
トメモリアクセス転送動作時のリングバッファとして割
り付けられたメモリ領域の構造を示すメモリマップ図で
ある。

【図５】リングバッファを転送元とする場合のダイレク
トメモリアクセス転送動作時のリングバッファとして割
り付けられたメモリ領域の他の構造を示すメモリマップ
図である。

【図６】リングバッファを転送元としてダイレクトメモ
リアクセス制御装置が動作しているときのＣＰＵによる
リングバッファへのデータ書き込み手順を示すフローチ
ャートである。

【図７】本発明にかかるダイレクトメモリアクセス制御
装置のリングバッファを転送先とする場合のデータ転送
の制御手順を示すフローチャートである。

【図８】リングバッファを転送先とする場合のダイレク
トメモリアクセス転送動作時のリングバッファとして割
り付けられたメモリ領域の構造を示すメモリマップ図で
ある。

【図９】リングバッファを転送先とする場合のダイレク
トメモリアクセス転送動作時のリングバッファとして割
り付けられたメモリ領域の他の構造を示すメモリマップ
図である。

【図１０】リングバッファを転送先としてダイレクトメ
モリアクセス制御装置が動作しているときのＣＰＵによ
るリングバッファからのデータ読み出し手順を示すフロ
ーチャートである。

【図１１】本発明にかかるダイレクトメモリアクセス制
御装置の構成の他の例を示すブロック図である。

【符号の説明】

２ 制御部 １０ ＢＣＬレジスタ（第５のレジスタ） １１ ＳＢＡレジスタ（第１のレジスタ） １２ ＤＢＡレジスタ（第２のレジスタ） １４ ＰＩＸレジスタ（第３のレジスタ） １５ ＳＩＸレジスタ（第４のレジスタ） １６ ＢＵＦレジスタ（第８のレジスタ） １３１ ＳＳＩＺレジスタ（第６のレジスタ） １３２ ＤＳＩＺレジスタ（第７のレジスタ）

Claims (10)

【特許請求の範囲】
1. 【請求項１】 転送元領域のベースアドレスを格納する
   第１のレジスタと、 転送先領域のベースアドレスを格納する第２のレジスタ
   と、 前記転送元領域におけるデータの読み出し位置を、前記
   第１のレジスタに格納されたベースアドレスからのオフ
   セットとして格納する第３のレジスタと、 前記転送先領域におけるデータの書き込み位置を、前記
   第２のレジスタに格納されたベースアドレスからのオフ
   セットとして格納する第４のレジスタと、 データの総転送量を格納する第５のレジスタと、 前記第１のレジスタの格納値および前記第３のレジスタ
   の格納値に基づいて決定される転送元アドレスからデー
   タを読み出し、読み出されたデータを、前記第２のレジ
   スタの格納値および前記第４のレジスタの格納値に基づ
   いて決定される転送先アドレスに書き込み、転送したデ
   ータの量だけ前記第３のレジスタおよび前記第４のレジ
   スタの各格納値を更新させる動作を、前記第４のレジス
   タの格納値が前記第５のレジスタの格納値に一致するま
   で、繰り返しおこなわせる制御部と、 を具備することを特徴とするダイレクトメモリアクセス
   制御装置。
2. 【請求項２】 転送元領域のベースアドレスを格納する
   第１のレジスタと、 転送先領域の固定アドレスを格納する第２のレジスタ
   と、 前記転送元領域におけるデータの読み出し位置を、前記
   第１のレジスタに格納されたベースアドレスからのオフ
   セットとして格納する第３のレジスタと、 転送元にデータを書き込むプロセスがつぎに同じ転送元
   にデータを書き込む際の書き込み位置を、前記第１のレ
   ジスタに格納されたベースアドレスからのオフセットと
   して格納する第４のレジスタと、 データの総転送量を格納する第５のレジスタと、 前記第１のレジスタの格納値および前記第３のレジスタ
   の格納値に基づいて決定される転送元アドレスからデー
   タを読み出し、読み出されたデータを、前記第２のレジ
   スタの格納値で示される転送先アドレスに書き込み、転
   送されたデータの量だけ前記第３のレジスタの格納値を
   更新させ、更新した前記第３のレジスタの格納値が前記
   第５のレジスタの格納値以上になるときに前記第３のレ
   ジスタの格納値をゼロにリセットする動作を、前記第３
   のレジスタの格納値が前記第４のレジスタの格納値に一
   致するまで、繰り返しおこなわせる制御部と、 を具備することを特徴とするダイレクトメモリアクセス
   制御装置。
3. 【請求項３】 転送元領域の固定アドレスを格納する第
   １のレジスタと、 転送先領域のベースアドレスを格納する第２のレジスタ
   と、 前記転送先領域におけるデータの書き込み位置を、前記
   第２のレジスタに格納されたベースアドレスからのオフ
   セットとして格納する第３のレジスタと、 転送先からデータを読み出すプロセスがつぎに同じ転送
   先からデータを読み出す際の読み出し位置を、前記第２
   のレジスタに格納されたベースアドレスからのオフセッ
   トとして格納する第４のレジスタと、 データの総転送量を格納する第５のレジスタと、 前記第１のレジスタの格納値で示される転送元アドレス
   からデータを読み出し、読み出されたデータを、前記第
   ２のレジスタの格納値および前記第３のレジスタの格納
   値に基づいて決定される転送先アドレスに書き込み、転
   送されたデータの量だけ前記第３のレジスタの格納値を
   更新させ、更新した前記第３のレジスタの格納値が前記
   第５のレジスタの格納値以上になるときに前記第３のレ
   ジスタの格納値をゼロにリセットする動作を、前記第３
   のレジスタの格納値が前記第４のレジスタの格納値に一
   致するまで、繰り返しおこなわせる制御部と、 を具備することを特徴とするダイレクトメモリアクセス
   制御装置。
4. 【請求項４】 １回のバス動作で読み出されるデータの
   単位量を格納する第６のレジスタと、 １回のバス動作で書き込まれるデータの単位量を格納す
   る第７のレジスタと、 ワーク領域として用いられる第８のレジスタと、 をさらに具備し、 前記制御部は、前記第７のレジスタで指定される量が、
   前記第６のレジスタで指定される量よりも大きい場合、
   転送元からのデータの読み出しを複数回繰り返しおこな
   い、得られた各データを前記第８のレジスタを利用して
   前記第７のレジスタで指定される量のデータにまとめ、
   まとめられたデータを１回の書き込み動作で転送先に書
   き込む制御をおこなうことを特徴とする請求項１〜３の
   いずれか一つに記載のダイレクトメモリアクセス制御装
   置。
5. 【請求項５】 １回のバス動作で読み出されるデータの
   単位量を格納する第６のレジスタと、 １回のバス動作で書き込まれるデータの単位量を格納す
   る第７のレジスタと、 ワーク領域として用いられる第８のレジスタと、 をさらに具備し、 前記制御部は、前記第６のレジスタで指定される量が、
   前記第７のレジスタで指定される量よりも大きい場合、
   前記第６のレジスタで指定される量のデータを転送元か
   ら１回の読み出し動作で読み出し、得られたデータを一
   旦前記第８のレジスタに格納し、前記第８のレジスタに
   格納された前記データを、複数回の書き込み動作で転送
   先に書き込む制御をおこなうことを特徴とする請求項１
   〜３のいずれか一つに記載のダイレクトメモリアクセス
   制御装置。
6. 【請求項６】 転送元領域のベースアドレスおよび前記
   転送元領域のベースアドレスからの第１のオフセットに
   基づいて決定される転送元アドレスからデータを読み出
   す工程と、 読み出したデータの量だけ前記第１のオフセットを更新
   する工程と、 読み出したデータを、転送先領域のベースアドレスおよ
   び前記転送先領域のベースアドレスからの第２のオフセ
   ットに基づいて決定される転送先アドレスに書き込む工
   程と、 書き込んだデータの量だけ前記第２のオフセットを更新
   する工程と、 を、更新後の前記第２のオフセットがデータの総転送量
   に一致するまで、繰り返しおこなうことを特徴とするダ
   イレクトメモリアクセス制御方法。
7. 【請求項７】 転送元領域のベースアドレスおよび前記
   転送元領域のベースアドレスからのオフセットに基づい
   て決定される転送元アドレスからデータを読み出す工程
   と、 読み出したデータを、転送先領域の固定されたアドレス
   に書き込む工程と、 転送したデータの量だけ前記オフセットを更新する工程
   と、 更新後の前記オフセットがデータの総転送量以上になる
   ときに前記オフセットをゼロにリセットする工程と、 を、前記オフセットが、同一の転送元にデータを書き込
   むプロセスがつぎに同じ転送元にデータを書き込む際の
   書き込み位置の、転送元領域のベースアドレスからのオ
   フセットに一致するまで、繰り返しおこなうことを特徴
   とするダイレクトメモリアクセス制御方法。
8. 【請求項８】 転送元領域の固定されたアドレスからデ
   ータを読み出す工程と、 読み出したデータを、転送先領域のベースアドレスおよ
   びそこからのオフセットに基づいて決定される転送先ア
   ドレスに書き込む工程と、 転送したデータの量だけ前記オフセットを更新する工程
   と、 更新後の前記オフセットがデータの総転送量以上になる
   ときに前記オフセットをゼロにリセットする工程と、 を、前記オフセットが、同一の転送先からデータを読み
   出すプロセスがつぎに同じ転送先からデータを読み出す
   際の読み出し位置の、転送先領域のベースアドレスから
   のオフセットに一致するまで、繰り返しおこなうことを
   特徴とするダイレクトメモリアクセス制御方法。
9. 【請求項９】 １回のバス動作で書き込まれるデータの
   単位量が、１回のバス動作で読み出されるデータの単位
   量よりも大きい場合、転送元からのデータの読み出しを
   複数回繰り返しおこない、得られた各データを、１回の
   バス動作で書き込まれるデータの単位量にまとめて１回
   の書き込み動作で転送先に書き込むことを特徴とする請
   求項６〜８のいずれか一つに記載のダイレクトメモリア
   クセス制御方法。
10. 【請求項１０】 １回のバス動作で読み出されるデータ
    の単位量が、１回のバス動作で書き込まれるデータの単
    位量よりも大きい場合、１回の読み出し動作で読み出し
    たデータを、１回のバス動作で書き込まれるデータの単
    位量ごとに分けて複数回の書き込み動作で転送先に書き
    込むことを特徴とする請求項６〜８のいずれか一つに記
    載のダイレクトメモリアクセス制御方法。