JP3345050B2 - 二次元配列型メモリシステム - Google Patents
二次元配列型メモリシステムInfo
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Description
【０００１】
【産業上の利用分野】本発明は、リアルタイムで大規模
なデ−タを扱う処理装置に好適な二次元配列型メモリシ
ステムに関するものである。
なデ−タを扱う処理装置に好適な二次元配列型メモリシ
ステムに関するものである。
【０００２】
【従来の技術】計算機システムで使用するメモリシステ
ムの容量は近年急速に増加しつつある。現在ワ−クステ
−ションレベルで８Ｍbytes〜128Ｍbytesの主記憶を有
し、リニアにアクセス可能な大容量メモリシステムを有
することがア−キテクチャ構成上の必須条件になりつつ
ある。すなわち、ＯＳやその作業領域及び汎用化された
ファイルシステム及びテ−ブルが大量のメモリを消費
し、十分な容量のリニアメモリシステムを備えていない
と有効な処理を行えないのが現状である。従来のリニア
メモリ空間を前提としたメモリインターフェース構成例
として、インテル社の文献資料番号２３１７３２Ｊ−０
０３（８０３６ハードウェアリファレンス・マニュア
ル）のＰ４３〜Ｐ６２に示されたものがある。
ムの容量は近年急速に増加しつつある。現在ワ−クステ
−ションレベルで８Ｍbytes〜128Ｍbytesの主記憶を有
し、リニアにアクセス可能な大容量メモリシステムを有
することがア−キテクチャ構成上の必須条件になりつつ
ある。すなわち、ＯＳやその作業領域及び汎用化された
ファイルシステム及びテ−ブルが大量のメモリを消費
し、十分な容量のリニアメモリシステムを備えていない
と有効な処理を行えないのが現状である。従来のリニア
メモリ空間を前提としたメモリインターフェース構成例
として、インテル社の文献資料番号２３１７３２Ｊ−０
０３（８０３６ハードウェアリファレンス・マニュア
ル）のＰ４３〜Ｐ６２に示されたものがある。
【０００３】
【発明が解決しようとする課題】現状の計算機システム
のメモリシステムア−キテクチャは汎用性に富むのは事
実だが、逆に、アクセス操作やその管理（メモリマネ−
ジメント）におけるＣＰＵ負荷及びＯＳ負荷は非常に高
く、大きなオ−バ−ヘッドになっている。また、大容量
メモリシステムを有することが前提となっているため、
コスト面でも高価にならざるを得ない。このような問題
点を詳しく述べると次のようになる。 （１）比較的大きなリニアメモリシステムを必要とし、
その操作はすべてＣＰＵのアドレッシング処理とアクセ
ス命令とに頼り切る思想で処理装置部を構成している。
従って、メモリ空間の管理やアクセス操作をＯＳやソフ
トで記述する必要があり、汎用性に富む反面、オ−バ−
ヘッドが大きい。 （２）上記（１）に伴いメモリをアクセスするのに必要
な命令数が増加するため、それらの命令コ−ドを保持す
るのに多くのメモリを必要とする。１デ−タを読み書き
（Ｒead and Ｗrite）する一連の操作で平均10〜12バイ
ト（32bitプロセッサ）が命令コ−ドとして必要とな
る。その分多くのコ−ドメモリを消費し、１メモリアク
セス当たりのコストが大きい。 （３）上記（１）、（２）よりコストオリエンテッドな
産業用計算機を設計する際、メモリの占めるコストが大
きくなり過ぎる傾向にある。 （４）命令コ−ド列や配列デ−タ列（ファイルシステ
ム、数値処理デ−タ、テ−ブル、モデルデ−タ等）等、
ベクトル的に処理できるデ−タがメモリシステムの大半
を占めるにも拘らず、すべての領域をランダムアクセス
することを前提としてシステムが設計されている。従っ
て、アクセス操作が冗長となったりアドレッシング処理
に必要以上のオ−バ−ヘッドを要する。 （５）計算機システムにとってメモリアクセス上の最大
のクリティカルパスは、指定したメモリデ−タ（オペラ
ンドデ−タ）をどれだけ早い時刻にＣＰＵ内に取り込
み、そのデ−タに処理を加えることができるかである。
必要なデ−タがＣＰＵに入力されないと、ＣＰＵは待ち
状態になり処理効率を直接的に低下させる原因となる。
従来のシステムでは、オペランドデ−タアドレッシング
をＣＰＵ内で実行中のアクセスインストラクションの中
で行う。そして、その結果をメモリに出力してアクセス
タ−ゲットデ−タがメモリから読み出されるまで待った
後そのデ−タを取り込み、必要な処理を加える。従っ
て、必ずアクセス待ちオ−バ−ヘッドを要する。
のメモリシステムア−キテクチャは汎用性に富むのは事
実だが、逆に、アクセス操作やその管理（メモリマネ−
ジメント）におけるＣＰＵ負荷及びＯＳ負荷は非常に高
く、大きなオ−バ−ヘッドになっている。また、大容量
メモリシステムを有することが前提となっているため、
コスト面でも高価にならざるを得ない。このような問題
点を詳しく述べると次のようになる。 （１）比較的大きなリニアメモリシステムを必要とし、
その操作はすべてＣＰＵのアドレッシング処理とアクセ
ス命令とに頼り切る思想で処理装置部を構成している。
従って、メモリ空間の管理やアクセス操作をＯＳやソフ
トで記述する必要があり、汎用性に富む反面、オ−バ−
ヘッドが大きい。 （２）上記（１）に伴いメモリをアクセスするのに必要
な命令数が増加するため、それらの命令コ−ドを保持す
るのに多くのメモリを必要とする。１デ−タを読み書き
（Ｒead and Ｗrite）する一連の操作で平均10〜12バイ
ト（32bitプロセッサ）が命令コ−ドとして必要とな
る。その分多くのコ−ドメモリを消費し、１メモリアク
セス当たりのコストが大きい。 （３）上記（１）、（２）よりコストオリエンテッドな
産業用計算機を設計する際、メモリの占めるコストが大
きくなり過ぎる傾向にある。 （４）命令コ−ド列や配列デ−タ列（ファイルシステ
ム、数値処理デ−タ、テ−ブル、モデルデ−タ等）等、
ベクトル的に処理できるデ−タがメモリシステムの大半
を占めるにも拘らず、すべての領域をランダムアクセス
することを前提としてシステムが設計されている。従っ
て、アクセス操作が冗長となったりアドレッシング処理
に必要以上のオ−バ−ヘッドを要する。 （５）計算機システムにとってメモリアクセス上の最大
のクリティカルパスは、指定したメモリデ−タ（オペラ
ンドデ−タ）をどれだけ早い時刻にＣＰＵ内に取り込
み、そのデ−タに処理を加えることができるかである。
必要なデ−タがＣＰＵに入力されないと、ＣＰＵは待ち
状態になり処理効率を直接的に低下させる原因となる。
従来のシステムでは、オペランドデ−タアドレッシング
をＣＰＵ内で実行中のアクセスインストラクションの中
で行う。そして、その結果をメモリに出力してアクセス
タ−ゲットデ−タがメモリから読み出されるまで待った
後そのデ−タを取り込み、必要な処理を加える。従っ
て、必ずアクセス待ちオ−バ−ヘッドを要する。
【０００４】上記した従来技術の問題点から考えると、
コストオリエンテッドな計算機システムから大規模な高
性能システムまで様々な性能要求をカバ−し、かつ統一
したア−キテクチャの下で将来にわたって設計していく
ことは非常に困難であることが明かであり、コストパフ
ォ−マンスまで考慮するとさらに問題は大きくなる。こ
の点から問題点をさらに詳しくみると、次のようにな
る； （６）大きなアドレス空間をサポ−トしようとすると、
多くのアドレス線、多ビットのアドレッシング処理装置
（カウンタや加算器）及びアドレスレジスタをＣＰＵ内
に備える必要があり、必然的に高価なＣＰＵ（32bitＣ
ＰＵ等、８ bitＣＰＵでは扱えるアドレス空間が小さ
い）を用いることになる。 （７）ハ−ドウェアコストを抑え込もうとすると、安価
なＣＰＵ（８bitＣＰＵ、16bitＣＰＵ等）を用いること
になるが、アドレッシング処理能力も同時に低くなり、
扱えるメモリ容量が少なくなるばかりでなく処理能力そ
のものも低くならざるを得ない。 （８）完全にコストオリエンテッドな設計が現時点で要
求されていても、将来メモリ容量や数値処理能力の面で
もより高い性能要求が必須である場合には、ア−キテク
チャやソフトウェアの資産性を考慮すると、現時点から
ある程度高機能設計にせざるを得ない。 （９）ソフトウェアの資産性及び継承性を考慮すると、
高級言語を用いてプログラムを記述しておく必要が生ず
る。従って、プログラムの実行速度が低下するだけでな
く、メモリ容量も大きなものが要求されるため、コスト
パフォ−マンスは非常に悪くなる。この条件で性能を上
げようとすると、ＣＰＵを高レベルなものに変更する必
要が生じ絶対的にハ−ドウェアコストが上昇する。 （１０）メモリシステムは小容量で良くても、高い数値
処理能力が要求された場合、その性能の大部分がメモリ
システムへのアクセス効率に依存している。従って、高
レベルのＣＰＵを用いメモリシステムへのアドレッシン
グ能力を強化する必要が生じ、それに伴ってメモリシス
テムも比較的大規模にならざるを得ない。 （１１）高性能マシンと大容量メモリシステム上で構築
されたプログラムは、ＯＳやシステムソフトウェアへの
依存性が非常に高く、コ−ドサイズ及びデ−タサイズが
大きくなりがちである。すなわち、マシンの性能とメモ
リ量を気にせずに製作されているため、コストパフォ−
マンスが非常に悪い。従って、コストオリエンテッドな
マシンに移植しようとすると、大幅なチュ−ニング（ほ
とんどつくり直しに近い）が必要となったり、資産性を
考慮すると結局高級マシンが必要となり、目標とするコ
ストから大幅にかけ離れたものになる可能性が高い。
コストオリエンテッドな計算機システムから大規模な高
性能システムまで様々な性能要求をカバ−し、かつ統一
したア−キテクチャの下で将来にわたって設計していく
ことは非常に困難であることが明かであり、コストパフ
ォ−マンスまで考慮するとさらに問題は大きくなる。こ
の点から問題点をさらに詳しくみると、次のようにな
る； （６）大きなアドレス空間をサポ−トしようとすると、
多くのアドレス線、多ビットのアドレッシング処理装置
（カウンタや加算器）及びアドレスレジスタをＣＰＵ内
に備える必要があり、必然的に高価なＣＰＵ（32bitＣ
ＰＵ等、８ bitＣＰＵでは扱えるアドレス空間が小さ
い）を用いることになる。 （７）ハ−ドウェアコストを抑え込もうとすると、安価
なＣＰＵ（８bitＣＰＵ、16bitＣＰＵ等）を用いること
になるが、アドレッシング処理能力も同時に低くなり、
扱えるメモリ容量が少なくなるばかりでなく処理能力そ
のものも低くならざるを得ない。 （８）完全にコストオリエンテッドな設計が現時点で要
求されていても、将来メモリ容量や数値処理能力の面で
もより高い性能要求が必須である場合には、ア−キテク
チャやソフトウェアの資産性を考慮すると、現時点から
ある程度高機能設計にせざるを得ない。 （９）ソフトウェアの資産性及び継承性を考慮すると、
高級言語を用いてプログラムを記述しておく必要が生ず
る。従って、プログラムの実行速度が低下するだけでな
く、メモリ容量も大きなものが要求されるため、コスト
パフォ−マンスは非常に悪くなる。この条件で性能を上
げようとすると、ＣＰＵを高レベルなものに変更する必
要が生じ絶対的にハ−ドウェアコストが上昇する。 （１０）メモリシステムは小容量で良くても、高い数値
処理能力が要求された場合、その性能の大部分がメモリ
システムへのアクセス効率に依存している。従って、高
レベルのＣＰＵを用いメモリシステムへのアドレッシン
グ能力を強化する必要が生じ、それに伴ってメモリシス
テムも比較的大規模にならざるを得ない。 （１１）高性能マシンと大容量メモリシステム上で構築
されたプログラムは、ＯＳやシステムソフトウェアへの
依存性が非常に高く、コ−ドサイズ及びデ−タサイズが
大きくなりがちである。すなわち、マシンの性能とメモ
リ量を気にせずに製作されているため、コストパフォ−
マンスが非常に悪い。従って、コストオリエンテッドな
マシンに移植しようとすると、大幅なチュ−ニング（ほ
とんどつくり直しに近い）が必要となったり、資産性を
考慮すると結局高級マシンが必要となり、目標とするコ
ストから大幅にかけ離れたものになる可能性が高い。
【０００５】本発明の目的は、メモリ管理のためのＯＳ
やソフトのオーバヘッドが少なく、また目盛り管理のた
めの命令数を少なくして全体のメモリ容量を、従ってコ
ストを低減でき、さらに大容量のメモリアクセスを高速
化することのできる二次元配列メモリシステムを提供す
るにある。
やソフトのオーバヘッドが少なく、また目盛り管理のた
めの命令数を少なくして全体のメモリ容量を、従ってコ
ストを低減でき、さらに大容量のメモリアクセスを高速
化することのできる二次元配列メモリシステムを提供す
るにある。
【０００６】
【課題を解決するための手段】本発明は、ぺ一ジポイン
タとコラムポインタの組でアドレス指定を行うように構
成されたメモリアレイと、前記ぺ一ジポインタを生成す
るページアドレスコントローラと、前記コラムポインタ
を生成するコラムアドレスコントローラとを備え、ＣＰ
Ｕとメインバスを介して接続されて動作する二次元配列
型メモリシステムであって、前記ページアドレスコント
ローラは、その各々がページポインタを格納する複数の
ページアドレスレジスタと、このぺージアドレスレジス
タに格納されたページポインタの更新方法を示すモード
情報を格納するページアドレス用モードレジスタと、ぺ
一ジアドレスレジスタに格納されたページポインタを更
新するためのぺ一ジアドレスカウンタと、ＣＰＵからの
コマンド入力を解読するためのページアドレス用デコー
ダと、起動信号が与えられているときにＣＰＵから当該
メモリシステムに対するアクセスを示すコマンドが入力
されたときに、そのコマンド入力のタイミングで前記ペ
ージアドレス用デコーダにより解読されたコマンドの内
容に従って前記ページアドレスレジスタを1つ選択し、
この選択したページアドレスレジスタのぺ一ジポインタ
が前記ページアドレス用モードレジスタに格納されたモ
ード惰報に従って前記ペーシアドレスカウンタによって
更新されるように制御する機能を備えたぺ一ジアドレス
用制御部と、を有し、前記コラムアドレスコントローラ
は、その各々がコラムポインタを格納する複数のコラム
アドレスレジスタと、このコラムアドレスレジスタに格
納されたコラムポインタの更新方法を示すモード情報を
格納するコラムアドレス用モードレジスタと、コラムア
ドレスレジスタに格納されたコラムポインタを更新する
ためのコラムアドレスカウンタと、ＣＰＵからのコマン
ド入力を解読するためのコラムアドレス用デコーダと、
ページポインタおよぴコラムポインタをラッチして前記
メモリアレイヘ出力するためのラッチ回路と、ＣＰＵか
ら当該メモリシステムに対するアクセスを示すコマンド
が入力されたときに、そのコマンド入力のタイミングで
前記ラッチ回路にラッチされていたページポインタおよ
ぴコラムポインタを前記メモリアレイヘ出力してメモリ
アレイとＣＰＵとの聞のデータアクセスが行われるよう
に制御するとともに、前記タイミングと同じタイミング
で前記起動信号を前記ぺ一ジアドレスコントローラヘ出
力し、前記コラムアドレス用デコーダにより解読された
コマンドの内容に従って前記コラムアドレスレジスタを
１つ選択し、この選択したコラムアドレスレジスタのコ
ラムポインタが前記コラムアドレス用モードレジスタに
格納されたモード情報に従って前記コラムアドレスカウ
ンタによって更新されるように制御し、こうして前記ぺ
一ジアドレスコントローラおよぴ当核コマンドアドレス
コントローラにより更新されたぺ一ジポインタおよぴコ
ラムポインタを前記ラッチ回路ヘラツチするように制御
する機能を加えたコラムアドレス用制御部と、を有した
ことを特微とする二次元配列型メモリシステムを開示す
る。。
タとコラムポインタの組でアドレス指定を行うように構
成されたメモリアレイと、前記ぺ一ジポインタを生成す
るページアドレスコントローラと、前記コラムポインタ
を生成するコラムアドレスコントローラとを備え、ＣＰ
Ｕとメインバスを介して接続されて動作する二次元配列
型メモリシステムであって、前記ページアドレスコント
ローラは、その各々がページポインタを格納する複数の
ページアドレスレジスタと、このぺージアドレスレジス
タに格納されたページポインタの更新方法を示すモード
情報を格納するページアドレス用モードレジスタと、ぺ
一ジアドレスレジスタに格納されたページポインタを更
新するためのぺ一ジアドレスカウンタと、ＣＰＵからの
コマンド入力を解読するためのページアドレス用デコー
ダと、起動信号が与えられているときにＣＰＵから当該
メモリシステムに対するアクセスを示すコマンドが入力
されたときに、そのコマンド入力のタイミングで前記ペ
ージアドレス用デコーダにより解読されたコマンドの内
容に従って前記ページアドレスレジスタを1つ選択し、
この選択したページアドレスレジスタのぺ一ジポインタ
が前記ページアドレス用モードレジスタに格納されたモ
ード惰報に従って前記ペーシアドレスカウンタによって
更新されるように制御する機能を備えたぺ一ジアドレス
用制御部と、を有し、前記コラムアドレスコントローラ
は、その各々がコラムポインタを格納する複数のコラム
アドレスレジスタと、このコラムアドレスレジスタに格
納されたコラムポインタの更新方法を示すモード情報を
格納するコラムアドレス用モードレジスタと、コラムア
ドレスレジスタに格納されたコラムポインタを更新する
ためのコラムアドレスカウンタと、ＣＰＵからのコマン
ド入力を解読するためのコラムアドレス用デコーダと、
ページポインタおよぴコラムポインタをラッチして前記
メモリアレイヘ出力するためのラッチ回路と、ＣＰＵか
ら当該メモリシステムに対するアクセスを示すコマンド
が入力されたときに、そのコマンド入力のタイミングで
前記ラッチ回路にラッチされていたページポインタおよ
ぴコラムポインタを前記メモリアレイヘ出力してメモリ
アレイとＣＰＵとの聞のデータアクセスが行われるよう
に制御するとともに、前記タイミングと同じタイミング
で前記起動信号を前記ぺ一ジアドレスコントローラヘ出
力し、前記コラムアドレス用デコーダにより解読された
コマンドの内容に従って前記コラムアドレスレジスタを
１つ選択し、この選択したコラムアドレスレジスタのコ
ラムポインタが前記コラムアドレス用モードレジスタに
格納されたモード情報に従って前記コラムアドレスカウ
ンタによって更新されるように制御し、こうして前記ぺ
一ジアドレスコントローラおよぴ当核コマンドアドレス
コントローラにより更新されたぺ一ジポインタおよぴコ
ラムポインタを前記ラッチ回路ヘラツチするように制御
する機能を加えたコラムアドレス用制御部と、を有した
ことを特微とする二次元配列型メモリシステムを開示す
る。。
【０００７】更に本発明は、二次元配列型メモリシステ
ムにおいて、前記ぺ一ジアドレスコントローラはＣＰＵ
からオフセット値が設定可能なぺ一ジアドレス用オフセ
ットレジスタを有し、前記ページアドレス用モードレジ
スタに格納された前記モード情報による指示があったと
きには、前記ぺ一ジアドレス用制御部は前記ぺ一ジアド
レス用カウンタにより前記選択されたページアドレスレ
ジスタのページポインタを前記ぺ一ジアドレス用オフセ
ットレジスタのオフセット値を用いて更新するように制
御することを特徴とする二次元配列型メモリシステムを
開示する。更に本発明は、二次元配列型メモリシステム
において、前記コラムアドレスコントローラはＣＰＵか
らオフセット値が設定可能なコラムアドレス用オフセッ
トレジスタを有し、前記コラムアドレス用モードレジス
タに格納された前記モード情報による指示があったとき
には、前記コラムアドレス用制御部は前記コラムアドレ
ス用カウン夕により前記選択されたコラムアドレスレジ
スタのコラムポインタを前記コラムアドレス用オフセッ
トレジスタのオフセット値を用いて更新するように制御
することを特徹とする二次元配列型メモリシステムを開
示する。
ムにおいて、前記ぺ一ジアドレスコントローラはＣＰＵ
からオフセット値が設定可能なぺ一ジアドレス用オフセ
ットレジスタを有し、前記ページアドレス用モードレジ
スタに格納された前記モード情報による指示があったと
きには、前記ぺ一ジアドレス用制御部は前記ぺ一ジアド
レス用カウンタにより前記選択されたページアドレスレ
ジスタのページポインタを前記ぺ一ジアドレス用オフセ
ットレジスタのオフセット値を用いて更新するように制
御することを特徴とする二次元配列型メモリシステムを
開示する。更に本発明は、二次元配列型メモリシステム
において、前記コラムアドレスコントローラはＣＰＵか
らオフセット値が設定可能なコラムアドレス用オフセッ
トレジスタを有し、前記コラムアドレス用モードレジス
タに格納された前記モード情報による指示があったとき
には、前記コラムアドレス用制御部は前記コラムアドレ
ス用カウン夕により前記選択されたコラムアドレスレジ
スタのコラムポインタを前記コラムアドレス用オフセッ
トレジスタのオフセット値を用いて更新するように制御
することを特徹とする二次元配列型メモリシステムを開
示する。
【０００８】
【実施例】以下、本発明を実施例により詳細に説明す
る。図１は本発明の二次元配列メモリシステムの一実施
例を示すブロック図で、１つの中央処理装置（以下ＣＰ
Ｕと略記する）1013に対して２つのアクセス制御部100
3、1004と、これらに制御される２つのメモリアレイ100
1、1002が設けられている。本実施例ではメモリアレイ1
001、1002の一方は命令コ−ドデ−タ用メモリシステム
（ＣＤＲＡＭ）として、他方はオペランドデ−タ用メモ
リシステム（ＤＤＲＡＭ）として用いられる（どちらが
どの用途に用いられてもよい）。個々のメモリアレイ
は、特願昭63-7145号及び特願平1-71723号に示されてい
るように、ダイナミックメモリ素子を用い、ペ−ジング
インタ−リ−ブアクセス方式で管理される。各アクセス
制御部は、ペ−ジアドレスコントロ−ラ（ＰＡＣＴＬ、
以下ＰＡコントローラという）1009とコラムアドレスコ
ントロ−ラ（ＣＡＣＴＬ、以下ＣＡコントローラとい
う）1010の２つのアクセス管理ユニットからなり、メイ
ンＣＰＵ部から制御信号、アドレス信号及びデ−タ信号
を受け取り、対応メモリアレイのアドレスを制御する。
このアドレスは各メモリアレイの二次元配列に対応し
て、ページアドレス（行方向のアドレス）を与えるペー
ジポインタと、コラムアドレス（列方向のアドレス）を
与えるコラムポインタの組である。
る。図１は本発明の二次元配列メモリシステムの一実施
例を示すブロック図で、１つの中央処理装置（以下ＣＰ
Ｕと略記する）1013に対して２つのアクセス制御部100
3、1004と、これらに制御される２つのメモリアレイ100
1、1002が設けられている。本実施例ではメモリアレイ1
001、1002の一方は命令コ−ドデ−タ用メモリシステム
（ＣＤＲＡＭ）として、他方はオペランドデ−タ用メモ
リシステム（ＤＤＲＡＭ）として用いられる（どちらが
どの用途に用いられてもよい）。個々のメモリアレイ
は、特願昭63-7145号及び特願平1-71723号に示されてい
るように、ダイナミックメモリ素子を用い、ペ−ジング
インタ−リ−ブアクセス方式で管理される。各アクセス
制御部は、ペ−ジアドレスコントロ−ラ（ＰＡＣＴＬ、
以下ＰＡコントローラという）1009とコラムアドレスコ
ントロ−ラ（ＣＡＣＴＬ、以下ＣＡコントローラとい
う）1010の２つのアクセス管理ユニットからなり、メイ
ンＣＰＵ部から制御信号、アドレス信号及びデ−タ信号
を受け取り、対応メモリアレイのアドレスを制御する。
このアドレスは各メモリアレイの二次元配列に対応し
て、ページアドレス（行方向のアドレス）を与えるペー
ジポインタと、コラムアドレス（列方向のアドレス）を
与えるコラムポインタの組である。
【０００９】図２はメモリアレイ１個分の構成を示すも
のである。バンク０〜ｎから成り、各バンクは３２ビッ
トのデータを１データとした場合、コラムポインタとし
て2048個、ページポインタとして4096個の合計2048×40
96のアドレスを有する二次元配列メモリである。これは
３２Ｍバイトの容量である。このメモリアレイに於て、
ベクトルデータは図のＸ0ＶＥＣ0、Ｙj+2ＶＥＣ0 等の
ように、コラムポインタまたはページポインタの方向の
隣接データの組で記憶され、行列データは図のＸ1ＭＡ
Ｔ0 等のようにコラムポインタ、ページポインタ両方向
の矩形領域に記憶される。このようにして、メモリデー
タマトリックス上にベクトル（ＸmＶＥＣn）やマトリッ
クス（ＸmＭＡＴn）を定義していく。そしてこれらのベ
クトル、マトリックスの先頭を示すページポインタｍ、
コラムポインタｎの組（ｍ、ｎ）で、それらの多次元変
数の属性（配列名に相当する）を表現している。ここ
で、先頭データのポインタとする横方向のベクトルをＸ
mＶＥＣn、縦方向のベクトルをＹmＶＥＣn、そしてマト
リックスをＸmＭＡＴnと表現している。
のである。バンク０〜ｎから成り、各バンクは３２ビッ
トのデータを１データとした場合、コラムポインタとし
て2048個、ページポインタとして4096個の合計2048×40
96のアドレスを有する二次元配列メモリである。これは
３２Ｍバイトの容量である。このメモリアレイに於て、
ベクトルデータは図のＸ0ＶＥＣ0、Ｙj+2ＶＥＣ0 等の
ように、コラムポインタまたはページポインタの方向の
隣接データの組で記憶され、行列データは図のＸ1ＭＡ
Ｔ0 等のようにコラムポインタ、ページポインタ両方向
の矩形領域に記憶される。このようにして、メモリデー
タマトリックス上にベクトル（ＸmＶＥＣn）やマトリッ
クス（ＸmＭＡＴn）を定義していく。そしてこれらのベ
クトル、マトリックスの先頭を示すページポインタｍ、
コラムポインタｎの組（ｍ、ｎ）で、それらの多次元変
数の属性（配列名に相当する）を表現している。ここ
で、先頭データのポインタとする横方向のベクトルをＸ
mＶＥＣn、縦方向のベクトルをＹmＶＥＣn、そしてマト
リックスをＸmＭＡＴnと表現している。
【００１０】本実施例の概略動作を、アクセス制御部10
03を例として次に説明する。図１に於て、メインＣＰＵ
部1013は、配列デ−タ処理時、例えば、ベクトル演算処
理ル−プの実行時に、前もってそのル−プ管理情報をア
クセス制御部内のＰＡコントローラ1009及びＣＡコント
ローラ1010に与え、プログラムしておく。すなわち、メ
インＣＰＵ部がメモリアレイをアクセスしていくとき、
ポインタｍ及びｎがどの様に更新されていくべきかとい
う情報と配列デ−タの先頭ポインタの値とを、デ−タバ
ス（ＤＡＴＡ）1014又はアドレスバス（ＡＤＤＲ）1015
を介してＰＡコントローラ1009及びＣＡコントローラ10
10内にセットしておく。又、メモリアレイをアクセスす
るときのアドレッシング処理として、ポインタを次の値
に更新すべきか否か、更新すべき値は現在のポインタに
オフセットを加算したものかそれともインクリメント又
はデクリメントしたデ−タか、等の情報を予めプログラ
ムしておき、デフォ−ルトアドレッシングとして実行さ
せたり、メインＣＰＵ部1013がアクセス命令を用いてデ
−タアクセス時に直接指令し、アクセス動作と並行にア
ドレッシング処理を実行させることが出来る。これらの
アドレッシング処理は、ＰＡコントローラ1009内のペー
ジアドレスカウンタ（ＰＡＣＮＴ、以下ＰＡカウンタと
いう）1016及びＣＡコントローラ1010内のコラムアドレ
スカウンタ（ＣＡＣＮＴ、以下ＣＡカウンタという）10
18によって、ポインタｍ及びｎに対してそれぞれ独立並
行に処理される。これによって、２つのポインタを自動
的に制御し、従来ＣＰＵ内で実行していた複雑なアドレ
ッシング処理をＣＰＵのアクセス動作と並列に実行し
て、アクセス効率を向上させる役割を果たす。
03を例として次に説明する。図１に於て、メインＣＰＵ
部1013は、配列デ−タ処理時、例えば、ベクトル演算処
理ル−プの実行時に、前もってそのル−プ管理情報をア
クセス制御部内のＰＡコントローラ1009及びＣＡコント
ローラ1010に与え、プログラムしておく。すなわち、メ
インＣＰＵ部がメモリアレイをアクセスしていくとき、
ポインタｍ及びｎがどの様に更新されていくべきかとい
う情報と配列デ−タの先頭ポインタの値とを、デ−タバ
ス（ＤＡＴＡ）1014又はアドレスバス（ＡＤＤＲ）1015
を介してＰＡコントローラ1009及びＣＡコントローラ10
10内にセットしておく。又、メモリアレイをアクセスす
るときのアドレッシング処理として、ポインタを次の値
に更新すべきか否か、更新すべき値は現在のポインタに
オフセットを加算したものかそれともインクリメント又
はデクリメントしたデ−タか、等の情報を予めプログラ
ムしておき、デフォ−ルトアドレッシングとして実行さ
せたり、メインＣＰＵ部1013がアクセス命令を用いてデ
−タアクセス時に直接指令し、アクセス動作と並行にア
ドレッシング処理を実行させることが出来る。これらの
アドレッシング処理は、ＰＡコントローラ1009内のペー
ジアドレスカウンタ（ＰＡＣＮＴ、以下ＰＡカウンタと
いう）1016及びＣＡコントローラ1010内のコラムアドレ
スカウンタ（ＣＡＣＮＴ、以下ＣＡカウンタという）10
18によって、ポインタｍ及びｎに対してそれぞれ独立並
行に処理される。これによって、２つのポインタを自動
的に制御し、従来ＣＰＵ内で実行していた複雑なアドレ
ッシング処理をＣＰＵのアクセス動作と並列に実行し
て、アクセス効率を向上させる役割を果たす。
【００１１】ＰＡコントローラ1009で生成されたページ
アドレスデ−タ（ＯＰＡ）1017は、メモリアレイシステ
ム1001の上位アドレスとして一度ＣＡコントローラ1010
へ送られた後、ここで生成された下位アドレスに相当す
るコラムアドレスデ−タ（ＯＣＡ）1025とともにアドレ
スラッチ（ＡＬ）1019にラッチされ、全体のアドレスデ
−タが生成される。ページアドレスデ−タ1017を物理的
に直接メモリアレイシステム1001に与えることも可能で
あるが、メインＣＰＵ部1013からの物理アドレスそのも
のを透過して出力するモ−ドもアクセス制御部内1003に
備えているため、メモリアレイシステム1001から見たア
ドレス情報の性質や出力タイミングが各条件で同等にな
る様にするために、上記のようにページアドレスデータ
を一旦ＣＡコントローラ1010へ入力してタイミング調整
を行っている。ＣＡコントローラ1010は、メインＣＰＵ
部1013のメモリアレイ1001に対するアクセス動作に直接
呼応した形で、ページポインタ1005、コラムポインタ10
07と制御情報1020,1021（読み出し情報、書き込み情
報、アドレスストロ−ブ等）をメモリアレイシステム10
01へ出力する。メモリアレイシステム1001は、それらの
アクセス情報に応答して、メインＣＰＵ部1013に対し必
要なデ−タの出力を実行する。
アドレスデ−タ（ＯＰＡ）1017は、メモリアレイシステ
ム1001の上位アドレスとして一度ＣＡコントローラ1010
へ送られた後、ここで生成された下位アドレスに相当す
るコラムアドレスデ−タ（ＯＣＡ）1025とともにアドレ
スラッチ（ＡＬ）1019にラッチされ、全体のアドレスデ
−タが生成される。ページアドレスデ−タ1017を物理的
に直接メモリアレイシステム1001に与えることも可能で
あるが、メインＣＰＵ部1013からの物理アドレスそのも
のを透過して出力するモ−ドもアクセス制御部内1003に
備えているため、メモリアレイシステム1001から見たア
ドレス情報の性質や出力タイミングが各条件で同等にな
る様にするために、上記のようにページアドレスデータ
を一旦ＣＡコントローラ1010へ入力してタイミング調整
を行っている。ＣＡコントローラ1010は、メインＣＰＵ
部1013のメモリアレイ1001に対するアクセス動作に直接
呼応した形で、ページポインタ1005、コラムポインタ10
07と制御情報1020,1021（読み出し情報、書き込み情
報、アドレスストロ−ブ等）をメモリアレイシステム10
01へ出力する。メモリアレイシステム1001は、それらの
アクセス情報に応答して、メインＣＰＵ部1013に対し必
要なデ−タの出力を実行する。
【００１２】このように、本実施例では、従来ＣＰＵで
実行していた複雑なアドレッシング処理を、アクセス制
御部でＣＰＵとは独立に実行することにより、アクセス
動作の高速化、ＣＰＵのオーバヘッドの軽減を図ってい
る。図１に示した二次元配列メモリシステムのうち、ア
クセス制御部に相当する部分を将来ＣＰＵの機能の一つ
としてＣＰＵ内に集積することも可能である（ＬＳＩの
集積度が向上すれば１チップＣＰＵ内にその機能を集積
することもできるようになる）。ただし、通常のリニア
アクセスを必要とする他のサブシステムやリソースへの
アクセスに、別のバスシステムを用意する必要が生じる
可能性がある。その場合、ＬＳＩ化されたＣＰＵでは入
出力ピン数が増加する。しかし、配列メモリシステムへ
のアクセスと他のサブシステム、リソースへのアクセス
とを並列に実行できるようにＣＰＵを設計することも可
能となり、より高速化が図れる可能性もある。
実行していた複雑なアドレッシング処理を、アクセス制
御部でＣＰＵとは独立に実行することにより、アクセス
動作の高速化、ＣＰＵのオーバヘッドの軽減を図ってい
る。図１に示した二次元配列メモリシステムのうち、ア
クセス制御部に相当する部分を将来ＣＰＵの機能の一つ
としてＣＰＵ内に集積することも可能である（ＬＳＩの
集積度が向上すれば１チップＣＰＵ内にその機能を集積
することもできるようになる）。ただし、通常のリニア
アクセスを必要とする他のサブシステムやリソースへの
アクセスに、別のバスシステムを用意する必要が生じる
可能性がある。その場合、ＬＳＩ化されたＣＰＵでは入
出力ピン数が増加する。しかし、配列メモリシステムへ
のアクセスと他のサブシステム、リソースへのアクセス
とを並列に実行できるようにＣＰＵを設計することも可
能となり、より高速化が図れる可能性もある。
【００１３】次に、本実施例の各部の構成と動作を詳し
く説明する。まず、ペ−ジポインタの管理制御部である
ＰＡコントローラ1009は、図１に示したように、ＣＰＵ
部1013からの命令やアクセス動作情報をデコ−ドし、自
身へのコマンドが生成されているか否かを解析するデコ
−ダ（ＤＥＣ）1022と、ＣＰＵのアクセス動作に呼応し
て内部で使用する様々な制御信号（コマンド、ラッチト
リガ等）やクロック信号を生成するマシンステ−トコン
トローラ（ＭＳＣ）1023と、ペ−ジアドレスレジスタ
（ＰＡＲＥＧ、以下ＰＡレジスタという）８個を１セッ
トとして計８セット分準備したペ−ジアドレスレジスタ
ファイル（ＰＡＲＥＧＦ）1011と、ＰＡレジスタのアド
レッシング演算（加算インクリメント、デクリメント）
処理を実行してその値を適切な値に更新するペ−ジカウ
ンタ（ＰＡＣＮＴ、以下ＰＡカウンタという）1016とか
ら成る。ＰＡレジスタへの値の設定は、アドレスバスＡ
ＤＤＲ1015コントロ−ルバス（ＣＴＬ）1024によって送
られてくる設定コマンドに呼応して、マシンステートコ
ントローラ1023がメインＣＰＵ部1013からデ−タバス10
14により送られてくるペ−ジデ−タを書き込むことによ
り行われる。
く説明する。まず、ペ−ジポインタの管理制御部である
ＰＡコントローラ1009は、図１に示したように、ＣＰＵ
部1013からの命令やアクセス動作情報をデコ−ドし、自
身へのコマンドが生成されているか否かを解析するデコ
−ダ（ＤＥＣ）1022と、ＣＰＵのアクセス動作に呼応し
て内部で使用する様々な制御信号（コマンド、ラッチト
リガ等）やクロック信号を生成するマシンステ−トコン
トローラ（ＭＳＣ）1023と、ペ−ジアドレスレジスタ
（ＰＡＲＥＧ、以下ＰＡレジスタという）８個を１セッ
トとして計８セット分準備したペ−ジアドレスレジスタ
ファイル（ＰＡＲＥＧＦ）1011と、ＰＡレジスタのアド
レッシング演算（加算インクリメント、デクリメント）
処理を実行してその値を適切な値に更新するペ−ジカウ
ンタ（ＰＡＣＮＴ、以下ＰＡカウンタという）1016とか
ら成る。ＰＡレジスタへの値の設定は、アドレスバスＡ
ＤＤＲ1015コントロ−ルバス（ＣＴＬ）1024によって送
られてくる設定コマンドに呼応して、マシンステートコ
ントローラ1023がメインＣＰＵ部1013からデ−タバス10
14により送られてくるペ−ジデ−タを書き込むことによ
り行われる。
【００１４】ＰＡレジスタファイル（ＰＡＲＥＧＦ）10
11の構造及びＰＡカウンタ（ＰＡＣＮＴ）1016の構造
は、後述の図３に示したコラムアドレスレジスタファイ
ル（ＣＡＲＥＧＦ、以下ＣＡレジスタファイルという）
及び図４に示したコラムアドレスカウンタ（ＣＡＣＮ
Ｔ、以下ＣＡカウンタという）と、一部を除いてほぼ同
じ構造である。そこで詳しい説明は後のＣＡコントロー
ラのところで述べることとし、ここでは簡単に説明して
おく。ＰＡレジスタファイル1011は、８つのペ−ジアド
レスレジスタ（ＰＡＲＥＧ、以下、ＰＡレジスタとい
う）を一組のバンクとし、そのバンクを８セット設けて
構成している。８つのＰＡレジスタのうちいずれを選択
するかを決める値をスタックアドレスと呼び、８セット
のバンクのうちいずれを選択するか決める値をバンクア
ドレスと呼んでいる。この２つのアドレス値は、スタッ
クアドレスカウンタとバンクアドレスカウンタによって
それぞれ生成される。スタックアドレスとバンクアドレ
スにより、使用すべき１つのＰＡレジスタが選択され、
そのＰＡレジスタの値に基づいてペ−ジポインタが決定
される。
11の構造及びＰＡカウンタ（ＰＡＣＮＴ）1016の構造
は、後述の図３に示したコラムアドレスレジスタファイ
ル（ＣＡＲＥＧＦ、以下ＣＡレジスタファイルという）
及び図４に示したコラムアドレスカウンタ（ＣＡＣＮ
Ｔ、以下ＣＡカウンタという）と、一部を除いてほぼ同
じ構造である。そこで詳しい説明は後のＣＡコントロー
ラのところで述べることとし、ここでは簡単に説明して
おく。ＰＡレジスタファイル1011は、８つのペ−ジアド
レスレジスタ（ＰＡＲＥＧ、以下、ＰＡレジスタとい
う）を一組のバンクとし、そのバンクを８セット設けて
構成している。８つのＰＡレジスタのうちいずれを選択
するかを決める値をスタックアドレスと呼び、８セット
のバンクのうちいずれを選択するか決める値をバンクア
ドレスと呼んでいる。この２つのアドレス値は、スタッ
クアドレスカウンタとバンクアドレスカウンタによって
それぞれ生成される。スタックアドレスとバンクアドレ
スにより、使用すべき１つのＰＡレジスタが選択され、
そのＰＡレジスタの値に基づいてペ−ジポインタが決定
される。
【００１５】ＰＡカウンタ（ＰＡＣＮＴ）1016は、選択
されたＰＡレジスタに対し、指定されたアドレッシング
処理を施す機能を有する。基本的なアドレッシング処理
には、
されたＰＡレジスタに対し、指定されたアドレッシング
処理を施す機能を有する。基本的なアドレッシング処理
には、
【数１】ＰＡＲＥＧ←ＰＡＲＥＧ＋ＯＦＦＳＥＴ、ＰＡ
ＲＥＧ←ＰＡＲＥＧ＋１、 ＰＡＲＥＧ←ＰＡＲＥＧ−１ 、ＰＡＲＥＧ変
化無し、 の４つがある。ＯＦＦＳＥＴ値は、通常各ＰＡレジスタ
バンクセットに対応して１つずつ設けられたオフセット
レジスタの値が用いられるが、メインＣＰＵ部1013から
直接即値（イミ−ディエイトデ−タ）として与えること
もできる。
ＲＥＧ←ＰＡＲＥＧ＋１、 ＰＡＲＥＧ←ＰＡＲＥＧ−１ 、ＰＡＲＥＧ変
化無し、 の４つがある。ＯＦＦＳＥＴ値は、通常各ＰＡレジスタ
バンクセットに対応して１つずつ設けられたオフセット
レジスタの値が用いられるが、メインＣＰＵ部1013から
直接即値（イミ−ディエイトデ−タ）として与えること
もできる。
【００１６】以上のようなＰＡコントローラの構成にお
いて、バンクアドレスカウンタを操作することにより、
ベクトル処理時のル−プネストの管理や、同レベルのル
−プ内に複数のページポインタ変数を必要とする複雑な
ル−プ処理の管理を実現する。この操作を実行する命令
をインクリメントスタックポイント（Increment Stack
Point）、デクリメントスタックポイント(Decrement St
ack Point）と称し、メインＣＰＵ部1013は、ル−プ処
理内でこれらの命令を用いてペ−ジポインタを切り換え
ることにより、複数のポインタ変数を管理できる。また
スタックカウンタの操作命令とメインＣＰＵ部1013から
ＰＡレジスタへのデ−タロ−ド又はデ−タストア操作と
を組み合わせて同時に実行する命令も用意されている。
いて、バンクアドレスカウンタを操作することにより、
ベクトル処理時のル−プネストの管理や、同レベルのル
−プ内に複数のページポインタ変数を必要とする複雑な
ル−プ処理の管理を実現する。この操作を実行する命令
をインクリメントスタックポイント（Increment Stack
Point）、デクリメントスタックポイント(Decrement St
ack Point）と称し、メインＣＰＵ部1013は、ル−プ処
理内でこれらの命令を用いてペ−ジポインタを切り換え
ることにより、複数のポインタ変数を管理できる。また
スタックカウンタの操作命令とメインＣＰＵ部1013から
ＰＡレジスタへのデ−タロ−ド又はデ−タストア操作と
を組み合わせて同時に実行する命令も用意されている。
【００１７】図５はＰＡコントローラ1009に用意されて
いる基本命令を示している。ＷＴＣＤ０、１、３、６と
ＲＤＣＤ０、１、３、６が、ＰＡレジスタ（ＰＡＲＥ
Ｇ）へのデ−タロ−ド、ストアおよびスタックアドレス
の変更に関する命令であり、ＷＴＣＤ５、７とＲＤＣＤ
５、７がバンクアドレスの変更に関する命令である。こ
の図５に示した命令のアセンブリ言語におけるインプリ
メンテ−ション方法と、アセンブリ言語を用いたアプリ
ケ−ションソフトウェアの記述方法については、後に詳
述する。
いる基本命令を示している。ＷＴＣＤ０、１、３、６と
ＲＤＣＤ０、１、３、６が、ＰＡレジスタ（ＰＡＲＥ
Ｇ）へのデ−タロ−ド、ストアおよびスタックアドレス
の変更に関する命令であり、ＷＴＣＤ５、７とＲＤＣＤ
５、７がバンクアドレスの変更に関する命令である。こ
の図５に示した命令のアセンブリ言語におけるインプリ
メンテ−ション方法と、アセンブリ言語を用いたアプリ
ケ−ションソフトウェアの記述方法については、後に詳
述する。
【００１８】一方、ＣＡポインタの管理制御部（ＣＡコ
ントローラ）1010は、ＰＡコントローラ1009と同様に、
ＣＰＵ部1013からの命令やアクセス動作情報及びアクセ
ス動作そのものに呼応して動作する。それらの情報をデ
コ−ドするデコ−ド回路（ＤＥＣ）1026とＣＰＵのアク
セス動作に呼応して内部で使用する様々な制御信号（コ
マンド、ラッチトリガ等）やクロック信号を生成するマ
シンステ−トコントローラ（ＭＳＣ）1027と、コラムア
ドレスレジスタ（ＣＡＲＥＧ、以下ＣＡレジスタとい
う）を８レジスタ分で１セットとして計８セット分準備
したコラムアドレスレジスタファイル（ＣＡＲＥＧＦ、
以下ＣＡレジスタファイルという）1012と、ＣＡレジス
タのアドレッシング演算（加算、インクリメント、デク
リメント）処理を実行してＣＡレジスタの値を適切なＣ
Ａポイントデ−タ値に更新するＣＡカウンタ（ＣＡＣＮ
Ｔ）1018、及びＰＡコントローラ1009から送られて来た
ページポイントデ−タと、ＣＡコントローラ1010内で生
成されたＣＡポイントデ−タを合成し、メモリアレイシ
ステムに与えるべきアドレスデ−タを生成するアドレス
ラッチ（ＡＬ）1019とから構成される。
ントローラ）1010は、ＰＡコントローラ1009と同様に、
ＣＰＵ部1013からの命令やアクセス動作情報及びアクセ
ス動作そのものに呼応して動作する。それらの情報をデ
コ−ドするデコ−ド回路（ＤＥＣ）1026とＣＰＵのアク
セス動作に呼応して内部で使用する様々な制御信号（コ
マンド、ラッチトリガ等）やクロック信号を生成するマ
シンステ−トコントローラ（ＭＳＣ）1027と、コラムア
ドレスレジスタ（ＣＡＲＥＧ、以下ＣＡレジスタとい
う）を８レジスタ分で１セットとして計８セット分準備
したコラムアドレスレジスタファイル（ＣＡＲＥＧＦ、
以下ＣＡレジスタファイルという）1012と、ＣＡレジス
タのアドレッシング演算（加算、インクリメント、デク
リメント）処理を実行してＣＡレジスタの値を適切なＣ
Ａポイントデ−タ値に更新するＣＡカウンタ（ＣＡＣＮ
Ｔ）1018、及びＰＡコントローラ1009から送られて来た
ページポイントデ−タと、ＣＡコントローラ1010内で生
成されたＣＡポイントデ−タを合成し、メモリアレイシ
ステムに与えるべきアドレスデ−タを生成するアドレス
ラッチ（ＡＬ）1019とから構成される。
【００１９】このＣＡコントローラ1010の基本的な動作
は、ＰＡコントローラ1009と多くの部分で同じである
が、その基本命令の指令にメインＣＰＵ部1013からアド
レスバス（ＡＤＤＲ）1015とコントロ−ル信号（ＣＴ
Ｌ）1024を用いている。これは、メインＣＰＵ部1013の
デ−タバス（ＤＡＴＡ）1014を実デ−タ（メインＣＰＵ
部1013の処理対象デ−タ）の転送処理にアサインするこ
とにより、ＣＡコントローラ1010への命令指令処理とメ
モリアレイへのアクセス処理とを並行動作させて、アク
セスオ−バ−ヘッドをできるだけ減らすためである。ま
た、コラムポインタ1007はメインＣＰＵ部1013からラン
ダムにアクセスされる可能性も高く、アドレッシング処
理を高効率化しておく必要がある。特に、メインＣＰＵ
部1013がメモリデ−タをアクセスする際、同時にアドレ
ッシングモ−ドを指定する機能は重要であり、それらを
実現する命令をアクセスインストラクション（Ａccess
Ｉnstruction）と呼んでいる。アクセスインストラクシ
ョンを利用してアクセス動作を行えば、通常のアクセス
オ−バ−ヘッドでその時点のポインタの指し示すメモリ
アドレスのデ−タにアクセスでき、それと同時並行して
次にアクセスすべきアドレス値に相当するポインタをＣ
Ａコントローラ1010内のＣＡカウンタ1018が計算してお
いて、アクセスが終了するとすぐに現在指定されている
ＣＡレジスタ1012の内容をその値に更新する。
は、ＰＡコントローラ1009と多くの部分で同じである
が、その基本命令の指令にメインＣＰＵ部1013からアド
レスバス（ＡＤＤＲ）1015とコントロ−ル信号（ＣＴ
Ｌ）1024を用いている。これは、メインＣＰＵ部1013の
デ−タバス（ＤＡＴＡ）1014を実デ−タ（メインＣＰＵ
部1013の処理対象デ−タ）の転送処理にアサインするこ
とにより、ＣＡコントローラ1010への命令指令処理とメ
モリアレイへのアクセス処理とを並行動作させて、アク
セスオ−バ−ヘッドをできるだけ減らすためである。ま
た、コラムポインタ1007はメインＣＰＵ部1013からラン
ダムにアクセスされる可能性も高く、アドレッシング処
理を高効率化しておく必要がある。特に、メインＣＰＵ
部1013がメモリデ−タをアクセスする際、同時にアドレ
ッシングモ−ドを指定する機能は重要であり、それらを
実現する命令をアクセスインストラクション（Ａccess
Ｉnstruction）と呼んでいる。アクセスインストラクシ
ョンを利用してアクセス動作を行えば、通常のアクセス
オ−バ−ヘッドでその時点のポインタの指し示すメモリ
アドレスのデ−タにアクセスでき、それと同時並行して
次にアクセスすべきアドレス値に相当するポインタをＣ
Ａコントローラ1010内のＣＡカウンタ1018が計算してお
いて、アクセスが終了するとすぐに現在指定されている
ＣＡレジスタ1012の内容をその値に更新する。
【００２０】図３は、ＣＡレジスタファイル（ＣＡＲＥ
ＧＦ）1012の構成を示したものである。前述したＰＡレ
ジスタファイル1011もこれとほぼ同じ構成で、ここでの
説明においてコラムアドレス（ＣＡ）をページアドレス
（ＰＡ）に置き換えれば、対応する部分についてはその
ままＰＡレジスタファイルの説明になる。図３におい
て、ＣＡレジスタファイル1012は、８つのＣＡレジスタ
（ＣＡＲＥＧ）セット2003〜2010と８つのオフセットレ
ジスタセット（ＯＦＦＳＥＴＲＥＧ）2022〜2029を有
し、対応する（図３で左右に位置する）ＣＡレジスタセ
ット１つとオフセットレジスタ１つからなる１組は、ま
とめてレジスタバンク（レジスタバンク０〜７）と呼ば
れる。さらに１つのＣＡレジスタセットは８つのＣＡレ
ジスタ（ＲＥＧ０〜ＲＥＧ７）2012〜2019で構成され
る。ＣＡポインタは、１つのレジスタバンクを構成する
ＣＡレジスタセット及びオフセットレジスタから出力さ
れるコラムアドレス（ＣＡＤＤＲ）10201とオフセット
（ＯＦＦＳＥＴＡＤＤＲ）10202とを、図１のＣＡカウ
ンタ1018で加算することにより得られる。そして通常の
使用法として、１つの演算ル−プ又は１つの演算タスク
（又はジョブ）に、１つのＣＡレジスタセットが割り付
けられる。その中で実行される複数のル−プ又は多重ル
−プを構成する個々のル−プ処理は、当該ＣＡレジスタ
セット内の１つ又は数個のＣＡレジスタを用いて管理さ
れる。各ＣＡレジスタセット内の８つのレジスタの選択
は、レジスタ選択回路（ＲＥＧＳＥＬＣＴＬ）2037内の
スタックアドレスカウンタ（ＳＴＡＣＫＡＤＤＲＣＯＵ
ＮＴＥＲ）2036から出力されるスタックアドレス（ＳＡ
ＤＤＲ）10203 を、各ＣＡレジスタセット内のデコ−ダ
回路（ＤＥＣ）2011がデコ−ドすることにより行う。ま
た、レジスタバンク０〜７の選択は、レジスタ選択回路
内2037のバンクアドレスカウンタ（ＢＡＮＫＡＤＤＲＣ
ＯＵＮＴＥＲ）2039から出力されるバンクアドレス（Ｂ
ＡＤＤＲ）10204を用いて行う。スタックアドレスカウ
ンタ2036内には、当該レジスタバンクに対応する８つの
スタックアドレスが内蔵されており、バンクアドレス10
204が切り替わるとスタックアドレス10203もそのレジス
タバンクに対応するものに切り替えられる。スタックア
ドレスカウンタ2036はその時選択されているスタックポ
インタを増減させることにより、その時選択されている
レジスタバンク内のＣＡレジスタの選択（ＰＵＳＨ、Ｐ
ＯＰ機能に相当する）処理をＳＡＤＤＲｌ0203信号を介
して指示する。
ＧＦ）1012の構成を示したものである。前述したＰＡレ
ジスタファイル1011もこれとほぼ同じ構成で、ここでの
説明においてコラムアドレス（ＣＡ）をページアドレス
（ＰＡ）に置き換えれば、対応する部分についてはその
ままＰＡレジスタファイルの説明になる。図３におい
て、ＣＡレジスタファイル1012は、８つのＣＡレジスタ
（ＣＡＲＥＧ）セット2003〜2010と８つのオフセットレ
ジスタセット（ＯＦＦＳＥＴＲＥＧ）2022〜2029を有
し、対応する（図３で左右に位置する）ＣＡレジスタセ
ット１つとオフセットレジスタ１つからなる１組は、ま
とめてレジスタバンク（レジスタバンク０〜７）と呼ば
れる。さらに１つのＣＡレジスタセットは８つのＣＡレ
ジスタ（ＲＥＧ０〜ＲＥＧ７）2012〜2019で構成され
る。ＣＡポインタは、１つのレジスタバンクを構成する
ＣＡレジスタセット及びオフセットレジスタから出力さ
れるコラムアドレス（ＣＡＤＤＲ）10201とオフセット
（ＯＦＦＳＥＴＡＤＤＲ）10202とを、図１のＣＡカウ
ンタ1018で加算することにより得られる。そして通常の
使用法として、１つの演算ル−プ又は１つの演算タスク
（又はジョブ）に、１つのＣＡレジスタセットが割り付
けられる。その中で実行される複数のル−プ又は多重ル
−プを構成する個々のル−プ処理は、当該ＣＡレジスタ
セット内の１つ又は数個のＣＡレジスタを用いて管理さ
れる。各ＣＡレジスタセット内の８つのレジスタの選択
は、レジスタ選択回路（ＲＥＧＳＥＬＣＴＬ）2037内の
スタックアドレスカウンタ（ＳＴＡＣＫＡＤＤＲＣＯＵ
ＮＴＥＲ）2036から出力されるスタックアドレス（ＳＡ
ＤＤＲ）10203 を、各ＣＡレジスタセット内のデコ−ダ
回路（ＤＥＣ）2011がデコ−ドすることにより行う。ま
た、レジスタバンク０〜７の選択は、レジスタ選択回路
内2037のバンクアドレスカウンタ（ＢＡＮＫＡＤＤＲＣ
ＯＵＮＴＥＲ）2039から出力されるバンクアドレス（Ｂ
ＡＤＤＲ）10204を用いて行う。スタックアドレスカウ
ンタ2036内には、当該レジスタバンクに対応する８つの
スタックアドレスが内蔵されており、バンクアドレス10
204が切り替わるとスタックアドレス10203もそのレジス
タバンクに対応するものに切り替えられる。スタックア
ドレスカウンタ2036はその時選択されているスタックポ
インタを増減させることにより、その時選択されている
レジスタバンク内のＣＡレジスタの選択（ＰＵＳＨ、Ｐ
ＯＰ機能に相当する）処理をＳＡＤＤＲｌ0203信号を介
して指示する。
【００２１】レジスタバンク０〜７の選択には、ＣＡレ
ジスタセット2003〜2010の選択とオフセットレジスタの
選択が必要である。このうち、ＣＡレジスタセットの選
択は、そのレジスタセットへのライト時にはライト処理
用のデコ−ダ（ＤＥＣ forＷＴ）2001がバンクアドレス
10204をデコ−ドして書き込み対象のＣＡレジスタセッ
トを指定し、そのＣＡレジスタセットからのリ−ド時に
は、コラムアドレス（ＣＡ）10205〜10212選択用のマル
チプレクサ（ＭＵＸ）2021の選択入力Ｓをバンクアドレ
ス10204で指令することにより行う。一方、オフセット
レジスタセットの選択は、オフセットデ−タ（ＯＦＦＳ
ＥＴ）10213〜10220及びモ−ドデ−タ（ＭＤ）10221〜1
0228の読み出しを指令するマルチプレクサ（ＭＵＸ）20
35の選択入力Ｓを、バンクアドレス10204で指令するこ
とにより行う。
ジスタセット2003〜2010の選択とオフセットレジスタの
選択が必要である。このうち、ＣＡレジスタセットの選
択は、そのレジスタセットへのライト時にはライト処理
用のデコ−ダ（ＤＥＣ forＷＴ）2001がバンクアドレス
10204をデコ−ドして書き込み対象のＣＡレジスタセッ
トを指定し、そのＣＡレジスタセットからのリ−ド時に
は、コラムアドレス（ＣＡ）10205〜10212選択用のマル
チプレクサ（ＭＵＸ）2021の選択入力Ｓをバンクアドレ
ス10204で指令することにより行う。一方、オフセット
レジスタセットの選択は、オフセットデ−タ（ＯＦＦＳ
ＥＴ）10213〜10220及びモ−ドデ−タ（ＭＤ）10221〜1
0228の読み出しを指令するマルチプレクサ（ＭＵＸ）20
35の選択入力Ｓを、バンクアドレス10204で指令するこ
とにより行う。
【００２２】オフセットレジスタ2022〜2029の各々は、
２つのテンポラリオフセットレジスタ（ＴＯＦＦＳＥＴ
Ｈ）2030 及びＴＯＦＦＳＥＴＬＲＧ2031と、モ−ドレ
ジスタ（ＭＯＤＥＲＧ）2032を有している。オフセット
デ−タは、対応するＣＡレジスタセット内の選択された
ＣＡレジスタのデータの内のオフセットフィ−ルドの値
（ＯＦＦＳＥＴＬ）10229と、テンポラリオフセットレ
ジスタ（ＴＯＦＦＳＥＴＨ）2030とで
２つのテンポラリオフセットレジスタ（ＴＯＦＦＳＥＴ
Ｈ）2030 及びＴＯＦＦＳＥＴＬＲＧ2031と、モ−ドレ
ジスタ（ＭＯＤＥＲＧ）2032を有している。オフセット
デ−タは、対応するＣＡレジスタセット内の選択された
ＣＡレジスタのデータの内のオフセットフィ−ルドの値
（ＯＦＦＳＥＴＬ）10229と、テンポラリオフセットレ
ジスタ（ＴＯＦＦＳＥＴＨ）2030とで
【数２】 ＯＦＦＳＥＴ＝ＴＯＦＦＳＥＴＨ：ＯＦＦＳＥＴＬ として構成されるか、２つのテンポラリオフセットレジ
スタにより
スタにより
【数３】ＯＦＦＳＥＴ＝ＴＯＦＦＳＥＴＨ：ＴＯＦＦＳ
ＥＴＬＲＧ として構成されるかを、マルチプレクサ（ＭＵＸ）2034
で選択できる。この様にして構成されたオフセットデ−
タ10213〜10220の１つが当該オフセットレジスタの出力
値として定義され、それがマルチプレクサ2035で選択さ
れてオフセットアドレス10237となり、さらにマルチプ
レクサ2052経由でオフセットアドレス（ＯＦＦＳＥＴＡ
ＤＤＲ）10202としてＣＡカウンタ1018へ送られる。ま
たこのオフセットアドレス10202は、メインＣＰＵ部か
らのアドレス入力（ＩＡＤＤＲ）10230により直接指定
することができる。即ち、マシンステートコントローラ
1027からの制御信号（ＩＣＴＬ）10231により外部指定
モ−ドが指令されると、レジスタ選択回路2037がマルチ
プレクサ（ＭＵＸ）2052の選択入力Ｓを操作し、ＩＡＤ
ＤＲ10230の値をオフセットアドレス10202として直接Ｃ
Ａカウンタ1018へ送る。各オフセットレジスタ内に１つ
ずつ設けられたモードレジスタ（ＭＯＤＥＲＧ）2032
は、後述するように、当該ＣＡレジスタが使用されてい
る時の各種の動作モ−ド（アクセスモ−ド 、アドレッ
シングモ−ド等）を規定するのに用いられる。このレジ
スタ2032のデ−タは、マルチプレクサ（ＭＵＸ）2035、
その情報に基づいて、レジスタ選択回路（ＲＧＳＥＬＣ
ＴＬ）2037はメインＣＰＵ部1013のアクセス動作に呼応
した適切なステ−トを生成する。
ＥＴＬＲＧ として構成されるかを、マルチプレクサ（ＭＵＸ）2034
で選択できる。この様にして構成されたオフセットデ−
タ10213〜10220の１つが当該オフセットレジスタの出力
値として定義され、それがマルチプレクサ2035で選択さ
れてオフセットアドレス10237となり、さらにマルチプ
レクサ2052経由でオフセットアドレス（ＯＦＦＳＥＴＡ
ＤＤＲ）10202としてＣＡカウンタ1018へ送られる。ま
たこのオフセットアドレス10202は、メインＣＰＵ部か
らのアドレス入力（ＩＡＤＤＲ）10230により直接指定
することができる。即ち、マシンステートコントローラ
1027からの制御信号（ＩＣＴＬ）10231により外部指定
モ−ドが指令されると、レジスタ選択回路2037がマルチ
プレクサ（ＭＵＸ）2052の選択入力Ｓを操作し、ＩＡＤ
ＤＲ10230の値をオフセットアドレス10202として直接Ｃ
Ａカウンタ1018へ送る。各オフセットレジスタ内に１つ
ずつ設けられたモードレジスタ（ＭＯＤＥＲＧ）2032
は、後述するように、当該ＣＡレジスタが使用されてい
る時の各種の動作モ−ド（アクセスモ−ド 、アドレッ
シングモ−ド等）を規定するのに用いられる。このレジ
スタ2032のデ−タは、マルチプレクサ（ＭＵＸ）2035、
その情報に基づいて、レジスタ選択回路（ＲＧＳＥＬＣ
ＴＬ）2037はメインＣＰＵ部1013のアクセス動作に呼応
した適切なステ−トを生成する。
【００２３】以上のバンクレジスタの他に、メインＣＰ
Ｕ部1013からＩＡＤＤＲ10230を介して指令された一時
的なデ−タをコラムアドレス10201として用いることが
できる様に、テンポラリアドレスレジスタ（ＴＡＤＤＲ
ＲＥＧ）2051を設けている。また、現在のコラムアドレ
ス10201の値、すなわち、現在選択されているＣＡレジ
スタ又はテンポラリアドレスレジスタを一時的に別の用
途に用いたい時、その値を一時的にコピ−しておき、後
でコピ−しておいたデ−タを復帰して処理が進められる
様に、一時記憶用の８つのテンポラリレジスタ（ＴＲＥ
Ｇ０〜ＴＲＥＧ７）2041〜2048を備えている。このテン
ポラリレジスタの操作命令として、任意のテンポラリレ
ジスタと現在選択されているＣＡレジスタ間のロ−ド・
ストア命令や任意のＴＲＥＧと現在選択されているＣＡ
ＲＥＧの内容を交換するＥＸＣＨＡＮＧＥ命令を設けて
いる。テンポラリレジスタのオペレ−ションに関するこ
れらの命令もメインＣＰＵ部1013によって指令され、レ
ジスタ選択回路2037が必要なステ−トを生成して実行す
る。
Ｕ部1013からＩＡＤＤＲ10230を介して指令された一時
的なデ−タをコラムアドレス10201として用いることが
できる様に、テンポラリアドレスレジスタ（ＴＡＤＤＲ
ＲＥＧ）2051を設けている。また、現在のコラムアドレ
ス10201の値、すなわち、現在選択されているＣＡレジ
スタ又はテンポラリアドレスレジスタを一時的に別の用
途に用いたい時、その値を一時的にコピ−しておき、後
でコピ−しておいたデ−タを復帰して処理が進められる
様に、一時記憶用の８つのテンポラリレジスタ（ＴＲＥ
Ｇ０〜ＴＲＥＧ７）2041〜2048を備えている。このテン
ポラリレジスタの操作命令として、任意のテンポラリレ
ジスタと現在選択されているＣＡレジスタ間のロ−ド・
ストア命令や任意のＴＲＥＧと現在選択されているＣＡ
ＲＥＧの内容を交換するＥＸＣＨＡＮＧＥ命令を設けて
いる。テンポラリレジスタのオペレ−ションに関するこ
れらの命令もメインＣＰＵ部1013によって指令され、レ
ジスタ選択回路2037が必要なステ−トを生成して実行す
る。
【００２４】ＣＡレジスタは、そのすべてのステ−トを
レジスタ選択回路2037により管理されている。レジスタ
選択2037は、メインＣＰＵ部1013の動作をモニタしてい
るマシンステ−トコントロ−ラ1027からの制御信号（Ｉ
ＣＴＬ）10231と、メインＣＰＵ部1013からのアドレス
入力（ＩＡＤＤＲ）10230及びモ−ドレジスタからのＭ
ＯＤＥ情報とを総合して、ＣＡレジスタファイル1012の
ステ−トを決定する。また、メインＣＰＵ部1013のメモ
リアレイへのアクセス動作に呼応して、アドレッシング
処理操作を含む必要なシ−ケンスを生成する。以下にレ
ジスタ選択回路2037の機能をまとめてみる。 （１）マシンステ−トコントロ−ラ（ＭＳＣ）1027の情
報と、ＣＰＵからのアドレス入力ＩＡＤＤＲ10230の情
報を基に、メインＣＰＵ部1013のメモリアレイへのアク
セス動作をモニタし、そのアクセス動作に呼応して各ス
イッチ信号（ＭＵＸの選択信号）やレジスタファイルへ
の書き込み信号ＷＴ及び各デコ−ダへのアドレス信号を
出力する。 （２）メインＣＰＵ部1013からの命令のデコ−ドをアド
レス入力（ＩＡＤＤＲ）10230とマシンステートコント
ローラ1027からの制御信号（ＩＣＴＬ）10231を用いて
レジスタ選択内2037のデコード回路で行い、自身への指
令を識別して対応する処理を実行する。 （３）スタックアドレスカウンタ2036やバンクアドレス
カウンタ2039を管理し、ＣＡレジスタセット内のレジス
タ（ＲＥＧｎ）を選択するスタックアドレス10203及び
使用するＣＡレジスタセット及びオフセットレジスタを
選択するバンクアドレス10204 を生成する。 （４）テンポラリレジスタ（ＴＲＥＧ）ファイルの選択
信号Ｓ及び選択されたＴＲＥＧｎへのデ−タ（ＩＤ）の
書き込み信号ＷＴと読み出すべきＴＲＥＧの選択信号Ｓ
を出力する。上記２つの選択信号は同時に生成すること
も可能である（ＥＸＣＨＡＮＧＥ命令等に使用する）。
これらの信号出力を用いて、任意のＴＲＥＧに対するロ
−ド・ストア、ＥＸＣＨＡＮＧＥ命令を実行する。 （５）デ−タの流れを制御するためのマルチプレクサ
（ＭＵＸ）の制御に関しては、次の機能を規定する。 （ａ）ＣＡレジスタセットへのデ−タの入力（ＩＤ）
に、外部アドレスデ−タ（ＩＡＤＤＲ）10230を用いる
か、テンポラリレジスタ2041〜2048からのデ−タを用い
るか、ＣＡカウンタでアドレッシング演算処理を加えた
後のデ−タＩＲＡＤＤＲ10232を用いるかを選択する。 （ｂ）どのＣＡレジスタセット及びオフセットレジスタ
セットを使用するかを選択する。 （ｃ）コラムアドレス10201として、現在使用されてい
るＣＡレジスタ10235の値を用いるか、テンポラリアド
レスレジスタ10236の値を用いるかを選択する 。 （ｄ）オフセットアドレス10202として、現在選択され
ているオフセットレジスタの出力10237の値を用いる
か、外部アドレスデ−タ（ＩＡＤＤＲ）10230を用いる
かを選択する。 （６）ＣＡカウンタ1018への制御信号及び選択信号（こ
れらをまとめてＯＣＴＬ10234としている）を出力す
る。 （７）スタックアドレスカウンタ2036が増減（ＩＮＣ／
ＤＥＣ）処理を行う対象となるスタックアドレスを、バ
ンクアドレスカウンタ2039からのバンクアドレス10204
を用いて、対応するバンクレジスタセットに対応する様
に決定する。 （８）ＣＡカウンタ1018からのアドレッシング演算処理
後のリタ−ンアドレスデ−タ（ＩＲＡ）10232を、ＣＡ
レジスタに入力するモ−ドにマルチプレクサ（ＭＵＸ）
2002を設定し、メインＣＰＵ部1013からメモリアレイ10
01への現在のアクセス動作が終了したら、直ちにＩＲＡ
10232を選択されているＣＡレジスタに書き込む。これ
により、ＣＡカウンタ1018によるオフセット加算を伴っ
たベクトル型のアドレッシング処理（ＣＡＲＥＧ＝ＣＡ
ＲＥＧ＋ＯＦＦＳＥＴ）を実行する。
レジスタ選択回路2037により管理されている。レジスタ
選択2037は、メインＣＰＵ部1013の動作をモニタしてい
るマシンステ−トコントロ−ラ1027からの制御信号（Ｉ
ＣＴＬ）10231と、メインＣＰＵ部1013からのアドレス
入力（ＩＡＤＤＲ）10230及びモ−ドレジスタからのＭ
ＯＤＥ情報とを総合して、ＣＡレジスタファイル1012の
ステ−トを決定する。また、メインＣＰＵ部1013のメモ
リアレイへのアクセス動作に呼応して、アドレッシング
処理操作を含む必要なシ−ケンスを生成する。以下にレ
ジスタ選択回路2037の機能をまとめてみる。 （１）マシンステ−トコントロ−ラ（ＭＳＣ）1027の情
報と、ＣＰＵからのアドレス入力ＩＡＤＤＲ10230の情
報を基に、メインＣＰＵ部1013のメモリアレイへのアク
セス動作をモニタし、そのアクセス動作に呼応して各ス
イッチ信号（ＭＵＸの選択信号）やレジスタファイルへ
の書き込み信号ＷＴ及び各デコ−ダへのアドレス信号を
出力する。 （２）メインＣＰＵ部1013からの命令のデコ−ドをアド
レス入力（ＩＡＤＤＲ）10230とマシンステートコント
ローラ1027からの制御信号（ＩＣＴＬ）10231を用いて
レジスタ選択内2037のデコード回路で行い、自身への指
令を識別して対応する処理を実行する。 （３）スタックアドレスカウンタ2036やバンクアドレス
カウンタ2039を管理し、ＣＡレジスタセット内のレジス
タ（ＲＥＧｎ）を選択するスタックアドレス10203及び
使用するＣＡレジスタセット及びオフセットレジスタを
選択するバンクアドレス10204 を生成する。 （４）テンポラリレジスタ（ＴＲＥＧ）ファイルの選択
信号Ｓ及び選択されたＴＲＥＧｎへのデ−タ（ＩＤ）の
書き込み信号ＷＴと読み出すべきＴＲＥＧの選択信号Ｓ
を出力する。上記２つの選択信号は同時に生成すること
も可能である（ＥＸＣＨＡＮＧＥ命令等に使用する）。
これらの信号出力を用いて、任意のＴＲＥＧに対するロ
−ド・ストア、ＥＸＣＨＡＮＧＥ命令を実行する。 （５）デ−タの流れを制御するためのマルチプレクサ
（ＭＵＸ）の制御に関しては、次の機能を規定する。 （ａ）ＣＡレジスタセットへのデ−タの入力（ＩＤ）
に、外部アドレスデ−タ（ＩＡＤＤＲ）10230を用いる
か、テンポラリレジスタ2041〜2048からのデ−タを用い
るか、ＣＡカウンタでアドレッシング演算処理を加えた
後のデ−タＩＲＡＤＤＲ10232を用いるかを選択する。 （ｂ）どのＣＡレジスタセット及びオフセットレジスタ
セットを使用するかを選択する。 （ｃ）コラムアドレス10201として、現在使用されてい
るＣＡレジスタ10235の値を用いるか、テンポラリアド
レスレジスタ10236の値を用いるかを選択する 。 （ｄ）オフセットアドレス10202として、現在選択され
ているオフセットレジスタの出力10237の値を用いる
か、外部アドレスデ−タ（ＩＡＤＤＲ）10230を用いる
かを選択する。 （６）ＣＡカウンタ1018への制御信号及び選択信号（こ
れらをまとめてＯＣＴＬ10234としている）を出力す
る。 （７）スタックアドレスカウンタ2036が増減（ＩＮＣ／
ＤＥＣ）処理を行う対象となるスタックアドレスを、バ
ンクアドレスカウンタ2039からのバンクアドレス10204
を用いて、対応するバンクレジスタセットに対応する様
に決定する。 （８）ＣＡカウンタ1018からのアドレッシング演算処理
後のリタ−ンアドレスデ−タ（ＩＲＡ）10232を、ＣＡ
レジスタに入力するモ−ドにマルチプレクサ（ＭＵＸ）
2002を設定し、メインＣＰＵ部1013からメモリアレイ10
01への現在のアクセス動作が終了したら、直ちにＩＲＡ
10232を選択されているＣＡレジスタに書き込む。これ
により、ＣＡカウンタ1018によるオフセット加算を伴っ
たベクトル型のアドレッシング処理（ＣＡＲＥＧ＝ＣＡ
ＲＥＧ＋ＯＦＦＳＥＴ）を実行する。
【００２５】次に、図４にＣＡカウンタ（ＣＡＣＮＴ）
1018内のブロックダイヤグラムを示す。（ＰＡカウンタ
も同様である）このカウンタは、基本的に、ＣＡレジス
タファイル1012から送られて来たコラムアドレス10304
とオフセットアドレス10306を加算するか、又はコラム
アドレス10304に＋１（ＩＮＣＲＥＭＥＮＴ）又は−１
（ＤＥＣＲＥＭＥＮＴ）を加算してコラムアクセスアド
レス（ＣＡＤＤＲ）を生成する。その制御信号として
は、ＣＡレジスタファイル1012内のレジスタ選択回路20
37から出力されるＯＣＴＬ10234を受けたＩＣＴＬＡ制
御信号10305と、マシンステ−トコントロ−ラ（ＭＳ
Ｃ）1027から直接出力されるＩＣＴＬＢ制御信号バス10
308とを用いる。主に、ＩＣＴＬＡ10305はＣＡカウンタ
1018のステ−ト（マルチプレクスの選択状態、アドレッ
シングモ−ドの選択状態を規定する）を規定し、ＩＣＴ
ＬＢ10308はＣＡカウンタ1018の動作するタイミングを
規定する。動作は以下のとおりである。
1018内のブロックダイヤグラムを示す。（ＰＡカウンタ
も同様である）このカウンタは、基本的に、ＣＡレジス
タファイル1012から送られて来たコラムアドレス10304
とオフセットアドレス10306を加算するか、又はコラム
アドレス10304に＋１（ＩＮＣＲＥＭＥＮＴ）又は−１
（ＤＥＣＲＥＭＥＮＴ）を加算してコラムアクセスアド
レス（ＣＡＤＤＲ）を生成する。その制御信号として
は、ＣＡレジスタファイル1012内のレジスタ選択回路20
37から出力されるＯＣＴＬ10234を受けたＩＣＴＬＡ制
御信号10305と、マシンステ−トコントロ−ラ（ＭＳ
Ｃ）1027から直接出力されるＩＣＴＬＢ制御信号バス10
308とを用いる。主に、ＩＣＴＬＡ10305はＣＡカウンタ
1018のステ−ト（マルチプレクスの選択状態、アドレッ
シングモ−ドの選択状態を規定する）を規定し、ＩＣＴ
ＬＢ10308はＣＡカウンタ1018の動作するタイミングを
規定する。動作は以下のとおりである。
【００２６】まず、加算器（ＡＤＤＥＲ）3002は、Ａに
入力された被加算デ−タ（ＡＤＡＴ）10304と、Ｂに入
力されたアドレ スオフセット値とを加算し、結果10313
を出力（ＯＵＴ）する。アドレスオフセット値10312
は、ＣＡレジスタファイル1012からのオフセットアドレ
スを受けたＢＤＡＴ10306 と、ＩＮＣ／ＤＥＣ回路3003
からのデ−タ（１ for ＩＮＣ、−１ for ＤＥＣ）とを
マルチプレクサ（ＭＵＸ）3001によって切り換えて用い
る。加算器3002からの出力10313とＣＡレジスタファイ
ル1012からのコラムアドレスそのものの値（ＡＤＡＴ）
10304と外部からの直接アドレスデ−タ（ＡＤＤＲ）103
01の内１つをマルチプレクサ3004で選択して、最終的な
コラムアクセスアドレス（ＣＡＡＤＤＲ）10314の値を
決定する。この決定された値は、ＣＡレジスタファイル
1012のＩＲＡＤＤＲ（ＩＲＡ）10314入力に戻ると共
に、アドレスラッチ（ＡＬ）1019にラッチされる。アド
レスラッチ1019は、ＰＡコントローラ1009から送られて
きたペ−ジアドレスデ−タ（ＩＰＡ）10310もＣＡＡＤ
ＤＲ10314をラッチするタイミングと同じタイミングで
ラッチし、メモリアレイに与える全体アドレスＯＰＡＤ
ＤＲ10316：ＯＣＡＤＤＲ10315を生成する。アドレスラ
ッチ1019へのラッチのタイミングは、マシンステートコ
ントローラ1027からのラッチコントロ−ル（ＣＴＬ）10
309 にて適切に行われる。これにより、外部のメモリシ
ステムからみると、一連のメモリアドレス信号がメイン
ＣＰＵ部1013から直接送られて来たアドレス信号の様に
観測される。メインＣＰＵ部1013からのアドレス信号を
直接ＯＣＡＤＤＲ10315として用いる場合は、マルチプ
レクサ3004が外部アドレス（ＡＤＤＲ）10301を選択す
るように選択信号Ｓをセッティングすれば良い。
入力された被加算デ−タ（ＡＤＡＴ）10304と、Ｂに入
力されたアドレ スオフセット値とを加算し、結果10313
を出力（ＯＵＴ）する。アドレスオフセット値10312
は、ＣＡレジスタファイル1012からのオフセットアドレ
スを受けたＢＤＡＴ10306 と、ＩＮＣ／ＤＥＣ回路3003
からのデ−タ（１ for ＩＮＣ、−１ for ＤＥＣ）とを
マルチプレクサ（ＭＵＸ）3001によって切り換えて用い
る。加算器3002からの出力10313とＣＡレジスタファイ
ル1012からのコラムアドレスそのものの値（ＡＤＡＴ）
10304と外部からの直接アドレスデ−タ（ＡＤＤＲ）103
01の内１つをマルチプレクサ3004で選択して、最終的な
コラムアクセスアドレス（ＣＡＡＤＤＲ）10314の値を
決定する。この決定された値は、ＣＡレジスタファイル
1012のＩＲＡＤＤＲ（ＩＲＡ）10314入力に戻ると共
に、アドレスラッチ（ＡＬ）1019にラッチされる。アド
レスラッチ1019は、ＰＡコントローラ1009から送られて
きたペ−ジアドレスデ−タ（ＩＰＡ）10310もＣＡＡＤ
ＤＲ10314をラッチするタイミングと同じタイミングで
ラッチし、メモリアレイに与える全体アドレスＯＰＡＤ
ＤＲ10316：ＯＣＡＤＤＲ10315を生成する。アドレスラ
ッチ1019へのラッチのタイミングは、マシンステートコ
ントローラ1027からのラッチコントロ−ル（ＣＴＬ）10
309 にて適切に行われる。これにより、外部のメモリシ
ステムからみると、一連のメモリアドレス信号がメイン
ＣＰＵ部1013から直接送られて来たアドレス信号の様に
観測される。メインＣＰＵ部1013からのアドレス信号を
直接ＯＣＡＤＤＲ10315として用いる場合は、マルチプ
レクサ3004が外部アドレス（ＡＤＤＲ）10301を選択す
るように選択信号Ｓをセッティングすれば良い。
【００２７】ＩＮＣ／ＤＥＣ3003回路は、前述した様
に、アドレスオフセット値に１又は−１を与えることに
より、インクリメントアドレッシング又はデクリメント
アドレッシングを加算器3002に指令する。ＩＮＣ／ＤＥ
Ｃ回路3003への指令は、ＣＡレジスタファイル1012内の
レジスタ選択回路2037からの選択信号10305 によるモ−
ド切り換え（ＩＮＣモ−ドかＤＥＣモ−ドかを決める）
と、マシンステートコントローラ1027からのタイミング
信号10308により行う。
に、アドレスオフセット値に１又は−１を与えることに
より、インクリメントアドレッシング又はデクリメント
アドレッシングを加算器3002に指令する。ＩＮＣ／ＤＥ
Ｃ回路3003への指令は、ＣＡレジスタファイル1012内の
レジスタ選択回路2037からの選択信号10305 によるモ−
ド切り換え（ＩＮＣモ−ドかＤＥＣモ−ドかを決める）
と、マシンステートコントローラ1027からのタイミング
信号10308により行う。
【００２８】これらのＣＡカウンタによるアドレッシン
グ処理のモ−ド指定には、ＣＡレジスタファイル1012内
のモ−ドレジスタによってアドレッシングモ−ドを予め
選択しておく方式と、アクセス命令が指令されたときに
メモリアレイへのアクセスと同時にアドレッシングモ−
ドを選択する方式とがある。処理されたアドレスをアド
レスラッチ1019にラッチするタイミングは、メインＣＰ
Ｕ部1013によりメモリアレイ1001へのアクセス動作が実
行された直後である。
グ処理のモ−ド指定には、ＣＡレジスタファイル1012内
のモ−ドレジスタによってアドレッシングモ−ドを予め
選択しておく方式と、アクセス命令が指令されたときに
メモリアレイへのアクセスと同時にアドレッシングモ−
ドを選択する方式とがある。処理されたアドレスをアド
レスラッチ1019にラッチするタイミングは、メインＣＰ
Ｕ部1013によりメモリアレイ1001へのアクセス動作が実
行された直後である。
【００２９】図１１は、ＣＡコントローラ1010に用意さ
れている基本命令セットを示している。ＰＡコントロー
ラ1009とほぼ同じ構成を採っているが、テンポラリレジ
スタ操作命令やＣＡレジスタへのデ−タＰＵＳＨ／ＰＯ
Ｐ命令とアドレッシング処理を組み合わせて一度に実行
する命令等を追加している。また、図５に示したような
デ−タアクセスとモ−ド選択を含めたアドレッシング処
理とを組み合わせて一命令で実行するダイレクトアクセ
ス命令も備えている。ＣＡコントローラ1010命令の詳し
い説明と、アセンブリ言語におけるインプリメンテ−シ
ョン方法と、アプリケ−ションソフトウェアの記述方法
については以下で述べる。
れている基本命令セットを示している。ＰＡコントロー
ラ1009とほぼ同じ構成を採っているが、テンポラリレジ
スタ操作命令やＣＡレジスタへのデ−タＰＵＳＨ／ＰＯ
Ｐ命令とアドレッシング処理を組み合わせて一度に実行
する命令等を追加している。また、図５に示したような
デ−タアクセスとモ−ド選択を含めたアドレッシング処
理とを組み合わせて一命令で実行するダイレクトアクセ
ス命令も備えている。ＣＡコントローラ1010命令の詳し
い説明と、アセンブリ言語におけるインプリメンテ−シ
ョン方法と、アプリケ−ションソフトウェアの記述方法
については以下で述べる。
【００３０】二次元配列メモリシステムは、メインＣＰ
Ｕ部からアクセス制御部への指令により、メインＣＰＵ
部からメモリアレイへの様々なベクトルタイプアクセス
機能と通常のスカラタイプランダムアクセス機能の双方
をサポ−トする。このうち、前述のように、アクセス制
御部のハ−ドウェア機能が有効に活用されるのは、ベク
トルタイプのアクセスを実行した場合である。これらの
機能を具体化する命令セットは、メインＣＰＵ部からみ
ると自身の命令セットの一部に組み込まれた形で、通常
のメインＣＰＵ部の命令と混在してプログラム上で用い
ることができる。全ての二次元配列メモリシステムオペ
レ−ション命令は、メインＣＰＵ部と特定のアドレス領
域との間のデ−タ転送命令（ＭＯＶ命令等）で置き換え
て、メインＣＰＵ部のほかの命令セットと一体化してい
る。従って、通常のデ−タ転送命令のように、リソ−ス
とレジスタ間のデ−タ移動しか機能として実現しないの
と異なり、本システムではそれに加えてアドレス線又は
デ−タ線で指令された特定の機能（二次元配列メモリシ
ステムの機能）を実現する。
Ｕ部からアクセス制御部への指令により、メインＣＰＵ
部からメモリアレイへの様々なベクトルタイプアクセス
機能と通常のスカラタイプランダムアクセス機能の双方
をサポ−トする。このうち、前述のように、アクセス制
御部のハ−ドウェア機能が有効に活用されるのは、ベク
トルタイプのアクセスを実行した場合である。これらの
機能を具体化する命令セットは、メインＣＰＵ部からみ
ると自身の命令セットの一部に組み込まれた形で、通常
のメインＣＰＵ部の命令と混在してプログラム上で用い
ることができる。全ての二次元配列メモリシステムオペ
レ−ション命令は、メインＣＰＵ部と特定のアドレス領
域との間のデ−タ転送命令（ＭＯＶ命令等）で置き換え
て、メインＣＰＵ部のほかの命令セットと一体化してい
る。従って、通常のデ−タ転送命令のように、リソ−ス
とレジスタ間のデ−タ移動しか機能として実現しないの
と異なり、本システムではそれに加えてアドレス線又は
デ−タ線で指令された特定の機能（二次元配列メモリシ
ステムの機能）を実現する。
【００３１】命令セットは、１つのアクセス制御部内で
ＰＡコントローラに対するものとＣＡコントローラに対
するものとの２組備えられている。また、システム内に
存在するアクセス制御部のユニット数の分だけ独立に命
令セットを備えることになる。本システムの場合、アク
セス制御部1003及び1004に対して独立に命令を発行する
ことが出来る。以下にその詳細を命令セット表を用いて
説明する。
ＰＡコントローラに対するものとＣＡコントローラに対
するものとの２組備えられている。また、システム内に
存在するアクセス制御部のユニット数の分だけ独立に命
令セットを備えることになる。本システムの場合、アク
セス制御部1003及び1004に対して独立に命令を発行する
ことが出来る。以下にその詳細を命令セット表を用いて
説明する。
【００３２】まず、ＰＡコントローラに対する命令セッ
トとアセンブリ言語へのインプリメンテ−ションについ
て述べる。ＰＡコントローラは、二次元配列Ａ（ｍ、
ｎ）の列方向パラメ−タｍ（ページポインタ）をコント
ロ−ルする。ＰＡレジスタセット及びオフセットレジス
タセットの構成と、バンクレジスタのセット数等はＣＡ
コントローラと同様だが、テンポラリレジスタファイル
は現在のところ備えていない。ハ−ドウェア機能が、Ｃ
Ａコントローラと比べて少ないのは、ＣＡコントローラ
による行方向パラメ−タｎ（コラムポインタ）と比べ
て、一般に列方向パラメ−タはより外側のル−プ（ネス
トの浅い側のル−プ）を管理するため、行方向のパラメ
−タを制御するオ−バ−ヘッドに比してそのオ−バ−ヘ
ッドは全体の処理時間に対し十分小さいと考えられるか
らである。そのため、命令セットも後述するＣＡコント
ローラの命令セットに比べて縮小されており、よりコン
パクトになっている。また、メインＣＰＵ部によるアク
セス動作と並行にアドレッシングモ−ドの選択を含めた
アドレッシング処理を一命令で実現するダイレクトアク
セス命令もＰＡコントローラには備えていない。メイン
ＣＰＵ部からメモリアレイへのアクセス動作は、まずＣ
Ａコントローラ側で管理して、必要に応じＰＡコントロ
ーラを起動させるための信号（ＯＰＧＣＡＳ）によって
ＰＡコントローラに列方向パラメ−タのアドレッシング
処理を指令する。従って、基本的なメモリアレイへのア
クセス管理はＣＡコントローラ側で行っていることにな
り、そのスレ−ブユニットとしてＰＡコントローラが動
作する。
トとアセンブリ言語へのインプリメンテ−ションについ
て述べる。ＰＡコントローラは、二次元配列Ａ（ｍ、
ｎ）の列方向パラメ−タｍ（ページポインタ）をコント
ロ−ルする。ＰＡレジスタセット及びオフセットレジス
タセットの構成と、バンクレジスタのセット数等はＣＡ
コントローラと同様だが、テンポラリレジスタファイル
は現在のところ備えていない。ハ−ドウェア機能が、Ｃ
Ａコントローラと比べて少ないのは、ＣＡコントローラ
による行方向パラメ−タｎ（コラムポインタ）と比べ
て、一般に列方向パラメ−タはより外側のル−プ（ネス
トの浅い側のル−プ）を管理するため、行方向のパラメ
−タを制御するオ−バ−ヘッドに比してそのオ−バ−ヘ
ッドは全体の処理時間に対し十分小さいと考えられるか
らである。そのため、命令セットも後述するＣＡコント
ローラの命令セットに比べて縮小されており、よりコン
パクトになっている。また、メインＣＰＵ部によるアク
セス動作と並行にアドレッシングモ−ドの選択を含めた
アドレッシング処理を一命令で実現するダイレクトアク
セス命令もＰＡコントローラには備えていない。メイン
ＣＰＵ部からメモリアレイへのアクセス動作は、まずＣ
Ａコントローラ側で管理して、必要に応じＰＡコントロ
ーラを起動させるための信号（ＯＰＧＣＡＳ）によって
ＰＡコントローラに列方向パラメ−タのアドレッシング
処理を指令する。従って、基本的なメモリアレイへのア
クセス管理はＣＡコントローラ側で行っていることにな
り、そのスレ−ブユニットとしてＰＡコントローラが動
作する。
【００３３】図５は前述したＰＡコントローラの基本命
令セットである。基本的な命令の指定は、ＰＡコントロ
ーラがアサインされているアドレスのデコ−ド情報ＣＳ
Ｎ、バイトアクセスイネ−ブルＢＥ１Ｎ〜ＢＥ３Ｎ、ラ
イト／リ−ド指定信号Ｗ／Ｒとで行う。命令の機能で分
類すると次の様になる。 （ＰＡ１）ＰＡレジスタ（ＰＡＲＥＧ）操作命令 ＷＴＣＤ１----外部からＰＡレジスタへのデ−タ（Ｄ
Ｔ）ロ−ド ＷＴＣＤ０----ＰＡレジスタのスタックポインタをイン
クリメントした後、外部からＰＡレジスタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ１----ＰＡレジスタのスタックポインタをデク
リメントした後、ＰＡレジスタから外部へのデ−タ（Ｄ
Ｔ）ストア （ＰＡ２）オフセットレジスタ（ＯＦＦＳＥＴＲＥＧ）
操作命令 ＷＴＣＤ４----外部からオフセットレジスタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ４----オフセットレジスタから外部へのデ−タ
（ＤＴ）ストア （ＰＡ３）スタックポインタ（スタックアドレスカウン
タの値）操作命令 ＷＴＣＤ３----外部からスタックポインタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ３----スタックポインタから外部へのデ−タ
（ＤＴ）ストア （ＰＡ４）バンクポインタ（バンクアドレスカウンタの
値）或いはモ−ドレジスタ操作命令（ここでのＤ22,Ｄ2
3については図６で説明する）。 ＷＴＣＤ５----外部からバンクポインタへのデ−タ（Ｄ
Ｔ）ロ−ド〈Ｄ22＝０、Ｄ23＝０〉 ＲＤＣＤ５----バンクポインタから外部へのデ−タ（Ｄ
Ｔ）ストア ＭＯＤＥ------モ−ドセット〈Ｄ22＝１、Ｄ23＝０〉、
（このモードセット命令によってセットされるモードビ
ットの働きについては、図７、図８に示した通りであ
る。） （ＷＴＣＤ５） 外部アドレスセット〈Ｄ22＝０、Ｄ23
＝１〉、 ソフトウェアリセット〈Ｄ22＝１、Ｄ23＝１〉 （ＰＡ５）スタックポインタインクリメント（ＰＵＳ
Ｈ）、デクリメント（ＰＯＰ）命令 ＷＴＣＤ６----ＳＴＡＣＫ ＰＯＩＮＴ（ＳＰ）＝ＳＰ
＋１（ＰＡＲＥＧ ＰＵＳＨ、ＩＮＣrement） ＲＤＣＤ６----ＳＴＡＣＫ ＰＯＩＮＴ（ＳＰ）＝ＳＰ
−１（ＰＡＲＥＧ ＰＯＰ、ＤＥＣrement） （ＰＡ６）バンクポインタインクリメント（ＰＵＳ
Ｈ）、デクリメント（ＰＯＰ）命令 ＷＴＣＤ７----ＢＡＮＫ ＰＯＩＮＴ（ＢＰ）＝ＢＰ＋
１（ＢＡＮＫ ＰＵＳＨ、ＩＮＣrement） ＲＤＣＤ７----ＢＡＮＫ ＰＯＩＮＴ（ＢＰ）＝ＢＰ−
１（ＢＡＮＫ ＰＯＰ、ＤＥＣrement）
令セットである。基本的な命令の指定は、ＰＡコントロ
ーラがアサインされているアドレスのデコ−ド情報ＣＳ
Ｎ、バイトアクセスイネ−ブルＢＥ１Ｎ〜ＢＥ３Ｎ、ラ
イト／リ−ド指定信号Ｗ／Ｒとで行う。命令の機能で分
類すると次の様になる。 （ＰＡ１）ＰＡレジスタ（ＰＡＲＥＧ）操作命令 ＷＴＣＤ１----外部からＰＡレジスタへのデ−タ（Ｄ
Ｔ）ロ−ド ＷＴＣＤ０----ＰＡレジスタのスタックポインタをイン
クリメントした後、外部からＰＡレジスタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ１----ＰＡレジスタのスタックポインタをデク
リメントした後、ＰＡレジスタから外部へのデ−タ（Ｄ
Ｔ）ストア （ＰＡ２）オフセットレジスタ（ＯＦＦＳＥＴＲＥＧ）
操作命令 ＷＴＣＤ４----外部からオフセットレジスタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ４----オフセットレジスタから外部へのデ−タ
（ＤＴ）ストア （ＰＡ３）スタックポインタ（スタックアドレスカウン
タの値）操作命令 ＷＴＣＤ３----外部からスタックポインタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ３----スタックポインタから外部へのデ−タ
（ＤＴ）ストア （ＰＡ４）バンクポインタ（バンクアドレスカウンタの
値）或いはモ−ドレジスタ操作命令（ここでのＤ22,Ｄ2
3については図６で説明する）。 ＷＴＣＤ５----外部からバンクポインタへのデ−タ（Ｄ
Ｔ）ロ−ド〈Ｄ22＝０、Ｄ23＝０〉 ＲＤＣＤ５----バンクポインタから外部へのデ−タ（Ｄ
Ｔ）ストア ＭＯＤＥ------モ−ドセット〈Ｄ22＝１、Ｄ23＝０〉、
（このモードセット命令によってセットされるモードビ
ットの働きについては、図７、図８に示した通りであ
る。） （ＷＴＣＤ５） 外部アドレスセット〈Ｄ22＝０、Ｄ23
＝１〉、 ソフトウェアリセット〈Ｄ22＝１、Ｄ23＝１〉 （ＰＡ５）スタックポインタインクリメント（ＰＵＳ
Ｈ）、デクリメント（ＰＯＰ）命令 ＷＴＣＤ６----ＳＴＡＣＫ ＰＯＩＮＴ（ＳＰ）＝ＳＰ
＋１（ＰＡＲＥＧ ＰＵＳＨ、ＩＮＣrement） ＲＤＣＤ６----ＳＴＡＣＫ ＰＯＩＮＴ（ＳＰ）＝ＳＰ
−１（ＰＡＲＥＧ ＰＯＰ、ＤＥＣrement） （ＰＡ６）バンクポインタインクリメント（ＰＵＳ
Ｈ）、デクリメント（ＰＯＰ）命令 ＷＴＣＤ７----ＢＡＮＫ ＰＯＩＮＴ（ＢＰ）＝ＢＰ＋
１（ＢＡＮＫ ＰＵＳＨ、ＩＮＣrement） ＲＤＣＤ７----ＢＡＮＫ ＰＯＩＮＴ（ＢＰ）＝ＢＰ−
１（ＢＡＮＫ ＰＯＰ、ＤＥＣrement）
【００３４】図６は、命令ＷＴＣＤ５とＲＤＣＤ５の場
合のモ−ドセレクションを示している。デ−タバス（Ｄ
ＡＴＡ）の中のＤ22、Ｄ23bitを用いて４種類のライト
コマンドＷＴＣＤ５を選択できる。リ−ドコマンドＲＤ
ＣＤ５を発行した場合には常にバンクアドレスの現在の
値を読み出すことが出来る。上記の命令（ＰＡ１）〜
（ＰＡ６）の中で、外部とデ−タ（ＤＴ）をやりとりす
る必要のある命令は、メインＣＰＵ部との間のデ−タバ
ス（ＤＡＴＡ）を介して必要なデ−タ（ＤＴ）の通信を
行う。このとき、有効なデ−タバス上のバイトを示すバ
イトイネ−ブル／ＢＥｎ（本システムでは32bitバスを
前提としているので、４バイト分のバイトイ ネ−ブル
／ＢＥ０〜／ＢＥ３が存在する）がアクティブ（０）で
あるバイトが、ＰＡコントローラとのデ−タ入出力にお
いて有効なデ−タを保持している。しかし、上述したよ
うに、図６に示したモ−ドセレクションに関しては、デ
−タビットＤ22、Ｄ23を機能選択信号として使用するた
め、有効なデ−タビットはＤ16〜Ｄ21の５bitとであ
る。Ｄ16をbit０としＤ21をbit５として、モ−ドレジス
タのセット命令（Ｓet Ｏperation Ｍode Ｄ22＝１、
Ｄ23＝０）発行時に定義される機能を図７に示す。この
命令により各種のアドレッシングモ−ド及び機能が定義
され、メインＣＰＵ部がメモリアレイへアクセスした
際、ＣＡコントローラからのＰＧＣＡＳ信号に呼応した
形で、指定した機能が実行される。
合のモ−ドセレクションを示している。デ−タバス（Ｄ
ＡＴＡ）の中のＤ22、Ｄ23bitを用いて４種類のライト
コマンドＷＴＣＤ５を選択できる。リ−ドコマンドＲＤ
ＣＤ５を発行した場合には常にバンクアドレスの現在の
値を読み出すことが出来る。上記の命令（ＰＡ１）〜
（ＰＡ６）の中で、外部とデ−タ（ＤＴ）をやりとりす
る必要のある命令は、メインＣＰＵ部との間のデ−タバ
ス（ＤＡＴＡ）を介して必要なデ−タ（ＤＴ）の通信を
行う。このとき、有効なデ−タバス上のバイトを示すバ
イトイネ−ブル／ＢＥｎ（本システムでは32bitバスを
前提としているので、４バイト分のバイトイ ネ−ブル
／ＢＥ０〜／ＢＥ３が存在する）がアクティブ（０）で
あるバイトが、ＰＡコントローラとのデ−タ入出力にお
いて有効なデ−タを保持している。しかし、上述したよ
うに、図６に示したモ−ドセレクションに関しては、デ
−タビットＤ22、Ｄ23を機能選択信号として使用するた
め、有効なデ−タビットはＤ16〜Ｄ21の５bitとであ
る。Ｄ16をbit０としＤ21をbit５として、モ−ドレジス
タのセット命令（Ｓet Ｏperation Ｍode Ｄ22＝１、
Ｄ23＝０）発行時に定義される機能を図７に示す。この
命令により各種のアドレッシングモ−ド及び機能が定義
され、メインＣＰＵ部がメモリアレイへアクセスした
際、ＣＡコントローラからのＰＧＣＡＳ信号に呼応した
形で、指定した機能が実行される。
【００３５】図８に、モ−ドレジスタ2032（図３）の各
モ−ドビットの指定によって、ＰＡレジスタをデスティ
ネ−ションレジスタとしたアドレッシング処理が、メイ
ンＣＰＵ部のアクセスに呼応してどの様に実行されるか
を示した。メインＣＰＵ部がメモリアレイへのアクセス
を実行し、かつＣＡコントローラがＰＧＣＡＳ信号をア
クティブにした時に、指定されたアドレッシング処理が
実行され、ＰＡレジスタの値が更新される場合（Ａcces
s and ＰＧ Ｃhange）と、同じ条件の下でＰＡレジスタ
の値が更新されない場合（Ａccess and ＰＧ no Ｃhang
e）との２通りの条件に大別してまとめてある。
モ−ドビットの指定によって、ＰＡレジスタをデスティ
ネ−ションレジスタとしたアドレッシング処理が、メイ
ンＣＰＵ部のアクセスに呼応してどの様に実行されるか
を示した。メインＣＰＵ部がメモリアレイへのアクセス
を実行し、かつＣＡコントローラがＰＧＣＡＳ信号をア
クティブにした時に、指定されたアドレッシング処理が
実行され、ＰＡレジスタの値が更新される場合（Ａcces
s and ＰＧ Ｃhange）と、同じ条件の下でＰＡレジスタ
の値が更新されない場合（Ａccess and ＰＧ no Ｃhang
e）との２通りの条件に大別してまとめてある。
【００３６】次にＰＡコントローラ用命令セットのアセ
ンブリ言語へのインプリメンテ−ションであるが、これ
はメインＣＰＵ部の形態にかかわらず、すべてデ−タ転
送命令（例えばＭＯＶ命令）で置換することができる。
デ−タ転送命令は、どの様なＣＰＵを用いても必ずその
命令セットに存在するところの、ＣＰＵの世代や種類を
越えた共通命令である。従って、ＰＡコントローラ用命
令セット（ＣＡコントローラ用命令セットも共通）の移
植性、資産性は非常に高いと言える。
ンブリ言語へのインプリメンテ−ションであるが、これ
はメインＣＰＵ部の形態にかかわらず、すべてデ−タ転
送命令（例えばＭＯＶ命令）で置換することができる。
デ−タ転送命令は、どの様なＣＰＵを用いても必ずその
命令セットに存在するところの、ＣＰＵの世代や種類を
越えた共通命令である。従って、ＰＡコントローラ用命
令セット（ＣＡコントローラ用命令セットも共通）の移
植性、資産性は非常に高いと言える。
【００３７】具体的なアセンブリ言語への命令登録の例
を図９、図10に示す。ＣＰＵとしては、インテル社のi8
086ＣＰＵ又はi80Ｘ86ＣＰＵを用いた場合を想定してい
る。これらのＰＡコントローラの命令は、命令がアサイ
ンされているアドレス値を表現するパラメ−タ（アドレ
スラベル）名を命令ニ−モニック（Ｉnst．）に一致さ
せ ることにより表現できる。図９は、基本命令のアセ
ンブリ言語における命令セットモデル（Ｉnstruction
Ｓet Ｍodel）を示している。実際にプログラムで用い
る時の記述方法は以下の通りである。 ＰＡＣＴＬｘ ＥＳ：〔Ｉnst．〕、ＡＸ（or ＡＬ） for ＷＲＩＴＥ ＰＡＣＴＬｘ ＡＸ（or ＡＬ）、ＥＳ：〔Ｉnst．〕 for ＲＥＡＤ ここで、ｘは複数のＰＡコントローラを区別するための
パラメ−タであり、本システムではアクセス制御部1003
にｘ＝０を、アクセス制御部1004にｘ＝１をアサインし
ている。一方、図10は、バンクポイント操作命令、モ−
ドビットセット命令及びアクセス命令のアセンブリ言語
におけるパラメ−タセッティングモデルを示している。
命令表現は以下の様になる。 ＰＡＣＴＬｘ ＥＳ：〔ＭＤＳＥＴ〕、Ｐarameter＋Ｄata（ＤＴ） for ＷＲＩＴＥ ＰＡＣＴＬｘ ＥＳ：〔ＢＰＳＥＴ〕、Ｐarameter＋Ｄata（ＤＴ） for ＷＲＩＴＥ ＰＡＣＴＬｘ ＡＬ、ＥＳ：〔ＢＰＲＤ〕 for ＲＥＡＤ アドレスラベルＭＤＳＥＴ、ＢＰＳＥＴ及びＢＰＲＤ
は、図９のＳＥＴＭＤの値と同じであるが、判り易いニ
−モニックとして便宜的に用いている。ＭＤＳＥＴはモ
−ドビットセット命令を、ＢＰＳＥＴはベ−スポインタ
セットを、ＢＰＲＤはベ−スポインタリ−ドをそれぞれ
表現している。
を図９、図10に示す。ＣＰＵとしては、インテル社のi8
086ＣＰＵ又はi80Ｘ86ＣＰＵを用いた場合を想定してい
る。これらのＰＡコントローラの命令は、命令がアサイ
ンされているアドレス値を表現するパラメ−タ（アドレ
スラベル）名を命令ニ−モニック（Ｉnst．）に一致さ
せ ることにより表現できる。図９は、基本命令のアセ
ンブリ言語における命令セットモデル（Ｉnstruction
Ｓet Ｍodel）を示している。実際にプログラムで用い
る時の記述方法は以下の通りである。 ＰＡＣＴＬｘ ＥＳ：〔Ｉnst．〕、ＡＸ（or ＡＬ） for ＷＲＩＴＥ ＰＡＣＴＬｘ ＡＸ（or ＡＬ）、ＥＳ：〔Ｉnst．〕 for ＲＥＡＤ ここで、ｘは複数のＰＡコントローラを区別するための
パラメ−タであり、本システムではアクセス制御部1003
にｘ＝０を、アクセス制御部1004にｘ＝１をアサインし
ている。一方、図10は、バンクポイント操作命令、モ−
ドビットセット命令及びアクセス命令のアセンブリ言語
におけるパラメ−タセッティングモデルを示している。
命令表現は以下の様になる。 ＰＡＣＴＬｘ ＥＳ：〔ＭＤＳＥＴ〕、Ｐarameter＋Ｄata（ＤＴ） for ＷＲＩＴＥ ＰＡＣＴＬｘ ＥＳ：〔ＢＰＳＥＴ〕、Ｐarameter＋Ｄata（ＤＴ） for ＷＲＩＴＥ ＰＡＣＴＬｘ ＡＬ、ＥＳ：〔ＢＰＲＤ〕 for ＲＥＡＤ アドレスラベルＭＤＳＥＴ、ＢＰＳＥＴ及びＢＰＲＤ
は、図９のＳＥＴＭＤの値と同じであるが、判り易いニ
−モニックとして便宜的に用いている。ＭＤＳＥＴはモ
−ドビットセット命令を、ＢＰＳＥＴはベ−スポインタ
セットを、ＢＰＲＤはベ−スポインタリ−ドをそれぞれ
表現している。
【００３８】次にＣＡコントローラに対する命令セット
とアセンブリ言語へのインプリメンテ−ションについて
説明する。ＣＡコントローラは、二次元配列Ａ（ｍ、
ｎ）の行方向パラメ−タｎ（コラムポインタ）をコント
ロ−ルする。ＰＡコントローラと異なるのは、命令をア
サインするための特別なアドレスエリアを設けず、その
代わりに、メインＣＰＵ部から見たメモリアレイのアサ
インされているアドレス空間にオ−バ−ラップして命令
生成用のアドレス空間をアサインする方式を採ってい
る。この具体的な方法は次のようである。 ａ）メインＣＰＵ部からメモリアレイへのアクセスを、
特定なアドレス領域について、ダブルワ−ド（32bit）
アクセスとワ−ド（16bit）アクセスの２種類に限定す
る。すなわち、その領域におけるメモリアレイへのバイ
トアクセス、ダブルワ−ド境界にまたがるダブルワ−ド
アクセス及びワ−ド境界にまたがるワ−ドアクセスは無
効とし、それらのアクセスモ−ドをＣＡコントローラへ
の命令としてアサインする。 ｂ）本システムにおいて、ａ）で述べた特定のアドレス
領域は、バイトアクセス及びダブルワ−ドアクセス時(0
000000000000)2〜(1111111111111)2、すなわち全領域で
あり、ワ−ドアクセス時（1110000000000)2〜(11111111
11111)2である。
とアセンブリ言語へのインプリメンテ−ションについて
説明する。ＣＡコントローラは、二次元配列Ａ（ｍ、
ｎ）の行方向パラメ−タｎ（コラムポインタ）をコント
ロ−ルする。ＰＡコントローラと異なるのは、命令をア
サインするための特別なアドレスエリアを設けず、その
代わりに、メインＣＰＵ部から見たメモリアレイのアサ
インされているアドレス空間にオ−バ−ラップして命令
生成用のアドレス空間をアサインする方式を採ってい
る。この具体的な方法は次のようである。 ａ）メインＣＰＵ部からメモリアレイへのアクセスを、
特定なアドレス領域について、ダブルワ−ド（32bit）
アクセスとワ−ド（16bit）アクセスの２種類に限定す
る。すなわち、その領域におけるメモリアレイへのバイ
トアクセス、ダブルワ−ド境界にまたがるダブルワ−ド
アクセス及びワ−ド境界にまたがるワ−ドアクセスは無
効とし、それらのアクセスモ−ドをＣＡコントローラへ
の命令としてアサインする。 ｂ）本システムにおいて、ａ）で述べた特定のアドレス
領域は、バイトアクセス及びダブルワ−ドアクセス時(0
000000000000)2〜(1111111111111)2、すなわち全領域で
あり、ワ−ドアクセス時（1110000000000)2〜(11111111
11111)2である。
【００３９】また、内部レジスタへのパラメ−タの設定
もアドレスバス（ＡＤＤＲ）を用いて行い、ＰＡコント
ローラの様に、その書き込まれたデ−タの値又は内部レ
ジスタの状態を直接読み出すことは出来ない（もちろ
ん、回路を工夫すれば可能であるが、内部にテンポラリ
レジスタファイルを備えているためメリットは少ないと
考えている）。この様な命令アサイン方式を用いるメリ
ットは以下のとおりである。 １）命令を指示するのにデ−タバス（ＤＡＴＡ）を用い
なくて済むため、メモリアレイとメインＣＰＵ部との間
のデ−タバスを用いたタ−ゲットデ−タの転送処理とＣ
Ａコントローラへの命令生成処理とを同時並行して実行
できる。 ２）命令アサインのために余分なメモリ空間を消費しな
い。１つのメモリアレイに対して常に１つのＣＡコント
ローラ用命令セットが対応するので、より多くのメモリ
アレイを設けた場合でも本メリットは常に有効である。
もアドレスバス（ＡＤＤＲ）を用いて行い、ＰＡコント
ローラの様に、その書き込まれたデ−タの値又は内部レ
ジスタの状態を直接読み出すことは出来ない（もちろ
ん、回路を工夫すれば可能であるが、内部にテンポラリ
レジスタファイルを備えているためメリットは少ないと
考えている）。この様な命令アサイン方式を用いるメリ
ットは以下のとおりである。 １）命令を指示するのにデ−タバス（ＤＡＴＡ）を用い
なくて済むため、メモリアレイとメインＣＰＵ部との間
のデ−タバスを用いたタ−ゲットデ−タの転送処理とＣ
Ａコントローラへの命令生成処理とを同時並行して実行
できる。 ２）命令アサインのために余分なメモリ空間を消費しな
い。１つのメモリアレイに対して常に１つのＣＡコント
ローラ用命令セットが対応するので、より多くのメモリ
アレイを設けた場合でも本メリットは常に有効である。
【００４０】図１１にＣＡコントローラ用基本命令セッ
トを示す。命令の指定は、アドレスビットＡ２〜Ａ12、
ライト／リ−ド指定信号Ｗ／Ｒ及びバイトアクセスイネ
−ブルＢＥ０Ｎ〜ＢＥ３Ｎとで行う。対応するメモリア
レイのアサインされているアドレス空間をアクセスして
いる期間ＣＡコントローラへの命令の指定が可能になる
（ＰＡコントローラに命令を指示する際のＣＳＮ信号の
役割と等価）。命令の機能を分類すると次の様になる。 （ＣＡ１）ＣＡレジスタ（ＣＡＲＥＧ）操作命令 ＷＴＣＤ０----外部からＣＡレジスタへのデ−タ（Ｄ
Ｔ）ロ−ド ＷＴＣＤ１----ＣＡレジスタへのスタックポインタをイ
ンクリメントした後、外部からＣＡレジスタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ０----ＣＡレジスタへのスタックポインタをデ
クリメントした後、外部からＣＡレジスタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ１----外部からの直接デ−タ（Ｉmm．Ｄata）
を現在のＣＡレジスタ加算し、結果をそのＣＡレジスタ
へ戻す。 （ＣＡ２）オフセットレジスタ（ＯＦＦＳＥＴＲＥＧ）
操作命令 ＷＴＣＤ２----外部からオフセットレジスタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ２----外部からの直接デ−タ（Ｉmm．Ｄata）
を現在のオフセットレジスタに加算し、結果をそのオフ
セットレジスタへ戻す。 （ＣＡ３）スタックポインタ（スタックアドレスカウン
タの値）及びバンクポインタ（バンクアドレスカウンタ
の値）操作命令 ＷＴＣＤ３----外部からスタックポインタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ３----外部からバンクポインタへのデ−タ（Ｄ
Ｔ）ロ−ド （ＣＡ４）スタックポインタインクリメント（ＰＵＳ
Ｈ）、デクリメント（ＰＯＰ）命令 ＷＴＣＤ12----ＳＴＡＣＫＰＯＩＮＴ（ＳＰ）＝ＳＰ＋
１ ＲＤＣＤ12----ＳＴＡＣＫＰＯＩＮＴ（ＳＰ）＝ＳＰ−
１ （ＣＡ５）バンクポインタインクリメント（ＰＵＳ
Ｈ）、デクリメント（ＰＯＰ）命令 ＷＴＣＤ13----ＢＡＮＫＰＯＩＮＴ（ＢＰ）＝ＢＰ＋１ ＲＤＣＤ13----ＢＡＮＫＰＯＩＮＴ（ＢＰ）＝ＢＰ−１ （ＣＡ６）モ−ドレジスタ、アドレッシングモ−ド設定
命令 ＷＴＣＤ４----モ−ドレジスタ設定（図12参照） ＲＤＣＤ８----アドレスバス等価モ−ド設定（外部アド
レスをメモリアレイに直接出力） ＲＤＣＤ９----加算アドレスモ−ド設定（ＣＡＲＥＧ＝
ＣＡＲＥＧ＋ＯＦＦＳＥＴＲＥＧ） ＲＤＣＤ10----インクリメントアドレスモ−ド設定（Ｃ
ＡＲＥＧ＝ＣＡＲＥＧ＋１） ＲＤＣＤ11----デクリメントアドレスモ−ド設定（ＣＡ
ＲＥＧ＝ＣＡＲＥＧ−１） （ＣＡ７）システムモ−ド設定命令 ＷＴＣＤ14----テンポラリアドレスレジスタモ−ド設定
（ＣＡレジスタの代わりにテンポラリアドレスレジスタ
を選択） ＲＤＣＤ14----部分リセット（スタックポインタをイニ
シャライズし、デフォルト値をモ−ドレジスタに設定） ＷＴＣＤ15----ＣＡレジスタを変化させないモ−ド（Ｎ
o Ｃhange Ｍode）に設定 ＲＤＣＤ15----ＣＡコントローラのソフトウェアキセッ
ト（ハ−ドリセットと同等の機能） （ＣＡ８）テンポラリレジスタ操作命令 ＷＴＣＤ16----ＣＡレジスタの内容をテンポラリレジス
タｎにストア ＷＴＣＤ17----ＣＡレジスタヘテンポラリレジスタｎの
内容をロ−ド ＷＴＣＤ18----ＣＡレジスタの内容とテンポラリレジス
タｎの内容とを交換 （ＣＡ９）ＰＡコントローラ起動命令、スタック操作付
アドレッシング実行命令 ＷＴＣＤ19----アクティブなＰＧＣＡＳ信号をＰＡコン
トローラに出力（ＰＡコントローラの起動） ＲＤＣＤ16----ＳＰ＝ＳＰ−１、ＣＡＲＥＧ＝ＣＡＲＥ
Ｇ＋１（ＣＡＲＥＧ ＰＯＰ and ＣＡＲＥＧ ＩＮＣ） ＲＤＣＤ17----ＳＰ＝ＳＰ−１、ＣＡＲＥＧ＝ＣＡＲＥ
Ｇ−１（ＣＡＲＥＧ ＰＯＰ and ＣＡＲＥＧ ＤＥＣ） ＲＤＣＤ18----ＳＰ＝ＳＰ−１、 ＣＡＲＥＧ＝ＣＡＲＥＧ＋ＯＦＦＳＥＴＲＥＧ （ＣＡＲＥＧ ＰＯＰ and ＣＡＲＥＧ ＡＤＤ） ＲＤＣＤ19----ＳＰ＝ＳＰ−１、ＣＡＲＥＧ＝ＣＡＲＥ
Ｇ＋Ｉmm． （ＣＡＲＥＧ ＰＯＰ and ＣＡＲＥＧ Ｉmm． ＡＤＤ）
トを示す。命令の指定は、アドレスビットＡ２〜Ａ12、
ライト／リ−ド指定信号Ｗ／Ｒ及びバイトアクセスイネ
−ブルＢＥ０Ｎ〜ＢＥ３Ｎとで行う。対応するメモリア
レイのアサインされているアドレス空間をアクセスして
いる期間ＣＡコントローラへの命令の指定が可能になる
（ＰＡコントローラに命令を指示する際のＣＳＮ信号の
役割と等価）。命令の機能を分類すると次の様になる。 （ＣＡ１）ＣＡレジスタ（ＣＡＲＥＧ）操作命令 ＷＴＣＤ０----外部からＣＡレジスタへのデ−タ（Ｄ
Ｔ）ロ−ド ＷＴＣＤ１----ＣＡレジスタへのスタックポインタをイ
ンクリメントした後、外部からＣＡレジスタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ０----ＣＡレジスタへのスタックポインタをデ
クリメントした後、外部からＣＡレジスタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ１----外部からの直接デ−タ（Ｉmm．Ｄata）
を現在のＣＡレジスタ加算し、結果をそのＣＡレジスタ
へ戻す。 （ＣＡ２）オフセットレジスタ（ＯＦＦＳＥＴＲＥＧ）
操作命令 ＷＴＣＤ２----外部からオフセットレジスタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ２----外部からの直接デ−タ（Ｉmm．Ｄata）
を現在のオフセットレジスタに加算し、結果をそのオフ
セットレジスタへ戻す。 （ＣＡ３）スタックポインタ（スタックアドレスカウン
タの値）及びバンクポインタ（バンクアドレスカウンタ
の値）操作命令 ＷＴＣＤ３----外部からスタックポインタへのデ−タ
（ＤＴ）ロ−ド ＲＤＣＤ３----外部からバンクポインタへのデ−タ（Ｄ
Ｔ）ロ−ド （ＣＡ４）スタックポインタインクリメント（ＰＵＳ
Ｈ）、デクリメント（ＰＯＰ）命令 ＷＴＣＤ12----ＳＴＡＣＫＰＯＩＮＴ（ＳＰ）＝ＳＰ＋
１ ＲＤＣＤ12----ＳＴＡＣＫＰＯＩＮＴ（ＳＰ）＝ＳＰ−
１ （ＣＡ５）バンクポインタインクリメント（ＰＵＳ
Ｈ）、デクリメント（ＰＯＰ）命令 ＷＴＣＤ13----ＢＡＮＫＰＯＩＮＴ（ＢＰ）＝ＢＰ＋１ ＲＤＣＤ13----ＢＡＮＫＰＯＩＮＴ（ＢＰ）＝ＢＰ−１ （ＣＡ６）モ−ドレジスタ、アドレッシングモ−ド設定
命令 ＷＴＣＤ４----モ−ドレジスタ設定（図12参照） ＲＤＣＤ８----アドレスバス等価モ−ド設定（外部アド
レスをメモリアレイに直接出力） ＲＤＣＤ９----加算アドレスモ−ド設定（ＣＡＲＥＧ＝
ＣＡＲＥＧ＋ＯＦＦＳＥＴＲＥＧ） ＲＤＣＤ10----インクリメントアドレスモ−ド設定（Ｃ
ＡＲＥＧ＝ＣＡＲＥＧ＋１） ＲＤＣＤ11----デクリメントアドレスモ−ド設定（ＣＡ
ＲＥＧ＝ＣＡＲＥＧ−１） （ＣＡ７）システムモ−ド設定命令 ＷＴＣＤ14----テンポラリアドレスレジスタモ−ド設定
（ＣＡレジスタの代わりにテンポラリアドレスレジスタ
を選択） ＲＤＣＤ14----部分リセット（スタックポインタをイニ
シャライズし、デフォルト値をモ−ドレジスタに設定） ＷＴＣＤ15----ＣＡレジスタを変化させないモ−ド（Ｎ
o Ｃhange Ｍode）に設定 ＲＤＣＤ15----ＣＡコントローラのソフトウェアキセッ
ト（ハ−ドリセットと同等の機能） （ＣＡ８）テンポラリレジスタ操作命令 ＷＴＣＤ16----ＣＡレジスタの内容をテンポラリレジス
タｎにストア ＷＴＣＤ17----ＣＡレジスタヘテンポラリレジスタｎの
内容をロ−ド ＷＴＣＤ18----ＣＡレジスタの内容とテンポラリレジス
タｎの内容とを交換 （ＣＡ９）ＰＡコントローラ起動命令、スタック操作付
アドレッシング実行命令 ＷＴＣＤ19----アクティブなＰＧＣＡＳ信号をＰＡコン
トローラに出力（ＰＡコントローラの起動） ＲＤＣＤ16----ＳＰ＝ＳＰ−１、ＣＡＲＥＧ＝ＣＡＲＥ
Ｇ＋１（ＣＡＲＥＧ ＰＯＰ and ＣＡＲＥＧ ＩＮＣ） ＲＤＣＤ17----ＳＰ＝ＳＰ−１、ＣＡＲＥＧ＝ＣＡＲＥ
Ｇ−１（ＣＡＲＥＧ ＰＯＰ and ＣＡＲＥＧ ＤＥＣ） ＲＤＣＤ18----ＳＰ＝ＳＰ−１、 ＣＡＲＥＧ＝ＣＡＲＥＧ＋ＯＦＦＳＥＴＲＥＧ （ＣＡＲＥＧ ＰＯＰ and ＣＡＲＥＧ ＡＤＤ） ＲＤＣＤ19----ＳＰ＝ＳＰ−１、ＣＡＲＥＧ＝ＣＡＲＥ
Ｇ＋Ｉmm． （ＣＡＲＥＧ ＰＯＰ and ＣＡＲＥＧ Ｉmm． ＡＤＤ）
【００４１】図１２はモ−ドレジスタ設定命令ＷＴＣＤ
４で設定されるモ−ドレジスタの右ビットの機能を示す
ものである。ＰＡコントローラのモ−ドレジスタとほぼ
同じ機能をアサインしている。モ−ドレジスタへ設定さ
れるデ−タは、アドレスビットのＡ２〜Ａ７（計５bi
t）で指定する。
４で設定されるモ−ドレジスタの右ビットの機能を示す
ものである。ＰＡコントローラのモ−ドレジスタとほぼ
同じ機能をアサインしている。モ−ドレジスタへ設定さ
れるデ−タは、アドレスビットのＡ２〜Ａ７（計５bi
t）で指定する。
【００４２】ＣＡコントローラにおけるアクセス命令
は、ＰＡコントローラのそれと異なり、メモリアレイへ
のアクセス時にリアルタイムでアドレッシング処理とタ
−ゲットデ−タの入出力とを同時に実行することができ
る。また、ＰＡコントローラの起動トリガ信号であるＰ
ＧＣＡＳ信号をアクティブにするか否かも同時に指定で
きる。すなわちＣＡコントローラのアクセス命令によ
り、ＰＡコントローラと連動して、メモリアレイ上の二
次元配列Ａ（ｍ、ｎ）におけるポインタｍ及びｎ（ペー
ジポインタ及びコラムポインタ）を同時に制御でき、か
つ並行してデ−タの入出力を実行することができる。
は、ＰＡコントローラのそれと異なり、メモリアレイへ
のアクセス時にリアルタイムでアドレッシング処理とタ
−ゲットデ−タの入出力とを同時に実行することができ
る。また、ＰＡコントローラの起動トリガ信号であるＰ
ＧＣＡＳ信号をアクティブにするか否かも同時に指定で
きる。すなわちＣＡコントローラのアクセス命令によ
り、ＰＡコントローラと連動して、メモリアレイ上の二
次元配列Ａ（ｍ、ｎ）におけるポインタｍ及びｎ（ペー
ジポインタ及びコラムポインタ）を同時に制御でき、か
つ並行してデ−タの入出力を実行することができる。
【００４３】図１３はＣＡコントローラのサポ−トして
いるアクセス命令セットを示す。アクセスモ−ドとして
ダブルワ−ド（32bit）アクセスとワ−ド（16bit）（上
位ワ−ド、下位ワ−ド）アクセスがあり、アドレッシン
グモ−ドとして加算（ＣＡＲＥＧ ＡＤＤition）、イン
クリメント（ＣＡＲＥＧ ＩＮＣrement）、デクリメン
ト（ＣＡＲＥＧ ＤＥＣrement ）及びゼロ加算（Ｎo
Ｃhange）がある。ＰＡコントローラを連動させるか否
かはアドレスビットＡ４指定（Ａ４＝０の場合ＰＧＣＡ
Ｓ active、Ａ４＝１ の場合ＰＧＣＡＳ noactive）
し、デ−タの読み出しか書き込みかはＷ／Ｒ信号 で指
定（Ｗ／Ｒ＝０の場合読み出し、Ｗ／Ｒ＝１の場合書き
込み）する。
いるアクセス命令セットを示す。アクセスモ−ドとして
ダブルワ−ド（32bit）アクセスとワ−ド（16bit）（上
位ワ−ド、下位ワ−ド）アクセスがあり、アドレッシン
グモ−ドとして加算（ＣＡＲＥＧ ＡＤＤition）、イン
クリメント（ＣＡＲＥＧ ＩＮＣrement）、デクリメン
ト（ＣＡＲＥＧ ＤＥＣrement ）及びゼロ加算（Ｎo
Ｃhange）がある。ＰＡコントローラを連動させるか否
かはアドレスビットＡ４指定（Ａ４＝０の場合ＰＧＣＡ
Ｓ active、Ａ４＝１ の場合ＰＧＣＡＳ noactive）
し、デ−タの読み出しか書き込みかはＷ／Ｒ信号 で指
定（Ｗ／Ｒ＝０の場合読み出し、Ｗ／Ｒ＝１の場合書き
込み）する。
【００４４】ＣＡコントローラ用命令セットのアセンブ
リ言語へのインプリメンテ−ションは、ＰＡコントロー
ラの場合と同様、非常に容易である。ＰＡコントローラ
の場合は、代表ニ−モニックとして”ＰＧＣＴＬ”を用
い、命令の機能を表現するニ−モニック”Ｉnst.”はオ
ペランドアドレス指定値（アドレスラベル）そのものを
用いて表現できた。しかし、ＣＡコントローラでは、オ
ペランドアドレス指定値にデ−タフィ−ルドを含むた
め、機能を表現するニ−モニックが代表ニ−モニックと
一致する様にインプリメンテ−ションしている。これに
より、一般的なオペラントアドレス指定値は、その命令
を表現する特定のアドレス値とＣＡコントローラへ指令
すべきデ−タ値との合計で表現できる。
リ言語へのインプリメンテ−ションは、ＰＡコントロー
ラの場合と同様、非常に容易である。ＰＡコントローラ
の場合は、代表ニ−モニックとして”ＰＧＣＴＬ”を用
い、命令の機能を表現するニ−モニック”Ｉnst.”はオ
ペランドアドレス指定値（アドレスラベル）そのものを
用いて表現できた。しかし、ＣＡコントローラでは、オ
ペランドアドレス指定値にデ−タフィ−ルドを含むた
め、機能を表現するニ−モニックが代表ニ−モニックと
一致する様にインプリメンテ−ションしている。これに
より、一般的なオペラントアドレス指定値は、その命令
を表現する特定のアドレス値とＣＡコントローラへ指令
すべきデ−タ値との合計で表現できる。
【００４５】図１４は、ＣＡコントローラにおけるアセ
ンブリ言語表現の基本命令セットモデルを示している。
ＰＡコントローラの場合と同様、インテル社のi8086、i
80Ｘ86系ＣＰＵのアセンブリ言語を表現した一例であ
る。複数のＣＡコントローラを区別するために、メモリ
アレイの先頭アドレスの値を基準アドレス値（ＣＡＣＴ
ＬＡＤＤＲｘ）として規定し、それに各命令を表現する
ためのオフセットアドレス値と場合に応じて指定デ−タ
値ｎ＊４またはｎ＊16とを加算して、全体のオペラント
アドレス値を決定する。ここで、ｎの値が本来の指定す
べきデ−タ（ＤＴ）に相当し、それに４又は16を掛けた
もの（シフトしたもの）が実際に指定する値（ｎ＊４、
ｎ＊16）である。本システムの場合２つのメモリアレイ
が存在するため、基準アドレス値ＣＡＣＴＬＡＤＤＲｘ
は、アクセス制御ユニット1003に対応してＣＡＣＴＬＡ
ＤＤＲ０、アクセス制御ユニット1004に対応してＣＡＣ
ＴＬＡＤＤＲ１としている。現実の運用では、指定デ−
タ（ＤＴ）が存在しない場合にはオペラント部を指定す
る必要はないし、指定デ−タが存在する場合でも、指定
デ−タ以外のオペラントアドレス指定は必要ない。以下
にアセンブリ言語上での実際の記述例を示す。 （ｅｘ１）オペランドデ−タが存在する場合 ＩＮＳＴ．〈ＥＳ：ＣＡＣＴＬｘ〉〔ｎ＊４〕 ＩＮＳＴ．〈ＥＳ：ＣＡＣＴＬｘ〉〔ｎ＊16〕 以上の２つは定数データ指定の場合である。 ＩＮＳＴ．〈ＥＳ：ＣＡＣＴＬｘ〉〔ＢＸ（or ＳＩ or
ＤＩ）〕 これは変数データ指定の場合である。 （ｅｘ２）オペランドデ−タが存在しない場合 ＩＮＳＴ．〈ＥＳ：ＣＡＣＴＬｘ〉
ンブリ言語表現の基本命令セットモデルを示している。
ＰＡコントローラの場合と同様、インテル社のi8086、i
80Ｘ86系ＣＰＵのアセンブリ言語を表現した一例であ
る。複数のＣＡコントローラを区別するために、メモリ
アレイの先頭アドレスの値を基準アドレス値（ＣＡＣＴ
ＬＡＤＤＲｘ）として規定し、それに各命令を表現する
ためのオフセットアドレス値と場合に応じて指定デ−タ
値ｎ＊４またはｎ＊16とを加算して、全体のオペラント
アドレス値を決定する。ここで、ｎの値が本来の指定す
べきデ−タ（ＤＴ）に相当し、それに４又は16を掛けた
もの（シフトしたもの）が実際に指定する値（ｎ＊４、
ｎ＊16）である。本システムの場合２つのメモリアレイ
が存在するため、基準アドレス値ＣＡＣＴＬＡＤＤＲｘ
は、アクセス制御ユニット1003に対応してＣＡＣＴＬＡ
ＤＤＲ０、アクセス制御ユニット1004に対応してＣＡＣ
ＴＬＡＤＤＲ１としている。現実の運用では、指定デ−
タ（ＤＴ）が存在しない場合にはオペラント部を指定す
る必要はないし、指定デ−タが存在する場合でも、指定
デ−タ以外のオペラントアドレス指定は必要ない。以下
にアセンブリ言語上での実際の記述例を示す。 （ｅｘ１）オペランドデ−タが存在する場合 ＩＮＳＴ．〈ＥＳ：ＣＡＣＴＬｘ〉〔ｎ＊４〕 ＩＮＳＴ．〈ＥＳ：ＣＡＣＴＬｘ〉〔ｎ＊16〕 以上の２つは定数データ指定の場合である。 ＩＮＳＴ．〈ＥＳ：ＣＡＣＴＬｘ〉〔ＢＸ（or ＳＩ or
ＤＩ）〕 これは変数データ指定の場合である。 （ｅｘ２）オペランドデ−タが存在しない場合 ＩＮＳＴ．〈ＥＳ：ＣＡＣＴＬｘ〉
【００４６】図１５に、ＣＡコントローラのモ−ドレジ
スタへのデ−タ（ＤＴ）設定におけるパラメ−タモデル
を示す。アセンブリ言語によるモ−ドレジスタへのデ−
タ設定命令表現は以下のとおりである。 ＳＥＴＭＤ 〈ＥＳ：ＣＡＣＴＬｘ、〉ＡＸ レジスタデ−タ ＳＥＴＭＤ 〈ＥＳ：ＣＡＣＴＬｘ、〉Ｉmm． 直接デ−タ
スタへのデ−タ（ＤＴ）設定におけるパラメ−タモデル
を示す。アセンブリ言語によるモ−ドレジスタへのデ−
タ設定命令表現は以下のとおりである。 ＳＥＴＭＤ 〈ＥＳ：ＣＡＣＴＬｘ、〉ＡＸ レジスタデ−タ ＳＥＴＭＤ 〈ＥＳ：ＣＡＣＴＬｘ、〉Ｉmm． 直接デ−タ
【００４７】図１６は、ＣＡコントローラにおけるアセ
ンブリ言語表現のアクセス命令セットモデルを示してい
る。アセンブリ言語上での実際の記述例は以下のとおり
である。 （ｅｘ３）ライトアクセスの場合 ＩＮＳＴ．〈ＥＳ：ＣＡＣＴＬｘ、〉ＥＲＸ（or ＲＸ
or Ｉmm．） （ｅｘ２）リ−ドアクセスの場合 ＩＮＳＴ．ＥＲＸ（or ＲＸ or Ｉmm．）〈、ＥＳ：Ｃ
ＡＣＴＬｘ〉 ＊ＥＲＸ ダブルワ−ドレジスタ ＲＸ ワ−ドレジスタ
ンブリ言語表現のアクセス命令セットモデルを示してい
る。アセンブリ言語上での実際の記述例は以下のとおり
である。 （ｅｘ３）ライトアクセスの場合 ＩＮＳＴ．〈ＥＳ：ＣＡＣＴＬｘ、〉ＥＲＸ（or ＲＸ
or Ｉmm．） （ｅｘ２）リ−ドアクセスの場合 ＩＮＳＴ．ＥＲＸ（or ＲＸ or Ｉmm．）〈、ＥＳ：Ｃ
ＡＣＴＬｘ〉 ＊ＥＲＸ ダブルワ−ドレジスタ ＲＸ ワ−ドレジスタ
【００４８】
【発明の効果】本発明によれば、以下の効果がある。 １．大きなリニアメモリシステムを必要とせず、その操
作はすべてＣＰＵに頼らなくともアドレッシング処理
や、アクセス命令処理ができる。従って、メモリ空間の
管理やアクセス操作をＯＳやソフトで記述する必要がな
く、汎用性に富みながら、オ−バ−ヘッドを小さくする
ことができる。 ２．メモリをアクセスするのに必要な命令数が減少する
ことによって、命令コ−ドを保持するのに多くのメモリ
を必要としない。１デ−タを読み書きする一連の操作が
わずかな命令コ−ド数で済むため、１メモリアクセス当
たりのコストを低くすることができる。 ３．上記１．、２．より、コストオリエンテッドな産業
用計算機を設計する際、メモリの占めるコストを最小限
に押さえることができる。 ４．命令コ−ド列や配列デ−タ列（ファイルシステム、
数値処理デ−タ、テ−ブル、モデルデ−タ等）等、ベク
トル的に処理できるデ−タがメモリシステムの大半を占
めることを前提として設計しているので、アドレッシン
グ処理等を事前に実行しておくことができるため、アク
セス時に無駄な操作がなくなり、短いアクセス時間で高
速にアクセスすることが可能となる。 ５．ＣＰＵ内でのアドレッシング処理が必要なくなるた
め、アクセス待ちオ−バ−ヘッドが少なくなり、指定し
た（アドレッシングした）デ−タ（オペランドデ−タ）
を素早くＣＰＵ内に取り込み、そのデ−タに処理を加え
ることができる。 以上から、ＣＰＵ側のアクセス効率をより高め、ＣＰＵ
自体の高速化に寄与できる効果がある。
作はすべてＣＰＵに頼らなくともアドレッシング処理
や、アクセス命令処理ができる。従って、メモリ空間の
管理やアクセス操作をＯＳやソフトで記述する必要がな
く、汎用性に富みながら、オ−バ−ヘッドを小さくする
ことができる。 ２．メモリをアクセスするのに必要な命令数が減少する
ことによって、命令コ−ドを保持するのに多くのメモリ
を必要としない。１デ−タを読み書きする一連の操作が
わずかな命令コ−ド数で済むため、１メモリアクセス当
たりのコストを低くすることができる。 ３．上記１．、２．より、コストオリエンテッドな産業
用計算機を設計する際、メモリの占めるコストを最小限
に押さえることができる。 ４．命令コ−ド列や配列デ−タ列（ファイルシステム、
数値処理デ−タ、テ−ブル、モデルデ−タ等）等、ベク
トル的に処理できるデ−タがメモリシステムの大半を占
めることを前提として設計しているので、アドレッシン
グ処理等を事前に実行しておくことができるため、アク
セス時に無駄な操作がなくなり、短いアクセス時間で高
速にアクセスすることが可能となる。 ５．ＣＰＵ内でのアドレッシング処理が必要なくなるた
め、アクセス待ちオ−バ−ヘッドが少なくなり、指定し
た（アドレッシングした）デ−タ（オペランドデ−タ）
を素早くＣＰＵ内に取り込み、そのデ−タに処理を加え
ることができる。 以上から、ＣＰＵ側のアクセス効率をより高め、ＣＰＵ
自体の高速化に寄与できる効果がある。
【図１】本発明の二次元配列メモリシステムの一実施例
を示すブロック図である。
を示すブロック図である。
【図２】メモリアレイの１ユニット分の構成説明図であ
る。
る。
【図３】コラムアドレスレジスタファイル（ＣＡＲＥＧ
Ｆ）の構成例を示すブロック図である。
Ｆ）の構成例を示すブロック図である。
【図４】コラムアドレスカウンタ（ＣＡＣＮＴ）の構成
例を示すブロック図である。
例を示すブロック図である。
【図５】ＰＡコントローラの基本命令セットの一覧であ
る。
る。
【図６】ＰＡコントローラ命令ＷＴＣＤ５およびＲＤＣ
Ｄ５のモード選択コードを示す図である。
Ｄ５のモード選択コードを示す図である。
【図７】モードレジスタセット命令発行時の機能一覧で
ある。
ある。
【図８】モードレジスタの内容に対応するアドレッシン
グ処理を示す図である。
グ処理を示す図である。
【図９】ＰＡコントローラ基本命令のアセンブリ言語に
おける命令セットモデルを示す図である。
おける命令セットモデルを示す図である。
【図１０】バンクポイント操作指令、モードビットセッ
ト命令及びアクセス命令のアセンブリ言語におけるパラ
メータセッティングモデルを示す図である。
ト命令及びアクセス命令のアセンブリ言語におけるパラ
メータセッティングモデルを示す図である。
【図１１】ＣＡコントローラの基本命令セットの一覧で
ある。
ある。
【図１２】モードレジスタの右ビットの機能を示す図で
ある。
ある。
【図１３】ＣＡコントローラのサポートしているアクセ
ス命令セットを示す図である。
ス命令セットを示す図である。
【図１４】ＣＡコントローラ基本命令のアセンブリ言語
における命令セットモデルを示す図である。
における命令セットモデルを示す図である。
【図１５】ＣＡコントローラのモードレジスタへのデー
タ設定パラメータモデルである。
タ設定パラメータモデルである。
【図１６】ＣＡコントローラにおけるアセンブリ言語表
現のアクセス命令セットモデルである。
現のアクセス命令セットモデルである。
１００１ メモリアレイ １００２ メモリアレイ １００３ アクセス制御部 １００４ アクセス制御部 １００９ ペ−ジコントロ−ラ １０１０ コラムアドレスコントロ−ラ １０１１ ページアドレスレジスタファイル １０１２ コラムアドレスレジスタファイル １０１３ メインＣＰＵ部 １０１８ コラムアドレスカウンタ １０１９ アドレスラッチ １０２３ マシンステートコントローラ １０２７ マシンステ−トコントロ−ラ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06
Claims (7)
- 【請求項１】 ぺ一ジポインタとコラムポインタの組で
アドレス指定を行うように構成されたメモリアレイと、
前記ぺ一ジポインタを生成するページアドレスコントロ
ーラと、前記コラムポインタを生成するコラムアドレス
コントローラとを備え、ＣＰＵとメインバスを介して接
続されて動作する二次元配列型メモリシステムであっ
て、 前記ページアドレスコントローラは、 その各々がページポインタを格納する複数のページアド
レスレジスタと、 このぺージアドレスレジスタに格納されたページポイン
タの更新方法を示すモード情報を格納するページアドレ
ス用モードレジスタと、 ぺ一ジアドレスレジスタに格納されたページポインタを
更新するためのぺ一ジアドレスカウンタと、 ＣＰＵからのコマンド入力を解読するためのページアド
レス用デコーダと、 起動信号が与えられているときにＣＰＵから当該メモリ
システムに対するアクセスを示すコマンドが入力された
ときに、そのコマンド入力のタイミングで前記ページア
ドレス用デコーダにより解読されたコマンドの内容に従
って前記ページアドレスレジスタを1つ選択し、この選
択したページアドレスレジスタのぺ一ジポインタが前記
ページアドレス用モードレジスタに格納されたモード惰
報に従って前記ペーシアドレスカウンタによって更新さ
れるように制御する機能を備えたぺ一ジアドレス用制御
部と、を有し、 前記コラムアドレスコントローラは、 その各々がコラムポインタを格納する複数のコラムアド
レスレジスタと、 このコラムアドレスレジスタに格納されたコラムポイン
タの更新方法を示すモード情報を格納するコラムアドレ
ス用モードレジスタと、 コラムアドレスレジスタに格納されたコラムポインタを
更新するためのコラムアドレスカウンタと、 ＣＰＵからのコマンド入力を解読するためのコラムアド
レス用デコーダと、 ページポインタおよぴコラムポインタをラッチして前記
メモリアレイヘ出力するためのラッチ回路と、 ＣＰＵから当該メモリシステムに対するアクセスを示す
コマンドが入力されたときに、そのコマンド入力のタイ
ミングで前記ラッチ回路にラッチされていたページポイ
ンタおよぴコラムポインタを前記メモリアレイヘ出力し
てメモリアレイとＣＰＵとの聞のデータアクセスが行わ
れるように制御するとともに、前記タイミングと同じタ
イミングで前記起動信号を前記ぺ一ジアドレスコントロ
ーラヘ出力し、前記コラムアドレス用デコーダにより解
読されたコマンドの内容に従って前記コラムアドレスレ
ジスタを１つ選択し、この選択したコラムアドレスレジ
スタのコラムポインタが前記コラムアドレス用モードレ
ジスタに格納されたモード情報に従って前記コラムアド
レスカウンタによって更新されるように制御し、こうし
て前記ぺ一ジアドレスコントローラおよぴ当核コマンド
アドレスコントローラにより更新されたぺ一ジポインタ
およぴコラムポインタを前記ラッチ回路ヘラツチするよ
うに制御する機能を加えたコラムアドレス用制御部と、 を有したことを特微とする二次元配列型メモリシステ
ム。 - 【請求項２】 請求項１に記載の二次元配列型メモリシ
ステムにおいて、前記ぺ一ジアドレスコントローラはＣ
ＰＵからオフセット値が設定可能なぺ一ジアドレス用オ
フセットレジスタを有し、前記ページアドレス用モード
レジスタに格納された前記モード情報による指示があっ
たときには、前記ぺ一ジアドレス用制御部は前記ぺ一ジ
アドレス用カウンタにより前記選択されたページアドレ
スレジスタのページポインタを前記ぺ一ジアドレス用オ
フセットレジスタのオフセット値を用いて更新するよう
に制御することを特徴とする二次元配列型メモリシステ
ム。 - 【請求項３】 請求項１に記載の二次元配列型メモリシ
ステムにおいて、前記コラムアドレスコントローラはＣ
ＰＵからオフセット値が設定可能なコラムアドレス用オ
フセットレジスタを有し、前記コラムアドレス用モード
レジスタに格納された前記モード情報による指示があっ
たときには、前記コラムアドレス用制御部は前記コラム
アドレス用カウン夕により前記選択されたコラムアドレ
スレジスタのコラムポインタを前記コラムアドレス用オ
フセットレジスタのオフセット値を用いて更新するよう
に制御することを特徹とする二次元配列型メモリシステ
ム。 - 【請求項４】 請求項１に記載の二次元配列型メモリシ
ステムにおいて、前記ページアドレスレジスタと互いに
データを転送可能な第１ページアドレス用テンポラリレ
ジスタを設けたことを特徴とする二次元配列型メモリシ
ステム。 - 【請求項５】 請求項１に記載の二次元配列型メモリシ
ステムにおいて、前記コラムアドレスコントローラに前
記コラムアドレスレジスタと互いにデータ転送可能な第
１コラムアドレス用テンポラリレジスタを設けたことを
特徴とする二次元配列型メモリシステム。 - 【請求項６】 請求項１に記載の二次元配列型メモリシ
ステムにおいて、前記ページアドレスコントーラに中央
処理装置から直接アドレス設定可能な第２テンポラリレ
ジスタとマルチプレクサとを設け、このマルチプレクサ
により前記選択されたページアドレスレジスタのページ
ポインタと前記第２テンポラリレジスタに設定されたペ
ージポインタとを選択して出力するようにしたことを特
徴とする二次元配列型メモリシステム。 - 【請求項７】 請求項１に記載の二次元配列型メモリシ
ステムにおいて、前記コラムアドレスコントローラに中
央処理装置から直接アドレス設定可能な第２テンポラリ
レジスタとマルチプレクサとを設け、このマルチプレク
サにより前記選択されたコラムアドレスレジスタのコラ
ムポインタと前記第２テンポラリレジスタに設定された
コラムポインタとを選択して出力するようにしたことを
特徴とする二次元配列型メモリシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23241692A JP3345050B2 (ja) | 1992-08-31 | 1992-08-31 | 二次元配列型メモリシステム |
| US08/113,811 US5724540A (en) | 1988-03-28 | 1993-08-31 | Memory system having a column address counter and a page address counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23241692A JP3345050B2 (ja) | 1992-08-31 | 1992-08-31 | 二次元配列型メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683696A JPH0683696A (ja) | 1994-03-25 |
| JP3345050B2 true JP3345050B2 (ja) | 2002-11-18 |
Family
ID=16938914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23241692A Expired - Fee Related JP3345050B2 (ja) | 1988-03-28 | 1992-08-31 | 二次元配列型メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3345050B2 (ja) |
-
1992
- 1992-08-31 JP JP23241692A patent/JP3345050B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683696A (ja) | 1994-03-25 |
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