JPH10247150A

JPH10247150A - データ処理システム

Info

Publication number: JPH10247150A
Application number: JP9050180A
Authority: JP
Inventors: Toru Hongo; 亨本合; Giichi Aoto; 義一青砥
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1997-03-05
Filing date: 1997-03-05
Publication date: 1998-09-14

Abstract

(57)【要約】【課題】複数のデバイスを同一エリアに可変にマッピ
ングできるデータ処理システムを提供する。【解決手段】複数エリアの各エリアを更に細分化した
領域を任意に選択する第１の情報（＿ＣＳ７〜＿ＣＳ
０，ＳＷ２〜ＳＷ０，Ａ２１〜Ａ１９）と、第１の情報
で指定された領域毎に使用又は不使用を指示する第２の
情報（＿ＲＢ７〜＿ＲＢ０）を入力し、前記第２の情報
により使用が指示された領域に対するアクセスを第１の
情報に基づいて検出したときに第１の論理手段（３０
Ｂ）は第１記憶手段（３１）をチップ選択とし、第１の
論理手段が前記不使用領域に対するアクセスを第１の情
報に基づいて検出したときに第２の論理手段（３０Ａ）
は第２の記憶手段（３２）の動作を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サの外部アドレス空間に配置した記憶手段のマッピング
を可変にできるデータ処理システムに関し、例えばエミ
ュレータに適用して有効な技術に関する。

【０００２】

【従来の技術】エミュレータはターゲットシステムのメ
モリを代替するための代替メモリを一般的に備えてい
る。代替メモリのマッピングは、代替されるべきメモリ
アドレスに応じて可変に設定されることになる。このと
き、代替メモリのマッピングを可変にするには、多数の
ディップスイッチの状態に従って代替メモリのマッピン
グを変更にできるが、代替メモリの配置を細かく設定で
きるようにするには多数のディップスイッチを操作しな
ければならず実用的ではない。そこで、ディップスイッ
チの代わりにレジスタを用い、マイクロプロセッサのソ
フトウェアを介して前記レジスタに制御データを設定し
て、代替メモリのマッピングを可変にすることについて
検討した。

【０００３】

【発明が解決しようとする課題】しかしながら、外部メ
モリ空間にそのようなレジスタを新たに追加すると、レ
ジスタをマッピングするための領域が必要になり、その
ような領域には別のデバイスを新たにマッピングできな
くなる。これによって、ユーザ空間の利用形態によって
は、ユーザ空間を制限することにもなり、エミュレータ
によるソフトウェアデバッグ若しくはシステムデバッグ
の効率が低下し、また、エミュレータの使い勝手も悪化
することが予想される。

【０００４】本発明の目的は、マイクロプロセッサの外
部アドレス空間にアドレスを重複させて複数のデバイス
をマッピングできると共に、マッピングエリアを可変に
できるデータ処理システムを提供する。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、データ処理システムは、複数種
類のデータバスサイズに対して複数種類のデータアクセ
スサイズを許容し、外部アクセスに際して、データバス
サイズに対するデータ位置を示すストローブ信号（＿Ｗ
Ｅ３〜＿ＷＥ０）を出力するバスコントローラ（９）を
有するマイクロプロセッサ（１）と、データバスを介し
て前記マイクロプロセッサに結合された第１の記憶手段
（３１）と、前記第１の記憶手段のマッピングアドレス
の一部に重ねて配置された第２の記憶手段（３２）と、
前記第１及び第２の記憶手段の動作を排他的に制御する
制御手段（３０Ｂ，３０Ａ）とを有する。前記制御手段
は、外部アドレス空間を構成する複数エリアの中から選
択されたエリアに対するアクセスを検出する第１の論理
手段（３２１）と、前記複数エリアの各エリアを更に細
分化した領域の中で選択された領域に対する使用又は不
使用を示す第２の論理手段（３２０）と、第１の論理手
段によるアクセス検出を条件に、当該アクセスにおける
前記ストローブ信号の出力態様が第１の記憶手段に対す
るアクセス態様以外の態様であることを検出することに
基づいて前記第２の記憶手段の動作を選択する第３の論
理手段（３０A）と、前記第３の論理手段による第２の
記憶手段の動作選択に呼応して第１の記憶手段を動作非
選択とし、前記第３の論理手段による第２の憶手段の動
作非選択及び第２の論理手段による使用指示の状態に呼
応して第１の記憶手段を動作選択とする第４の論理手段
（３２２）と、を含む。

【０００８】上記によれば、第１の論理手段によって選
択されるエリアに第２の記憶手段を自由にマッピングで
きる。同一エリアに配置された第１及び第2の記憶手段
に対する排他的な動作選択は第4の論理手段が行う。第1
の記憶手段は、第2の論理手段による使用又は不使用の
指示によってエリア内の分割領域に自由にマッピングで
きる。換言すれば、選択されるエリアの分割領域毎に、
第1の記憶手段をマッピングできる。

【０００９】第2の論理手段が用いるところのエリア内
分割領域における使用又は不使用を指示するための情報
を第2の記憶手段に保持させれば、第1の記憶手段のマッ
ピングを可変にするとき、それを制御する情報が格納さ
れる第2の記憶手段によってマイクロプロセッサの外部
アドレス空間が固定的に制限されることを阻止できる。
第１の記憶手段をエミュレータの代替メモリとすれば、
代替メモリのマッピングを可変にするための第２の記憶
手段がユーザ空間を制限することもなく、エミュレータ
によるソフトウェアデバッグ若しくはシステムデバッグ
の効率を向上させ、また、エミュレータの使い勝手も向
上させることができる。

【００１０】

【発明の実施の形態】《マイクロプロセッサ》図１にはマイクロプロセッサの
一例ブロック図が示される。同図に示されるマイクロプ
ロセッサ１は、３２ビットＲＩＳＣ(Reduced Instructi
on Set Computer)アーキテクチャを有し、１６ビット固
定長命令を実行する。

【００１１】このマイクロプロセッサ１は、浮動小数点
ユニット２を有する。さらに、マイクロプロセッサ１は
中央処理装置（ＣＰＵ）３を有し、このＣＰＵ３は整数
を処理する能力を持つ整数ユニットとされる。前記ＣＰ
Ｕ３は３２ビットデータバス４を介して前記浮動小数点
ユニット２に結合されている。ＣＰＵ３及び浮動小数点
ユニット２は命令バス５を介して命令キャッシュユニッ
ト６から命令を取り込む。命令アドレスはＣＰＵ３から
命令キャッシュユニット６に与えられる。データキャッ
シュユニット７は、前記データバス４に接続され、デー
タアドレスバス８を介してＣＰＵ３からデータアドレス
が供給される。前記データキャッシュユニット７及び命
令キャッシュユニット６は、夫々図示を省略するキャッ
シュコントローラ及びキャッシュメモリを備えている。
前記命令キャッシュユニット６及びデータキャッシュユ
ニット７はデータ信号やコントロール信号を含むキャッ
シュバス１３を介してバスコントローラ９に接続され
る。命令キャッシュユニット６におけるキャッシュミス
等に起因する外部アクセスのための命令アドレスは前記
バスコントローラ９に与えられる。また、データキャッ
シュユニット７におけるキャッシュミス等に起因する外
部アクセスのためのデータアドレスは前記バスコントロ
ーラ９に与えられる。バスコントローラ９はそれら命令
アドレス又はデータアドレスに従って、代表的に図示さ
れたアドレス出力端子２２に結合されたアドレスバス２
３、データ入出力端子２０に結合されたデータバス２
１、及び制御端子２４に結合されたコントロールバス２
５を介して外部メモリなどをアクセスするための外部バ
スサイクルを起動する。また、バスコントローラ９には
タイマやシリアルコミュニケーションインタフェースコ
ントローラ等の周辺回路１０が周辺バス１１を介して接
続されている。図１に示されるマイクロプロセッサは、
単結晶シリコンのような１個の半導体基板に形成されて
いる。

【００１２】前記浮動小数点ユニット（以下単にＦＰＵ
とも称する）２は浮動小数点処理のためにメモリからデ
ータ又は命令を要求することになる。前記ＦＰＵ２は、
データキャッシュユニット７のキャッシュメモリにデー
タをストアし又は当該キャッシュメモリからデータを獲
得するためのメモリアドレシング能力を持っていない。
ＣＰＵ３はＦＰＵ２に代わってキャッシュメモリなどを
アドレシングする機能を有する。ＣＰＵ３はＦＰＵ２の
ためにメモリからデータのフェッチを行うだけでなく、
ＣＰＵ３はまた、ＦＰＵ２のために浮動小数点命令を含
む全ての命令をメモリからフェッチする。命令はＣＰＵ
３とＦＰＵ２の双方に取り込まれてデコードされる。Ｃ
ＰＵ３は、デコードした命令がＣＰＵ命令である場合に
はそれによって指示される整数処理を実行する。また、
ＣＰＵ３は、デコードした命令がＦＰＵ命令である場合
には、ＦＰＵ２に代わって実行すべきアドレシング処理
などを行う。ＦＰＵ２は、デコードした命令がＦＰＵ命
令である場合にはそれによって指示される浮動小数点処
理を実行する。また、ＦＰＵ２は、デコードした命令が
ＣＰＵ命令である場合にはその命令を無視する。

【００１３】《バスコントローラ》図２には前記バスコ
ントローラ９のうち、アクセス制御信号を生成する回路
部分の一例が示される。バスコントローラ９は、ウェイ
ト制御部９０、エリア制御部９１、及びメモリ制御部９
２等のバス制御論理を有し、この制御論理に対する動作
態様は、ウェイトコントロールレジスタＷＣＲ、バスコ
ントロールレジスタＢＣＲ１，ＢＣＲ２、メモリコント
ロールレジスタＭＣＲなどの代表的に示されたコントロ
ールレジスタの設定内容によって決定される。前記レジ
スタＷＣＲ、ＢＣＲ１，ＢＣＲ２，ＭＣＲはモジュール
バス９３及びバスインタフェース９４に結合され、マイ
クロプロセッサ１の内部バスを介してＣＰＵ３により制
御情報が設定される。

【００１４】ウェイト制御部９０は外部から供給される
ウェイト信号＿ＷＡＩＴ（記号＿はそれが付された信号
がローイネーブル信号であることを意味する）に基づい
て外部アクセスサイクルにウェイトサイクルを挿入す
る。

【００１５】前記エリア制御部９１はチップセレクトコ
ントローラとしての機能を有する。図３に例示されるよ
うに、マイクロプロセッサ１が管理する外部メモリ空間
の内の所定のアドレス空間（外部ユーザ空間）は７個の
エリア（エリア０〜エリア６）に分割されている。エリ
ア制御部９１は、前記リア０〜エリア６に対応してエリ
ア選択信号ＣＳ０〜ＣＳ６を形成する。エリア制御部９
１は、外部アクセスアドレスに応じたエリア選択信号を
アサート（真値若しくはイネーブルに）する。

【００１６】前記メモリ制御部９２は外部アクセスに際
して、バスアクセスの開始を指示するバススタート信号
＿ＢＳ、リード動作を指示するリード信号＿ＲＤ、書き
込み動作を指示するライトイネーブル信号＿ＷＥ３〜＿
ＷＥ０等を出力する。それらストローブ信号の出力タイ
ミングは、特に制限されないが、前記メモリコントロー
ルレジスタＭＣＲの設定内容によって決定される。

【００１７】前記バスコントロールレジスタＢＣＲ１に
は、前記各エリア０〜エリア６をどのようなメモリデバ
イスの制御に割り当てるか、例えば、ＲＯＭ、ＤＲＡ
Ｍ、シンクロナスＤＲＡＭ等の何れのメモリに割り当て
るかなどを指示する制御情報が設定される。また、前記
バスコントロールレジスタＢＣＲ２は前記各エリア０〜
エリア６毎にそのバスサイズを指定する情報が設定され
る。指定可能なバスサイズは３２ビット（ロングワー
ド）、１６ビット（ワード）又は８ビット（バイト）の
何れかとされる。したがってマイクロプロセッサ１に接
続できるデバイスのバス幅は、8ビット、１６ビット、
３２ビットの中から選ぶことができる。

【００１８】前記メモリ制御部９２は、上述のバスコン
トロールレジスタＢＣＲ２に指定されたデータバス幅に
応じたバスサイクルを起動する。このとき、外部デバイ
スに対する読み出し動作に関しては、特に制限されない
が、バスコントロールレジスタＢＣＲ２に対するアクセ
スデータサイズ（アクセスサイズ）の指定は不要であ
る。これは、マイクロプロセッサ１が、命令に従ってリ
ードデータを読み捨てできるようになっているからであ
る。すなわち、外部デバイスにデータを出力させ、命令
によって指定される必要なバイト位置にあるデータバス
のデータだけを取込み、不要なバイト位置のデータは、
取込まないことができるからである。したがって、リー
ド動作はデータバスサイズに等しいアクセスデータサイ
ズで行われる。一方、外部デバイスに関する書き込み
は、アクセスデータサイズを指定でき、データバス幅に
対してデータサイズのデータをアクセスするのに必要な
バスサイクルが単数又は複数回起動される。

【００１９】前記ライトアクセスにおけるデータサイズ
は、８ビット、１６ビット、又は３２ビットとされる。
このとき、外部デバイスにデータのバイト位置を示すス
トローブ信号として前記ライトイネーブル信号＿ＷＥ３
〜＿ＷＥ０を用いる。ライトイネーブル信号＿ＷＥ３〜
＿ＷＥ０は、バスD３１〜D０のバイト単位で割り当てら
れている。詳しくは、Ｄ３１〜Ｄ２４のバイトにはライ
トイネーブル＿ＷＥ３が割り当てられ、Ｄ２３〜Ｄ１６
のバイトにはライトイネーブル＿ＷＥ２が割り当てら
れ、Ｄ１５〜Ｄ８のバイトにはライトイネーブル＿ＷＥ
１が割り当てられ、Ｄ７〜Ｄ０のバイトにはライトイネ
ーブル＿ＷＥ０が割り当てられる。特に制限されない
が、以下の説明では、バイトデータの並び方を上位バイ
ト（MSBバイト）が０番地になるビッグエンディアンと
する。

【００２０】図４には３２ビットのデータバス幅が指定
されたときのデータサイズに応じたアクセス態様が示さ
れる。バイト書き込みアクセスの場合には、バイト単位
でバスサイクルが起動され、ライトアドレスに応じて何
れかのライトイネーブル信号が、＿ＷＥ３，＿ＷＥ２，
＿ＷＥ１，＿ＷＥ０がアサートされる。ワード書き込み
アクセスの場合には、ワードＤ３１〜Ｄ１６のアクセス
時にライトイネーブル信号＿ＷＥ３，＿ＷＥ２が同時に
アサートされ、ワードＤ１５〜Ｄ０のアクセス時にライ
トイネーブル信号＿ＷＥ１，＿ＷＥ０が同時にアサート
される。ロングワード書き込みアクセス時には全てのラ
イトイネーブル信号＿ＷＥ３〜＿ＷＥ０が同時にアサー
トされる。

【００２１】図５には１６ビットのデータバス幅が指定
されたときのデータサイズに応じたアクセス態様が示さ
れる。この場合にはデータバスＤ１５〜Ｄ０だけが有効
であるから、ストローブ信号としてライトイネーブル信
号＿ＷＥ１，＿ＷＥ０が利用される。

【００２２】図６には８ビットのデータバス幅が指定さ
れたときのデータサイズに応じたアクセス態様が示され
る。この場合にはデータバスＤ７〜Ｄ０だけが有効であ
るから、ストローブ信号としてライトイネーブル信号＿
ＷＥ０が利用される。

【００２３】ここで、マイクロプロセッサ１が外部に出
力するアドレス信号はバイト単位のアドレス信号であ
る。外部アクセスのとき、マイクロプロセッサ１は、ア
クセスデータサイズとバスサイズに応じてアドレス信号
の下位2ビットＡ１，Ａ０の値を決定する。すなわち、
マイクロプロセッサは、所要サイズのデータをバスサイ
ズに従ってアクセスするのに必要な正規のアドレス信号
を出力する。例えば図４の３２ビットデータバス幅にお
ける外部アクセスの場合、アクセスデータサイズが３２
ビットのときは（ＷＥ３〜ＷＥ０は同時にアサートさ
れ）、図７に例示されるように、Ａ１，Ａ０＝０，０と
する。アクセスデータサイズが１６ビットのときは（Ｗ
Ｅ３〜ＷＥ０は２本同時にアサートされ）、図８に例示
されるように、Ａ１，Ａ０＝Ｘ，０（Ｘは１又は０）と
する。アクセスデータサイズが８ビットのときは（ＷＥ
３〜ＷＥ０は１本づつアサートされ）、図９及び図１０
に例示されるようにＡ１，Ａ０＝Ｘ，Ｘ（Ｘは１又は
０）とする。

【００２４】《代替メモリのマッピング》図１１にはマ
イクロプロセッサの外部メモリ空間に配置した外部メモ
リのマッピングを可変にするデータ処理システムの一例
が示される。同図に示されるデータ処理システムは、エ
ミュレータの一部を構成する。即ち、マイクロプロセッ
サ１は図示を省略するターゲットシステムを代替するた
めのエミュレーション用のプロセッサとされる。図１１
において３１で示されるものは、図示を省略するターゲ
ットシステムのメモリを代替するための代替メモリであ
る。代替メモリ３１は、マイクロプロセッサ１の外部メ
モリ空間であるエリア０〜エリア６の領域を、ターゲッ
トシステムの構成に応じて任意に代替するための外部メ
モリである。代替メモリ３１を細分化したブロックの
内、どのブロックを使用し、どのブロックを不使用にす
るかを決定する情報は、レジスタＲＥＧ３から与えら
れ、与えられた情報は選択信号ＳＷ２〜ＳＷ０に従って
選択される。前記制御レジスタＲＥＧ３を含むレジスタ
回路３２は、エミュレータの制御用レジスタを代表する
回路である。このレジスタ回路３２は、代替メモリ３１
と同様に、マイクロプロセッサ１の外部アドレス空間に
配置されている。第１制御回路３０Ｂ及び第２制御回路
３０Ａは、レジスタＲＥＧ３に設定されたデータなどに
したがって、代替メモリ３１のチップ選択制御を行う。
また、レジスタ回路３２に含まれるレジスタＲＥＧ３〜
ＲＥＧ０に対する書き込み制御を行う。

【００２５】前記レジスタ回路３２にはデータバスの最
下位バイトＤ７〜Ｄ０が結合されている。レジスタ回路
３２に含まれる各レジスタＲＥＧ０〜ＲＥＧ３はシステ
ムリセットに際して全ビット論理値“０”に初期化され
る。そして、前記レジスタＲＥＧ０〜ＲＥＧ３の中の一
つのレジスタＲＥＧ３の７ビットは、マスク信号＿ＲＢ
０〜＿ＲＢ７として第１制御回路３０Ｂに供給される。
ＲＷＥ３〜ＲＷＥ０はレジスタＲＥＧ０〜ＲＥＧ３に対
するレジスタライトイネーブル信号である。＿ＣＳＭＥ
Ｍは代替メモリ３１のチップ選択信号である。ＳＷ２〜
ＳＷ０は、特に制限されないが、マイクロプロセッサ１
の実装ボードなどに配置された図示を省略するディップ
スイッチの状態に応じて生成される３ビットの選択信号
である。この選択信号ＳＷ２〜ＳＷ０は代替メモリ３１
をマッピングしようとするエリアのエリア選択信号を選
択するための制御情報である。エリア選択検出信号ＡＲ
ＥＡはチップ選択信号＿ＣＳＭＥＭのネゲートに応じて
第２制御回路３０Ａによるレジスタライト動作を可能に
するための制御信号である。

【００２６】図１２には前記第１制御回路３０Ｂの一例
が示される。第１制御回路３０Ｂはセレクタ３２０，３
２１、前記セレクタ３２０，３２１の出力と、後述する
信号３１４とを３入力とするナンドゲート３２２、及び
前記セレクタ３２１の出力を入力とするインバータ３２
３を有する。前記セレクタ３２０は、３ビットのアドレ
スビットＡ２１〜Ａ１９に基づいて前記８ビットのマス
ク信号＿ＲＢ〜＿ＲＢ０の内の１ビットを選択する。前
記セレクタ３２１は、３ビットの選択信号ＳＷ２〜ＳＷ
０に基づいて前記７ビットのエリア選択信号＿ＣＳ６〜
＿ＣＳ０の内の１ビットを選択する。インバータ３２３
の出力がエリア選択検出信号ＡＲＥＡとされる。ナンド
ゲート３２２の出力は代替メモリ３１のチップ選択信号
＿ＣＳＭＥＭとされる。

【００２７】前記選択信号ＳＷ２〜ＳＷ０は、代替メモ
リ３１が配置されるエリアを指定する。例えば代替メモ
リ３１をエリア１（＿ＣＳ１で選択されるエリア）に配
置するとき、信号ＳＷ２〜ＳＷ０はエリア選択信号＿Ｃ
Ｓ１を選択するように設定される。このとき、前記３ビ
ットＡ２１〜Ａ１９は代替メモリ３１が配置されたエリ
アを８分割する信号とみなすことができる。したがっ
て、セレクタ３２０は、代替メモリ３１が配置されたエ
リアの８分割された領域における任意の分割領域単位
で、即ちアドレスビットＡ２１〜Ａ１９の値に応じて、
マスクビット＿ＲＢ７〜＿ＲＢ０の内の１ビットを選択
できる。マイクロプロセッサ１による外部アクセスにお
いてセレクタ３２１で選択されるエリア選択信号がロー
レベルのとき（マイクロプロセッサ１はそのエリア選択
信号で選択されるエリアのデバイスをアクセスしようと
している）、チップ選択信号＿ＣＳＭＥＭがアサートさ
れるか否かは、セレクタ３２０の出力と信号３１４とに
よって決定される。前記信号３１４がローレベル（後述
するようにレジスタ回路３２に対するアクセス態様でな
い場合）のとき、セレクタ３２０で選択されたマスクビ
ットがハイレベルならばチップ選択信号＿ＣＳＭＥＭが
アサートされ、セレクタ３２０で選択されたマスクビッ
トがローレベルならチップ選択信号＿ＣＳＭＥＭはネゲ
ートされる。したがって、第１の制御回路３０Ｂによれ
ば、マイクロプロセッサ１の外部アドレス空間（エリア
６〜エリア０）に対して、選択された前記エリア（エリ
ア６〜エリア０の何れか）の前記８分割された領域（Ａ
２１〜Ａ１９で指定される領域）を最小単位として、任
意の領域に任意の記憶容量をもって代替メモリ３１をマ
ッピングすることができる。選択信号ＳＷ２〜ＳＷ０に
よって代替メモリ３１に割り当てられるエリア（エリア
６〜エリア０の内の何れか一つのエリア）の中で当該代
替メモリ３１のマッピングを除外するには、マスクビッ
ト＿ＲＢ７〜＿ＲＢ０の任意のビットをローレベルに設
定すればよい。

【００２８】前記インバータ３２３の出力は、エリア選
択信号＿ＣＳ０〜＿ＣＳ６の中でアサートされたエリア
選択信号がセレクタ３２１で選択されることによってア
サートされる。エリア選択検出信号ＡＲＥＡは、前記レ
ジスタ回路３２のアクセスに利用される。以下レジスタ
回路３２のアクセス制御について説明する。

【００２９】マイクロプロセッサ１が例えば前記Ｄ７〜
Ｄ０に接続されたレジスタ回路３２をアクセスすると
き、データバス幅を８ビットに設定し、アクセスデータ
幅を３２ビットとし、図６に示される態様でアクセス動
作を起動することになる。即ち、マイクロプロセッサ１
はレジスタ回路３２がマッピングされたアドレス信号の
下位を（１）A1,A2=0,0、（２）A1,A2=0,1、（３）A1,A
2=1,0、（４）A1,A2=1,1に変化させて外部バスサイクル
を起動する。このとき、データバス幅が８ビットに設定
されているから、バスコントローラ９はライトイネーブ
ル信号＿ＷＥ０をローレベル（＿ＷＥ０＝Ｌ）にし、そ
の他のライトイネーブル信号＿ＷＥ３〜＿ＷＥ１を常時
ネゲートする。このレジスタアクセス態様を、図４の３
２ビットバスサイズにおけるバイトアクセスと比較する
と、前記（４）のA1,A2=1,1、＿ＷＥ０＝Ｌの状態は、
レジスタアクセスとメモリアクセスとの間で同じであ
る。但し、前記レジスタアクセスでは、上記メモリアク
セスで最初に起こり得ない（１）のような状態が現れる
から、この状態によってレジスタアクセスであることを
判定すれば、レジスタアクセスにおける前記（４）状態
をメモリアクセスにおける（４）の状態と区別すること
ができる。

【００３０】図１３には前記第２制御回路３０Ａの一例
が示される。ナンドゲート３００は、ライトイネーブル
信号＿ＷＥ３〜＿ＷＥ１がハイレベル（ネゲートレベ
ル）のときにライトイネーブル信号＿ＷＥ０の変化を検
出する回路手段である。アンドゲート３０１〜３０４
は、ナンドゲート３００の変化に同期して、順次Ａ１，
Ａ０＝（０，０）、（０，１）、（１，０）、（１，
１）を検出する。アンドゲート３０１〜３０４による検
出結果はラッチ回路３０５〜３０８に保持される。ラッ
チ回路３０５の出力はアンドゲート３０２，３０３の入
力に帰還され、ラッチ回路３０６の出力はアンドゲート
３０３の入力に帰還され、ラッチ回路３０７の出力はア
ンドゲート３０４の入力に帰還される。これにより、前
述したように、前記（４）のA1,A2=1,1、＿ＷＥ０＝Ｌ
の状態は、レジスタアクセスとメモリアクセスとの間で
同じであるが、それ以前の前記（１）A1,A2=0,0、＿Ｗ
Ｅ０＝Ｌ、（２）A1,A2=0,1、＿ＷＥ０＝Ｌ、（３）A1,
A2=1,0、＿ＷＥ０＝Ｌの状態がアンドゲート３０４の出
力に反映されるから、レジスタアクセスにおける前記
（４）の状態をメモリアクセスにおける前記（４）の状
態と区別することができる。前記ラッチ回路３０５〜３
０８の出力は後段のラッチ回路３０９〜３１２を介して
レジスタライトイネーブル信号ＲＷＥ３〜ＲＷＥ１とさ
れる。レジスタライトイネーブル信号ＲＷＥ３〜ＲＷＥ
１は図１４に示されるように順次アサートされ、これに
同期して、レジスタＲＥＧ０〜ＲＥＧ３に順次データが
書き込まれる。

【００３１】尚、前記アンドゲート３０１〜３０４によ
る検出はエリア選択検出信号ＡＲＥＡのアサートが条件
とされる。また、前記ラッチ回路３０５〜３１２のラッ
チ動作はクロック信号ＣＫＩＯに同期される。

【００３２】図１３の論理構成において、オアゲート３
１３の出力信号３１４は、エリア選択検出信号ＡＲＥＡ
のアサートとライトイネーブル信号＿ＷＥ３〜＿ＷＥ０
の上記変化に同期してハイレベルにされる。その期間は
図１４のＭＭＲＥ１とほぼ同じである。この信号３１４
は、前記第１制御回路３０Ｂに供給され、上記レジスタ
アクセス時に、前記代替メモリ３１をチップ非選択とす
るために利用される。

【００３３】図１１のシステムがリセットされると、レ
ジスタ回路３２は全ビット論理値“０”にされる。この
状態においてレジスタＲＥＧ３のマスクビット＿ＲＢ０
〜＿ＲＢ７もローレベルであり、代替メモリ３１がマッ
ピングされたエリアに対するアクセスに際して、エリア
選択検出信号ＡＲＥＡがアサートされる（＿ＣＳＭＥＭ
はネゲート）。したがって、リセット直後に、代替メモ
リ３１が配置されたエリアを目的として図６のアクセス
態様でレジスタ回路３２のアクセス動作を起動すれば、
レジスタＲＥＧ３のマスクビット＿ＲＢ０〜＿ＲＢ７を
所望に変化させることができると共に、レジスタＲＥＧ
２〜ＲＥＧ０に所望の情報を書き込むことができる。

【００３４】したがって、図１１のシステムにおいて選
択信号ＳＷ２〜ＳＷ０の設定状態に応じて代替メモリ３
１をエリア６〜エリア０の任意のエリアに配置すること
ができる。そして、代替メモリ３１が配置されているエ
リアの中で、当該代替メモリ３１が利用する領域も任意
に設定することができる。その設定は、レジスタＲＥＧ
３のデータ＿ＲＢ７〜＿ＲＢ０によって任意に行うこと
ができる。そして、当該レジスタＲＥＧ３は、代替メモ
リ３１が配置されたエリアの中の任意の領域に配置でき
る。この例では、レジスタ回路３２に対してリードアク
セスはできないが、レジスタ回路３２に設定された情報
を常に後段の回路に供給すれば足りるような用途では何
ら問題はない。即ち、マイクロプロセッサ１がレジスタ
回路３２をリードすることなく、レジスタ回路３２がそ
の保持情報を常時出力すればよい。図１１においてレジ
スタＲＥＧ２〜ＲＥＧ０はエミュレーション制御のため
のその他の用途に向けられている。マスクビット＿ＲＢ
のビット数をもっと増やす場合には、レジスタＲＥＧ２
〜ＲＥＧ０をその用途に振り当てることも可能である。

【００３５】上記図１１のシステムによれば、エミュレ
ータのようなシステムにおいて、ターゲットプロセッサ
としてのマイクロプロセッサ１の外部メモリ空間の任意
のエリアに代替メモリを配置でき、そのエリアの中で代
替メモリ３１が利用する領域を更に細分化して設定で
き、それを設定するためのレジスタ回路３２の配置は、
当該代替メモリ３１が配置されるメモリ空間を動的に利
用できる。したがって、代替メモリの利用状況に応じて
レジスタをどこにでも配置でき、そのようなレジスタが
常にユーザメモリ空間を制限することはない。ターゲッ
トシステム若しくはターゲットプログラムの相違に応じ
て、ユーザプログラムの実行の支障にならない領域に前
記レジスタ回路３２を配置できる。そのような構成をア
ドレス空間切換え用のスイッチで実現しようとする場合
には回路規模の大きなスイッチ回路が必要になるが、上
記の例では比較的小さなハードウェアで実現できる。

【００３６】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。例えば外部ユーザ空間に重
ねてマッピングするデバイスはレジスタに限定されず、
メモリやその他のデバイスであってもよい。そのような
デバイスはコントローラのコントロールレジスタであっ
てもよい。また、上記説明ではストローブ信号としてラ
イトイネーブル信号を用いたが、データストローブ信号
やリード信号、或いはリード・ライト信号等を用いても
よい。採用するストローブ信号の種類によっては、同一
アドレスにマッピングされたデバイスに対するアクセス
をリードアクセス、或いはリード及びライトアクセスの
双方に対して可能にすることができる。マイクロプロセ
ッサはＲＩＳＣに限定されずＣＩＳＣアーキテクチャー
であってもよい。また、バイトデータの配列に対するバ
イトアドレスはビッグエンディアンに限定されず、その
逆のリトルエンディアンであっても、また、双方を切り
換えて設定できるアーキテクチャーを有するものであっ
てもよい。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３８】すなわち、ストローブ信号の出力態様が第
1の記憶手段に対するアクセス態様に対して特殊な態様
であることを検出することに基づいて、第1の記憶手段
に代えて第2の記憶手段をアクセス可能にするから、第
１の論理手段によって選択されるエリアに第1の記憶手
段と共に第２の記憶手段を自由にマッピングできる。同
一エリアに配置された第１及び第2の記憶手段に対する
排他的な動作選択は第4の論理手段が行う。第1の記憶手
段は、第2論理手段による使用又は不使用の指示によっ
てエリア内の分割領域に自由にマッピングできる。換言
すれば、選択されるエリアの分割領域毎に、第1の記憶
手段をマッピングできる。

【００３９】第2の論理手段が用いるところのエリア内
分割領域における使用又は不使用を指示するための情報
を第2の記憶手段に保持させれば、第1の記憶手段のマッ
ピングを可変にするとき、それを制御する情報が格納さ
れる第2の記憶手段によってマイクロプロセッサの外部
アドレス空間が固定的に制限されることを阻止できる。
第1の記憶手段をエミュレータの代替メモリとすると
き、代替メモリのマッピングを可変にするための第2の
記憶手段がユーザ空間を制限することもない。

【図面の簡単な説明】

【図１】マイクロプロセッサの一例ブロック図である。

【図２】バスコントローラのうちアクセス制御信号を生
成する回路部分の一例ブロック図である。

【図３】マイクロプロセッサが管理する外部メモリ空間
の一例説明図である。

【図４】３２ビットのデータバス幅が指定されたときの
データサイズに応じたアクセス態様の説明図である。

【図５】１６ビットのデータバス幅が指定されたときの
データサイズに応じたアクセス態様の説明図である。

【図６】８ビットのデータバス幅が指定されたときのデ
ータサイズに応じたアクセス態様の説明図である。

【図７】図４の３２ビットデータバス幅における外部ア
クセスの場合にアクセスデータサイズが３２ビットのと
きのアクセス動作の一例を示すタイミングチャートであ
る。

【図８】図４の３２ビットデータバス幅における外部ア
クセスの場合にアクセスデータサイズが１６ビットのと
きのアクセス動作の一例を示すタイミングチャートであ
る。

【図９】図４の３２ビットデータバス幅における外部ア
クセスの場合にアクセスデータサイズが８ビットのとき
のアクセス動作の一例の前半を示すタイミングチャート
である。

【図１０】図４の３２ビットデータバス幅における外部
アクセスの場合にアクセスデータサイズが８ビットのと
きのアクセス動作の一例の後半を示すタイミングチャー
トである。

【図１１】本発明に係るデータ処理システムの一例ブロ
ック図である。

【図１２】第１制御回路の一例ブロック図である。

【図１３】第２制御回路の一例ブロック図である。

【図１４】図１１のシステムにおけるレジスタライトア
クセスの一例タイミングチャートである。

【符号の説明】

１マイクロプロセッサ３中央処理装置９バスコントローラ２１データバス（Ｄ３１〜Ｄ０）ＢＣＲ１，ＢＣＲ２バスコントロールレジスタＭＣＲメモリコントロールレジスタ＿ＣＳ６〜＿ＣＳ０チップ選択信号＿ＷＥ３〜＿ＷＥ０ライトイネーブル信号３０Ａ第２制御回路３０Ｂ第１制御回路３１代替メモリ３２レジスタ回路ＲＥＧ３〜ＲＥＧ０レジスタ＿ＣＳＭＥＭ代替メモリのチップ選択信号ＲＷＥ３〜ＲＷＥ０レジスタライトイネーブル信号ＡＲＥＡエリア選択検出信号＿ＲＢ７〜＿ＲＢ０マスクビット

Claims

【特許請求の範囲】

【請求項１】複数種類のデータバスサイズに対して複
数種類のデータアクセスサイズを許容し、外部アクセス
に際して、データバスサイズに対するデータ位置を示す
ストローブ信号を出力するバスコントローラを有するマ
イクロプロセッサと、データバスを介して前記マイクロ
プロセッサに結合された第１の記憶手段と、前記第１の
記憶手段のマッピングアドレスの一部に重ねて配置され
た第２の記憶手段と、前記第１及び第２の記憶手段の動
作を排他的に制御する制御手段とを有し、前記制御手段
は、外部アドレス空間を構成する複数エリアの中から選択さ
れたエリアに対するアクセスを検出する第１の論理手段
と、前記複数エリアの各エリアを更に細分化した領域の中で
選択された領域に対する使用又は不使用を示す第２の論
理手段と、第１の論理手段によるアクセス検出を条件に、当該アク
セスにおける前記ストローブ信号の出力態様が第１の記
憶手段に対するアクセス態様以外の態様であることを検
出することに基づいて前記第２の記憶手段の動作を選択
する第３の論理手段と、前記第３の論理手段による第２の記憶手段の動作選択に
呼応して第１の記憶手段を動作非選択とし、前記第３の
論理手段による第２の憶手段の動作非選択及び第２の論
理手段による使用指示の状態に呼応して第１の記憶手段
を動作選択とする第４の論理手段と、を含んで成るもの
であることを特徴とするデータ処理システム。
【請求項２】前記第１の記憶手段はエミュレータの代
替メモリであり、前記第２の記憶手段は前記第２の論理
手段が示す使用又は不使用を指示するための制御情報が
設定されるレジスタであることを特徴とする請求項１記
載のデータ処理システム。
【請求項３】前記第３の論理手段は、データバスサイ
ズとデータアクセスサイズに対するアドレス信号の下位
側の変化と、そのとき前記バスコントローラから出力さ
れる前記ストローブ信号とに関係によって、前記第２の
記憶手段の動作を選択するものであることを特徴とする
請求項１又は２記載のデータ処理システム。
【請求項４】前記バスコントローラは、ｎビット、２
ｎビット及び４ｎビットの各データバスサイズに対して
ｎビット、２ｎビット及び４ｎビットのデータアクセス
サイズを許容すると共に、ｎビット単位のデータの並び
方を最下位又は最上位のｎビット単位のデータを０番地
とするように規定し、外部アクセスに際して、データバ
スサイズに対するデータ位置をｎビット単位で示す３種
類のストローブ信号を出力し、前記第１の記憶手段は２ｎビット又は４ｎビットのデー
タバスサイズに対してアクセスされるメモリデバイスで
あり、前記第２の記憶手段はｎビットのデータバスサイズに対
してアクセスされる複数個のレジスタであり、前記第３の論理手段は、データバスサイズとデータアク
セスサイズに対するアドレス信号の下位側２ビットの変
化と前記バスコントローラから出力される前記ストロー
ブ信号との関係に基づいて、データバスサイズがｎビッ
ト、データアクセスサイズが４ｎビットのとき、アドレ
ス信号の下位側２ビットの変化に同期して前記複数個の
レジスタに対する動作選択信号を順次アサートするもの
であることを特徴とする請求項３記載のデータ処理シス
テム。