JPH07191903A - データ処理システムおよび動作方法 - Google Patents
データ処理システムおよび動作方法Info
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- JPH07191903A JPH07191903A JP6293671A JP29367194A JPH07191903A JP H07191903 A JPH07191903 A JP H07191903A JP 6293671 A JP6293671 A JP 6293671A JP 29367194 A JP29367194 A JP 29367194A JP H07191903 A JPH07191903 A JP H07191903A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range
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- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 メモリ管理ユニットＭＭＵ１４を利用するデ
ータ処理システム１０，２８および方法を提供する。 【構成】 プロセッサは、２つの特権動作モード、すな
わちユーザ動作モードおよびスーパバイザ動作モードを
有する。ＭＭＵ１４は、論理アドレス変換をキャッシュ
・アクセスおよびテーブルウォークを介して行う第１動
作モードと、第２動作モードとを有する。第２動作モー
ドでは、第１透過変換レジスタＴＴＲ１６，第２透過変
換レジスタＴＴＲ１８またはディフォルト番地２２のい
ずれか１つから変換属性ビットを与える。各ＴＴＲ１
６，１８は、異なるアドレス空間および異なるアドレス
指定されたメモリ・サイズをマッピングでき、ディフォ
ルト番地２２は、ＴＴＲ１６，１８の一方でマッピング
されなかったすべてのメモリを網羅する。ディフォルト
番地２２はプログラム可能で、ライト・プロテクション
を行い、特権モードから独立して属性ビットを与える。
ータ処理システム１０，２８および方法を提供する。 【構成】 プロセッサは、２つの特権動作モード、すな
わちユーザ動作モードおよびスーパバイザ動作モードを
有する。ＭＭＵ１４は、論理アドレス変換をキャッシュ
・アクセスおよびテーブルウォークを介して行う第１動
作モードと、第２動作モードとを有する。第２動作モー
ドでは、第１透過変換レジスタＴＴＲ１６，第２透過変
換レジスタＴＴＲ１８またはディフォルト番地２２のい
ずれか１つから変換属性ビットを与える。各ＴＴＲ１
６，１８は、異なるアドレス空間および異なるアドレス
指定されたメモリ・サイズをマッピングでき、ディフォ
ルト番地２２は、ＴＴＲ１６，１８の一方でマッピング
されなかったすべてのメモリを網羅する。ディフォルト
番地２２はプログラム可能で、ライト・プロテクション
を行い、特権モードから独立して属性ビットを与える。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、メモリにアク
セスするデータ・プロセッサに関し、さらに詳しくは、
透過的なアドレス変換レジスタを有するメモリ管理ユニ
ットに関する。
セスするデータ・プロセッサに関し、さらに詳しくは、
透過的なアドレス変換レジスタを有するメモリ管理ユニ
ットに関する。
【０００２】
【従来の技術】メモリ管理ユニットでは、メモリのいく
つかの大きなエリアの透過的なマッピングを必要とする
システムを満足させるため、透過変換レジスタ(transpa
rent translation register)がマッピングしない残りの
アドレス空間に対してメモリ・アクセス制御を行う必要
な場合がある。これは、部分的には、メモリ管理ユニッ
ト内に格納されたハードワイヤード・アクセス制御属性
ビットのセットによって行われる。このハードワイヤー
ド格納方法では、属性ビットがハードウェアの固定され
た格納番地に格納され、システム・ユーザまたはプログ
ラマによって変更できないので柔軟性がないという１つ
の大きな欠点がある。
つかの大きなエリアの透過的なマッピングを必要とする
システムを満足させるため、透過変換レジスタ(transpa
rent translation register)がマッピングしない残りの
アドレス空間に対してメモリ・アクセス制御を行う必要
な場合がある。これは、部分的には、メモリ管理ユニッ
ト内に格納されたハードワイヤード・アクセス制御属性
ビットのセットによって行われる。このハードワイヤー
ド格納方法では、属性ビットがハードウェアの固定され
た格納番地に格納され、システム・ユーザまたはプログ
ラマによって変更できないので柔軟性がないという１つ
の大きな欠点がある。
【０００３】
【発明が解決しようとする課題】あるシステムでは、Ｍ
ＭＵ(Memory Management Unit)がマッピングされていな
い空間に対してアクセス制御を行うため、特権モード依
存動作モードを内蔵している。具体的には、アイデンテ
ィティ変換モード(Identity Translation Mode)では、
アクセス制御は４つのエリア記述子(area descriptor)
のセットによって管理され、第１の記述子はスーパバイ
ザ空間命令アクセス(supervisor space instruction ac
cess) を制御するために用いられ、第２の記述子は、ス
ーパバイザ空間オペランド・アクセスを制御するために
用いられ、第３の記述子は、ユーザ空間命令アクセスを
制御するために用いられ、第４の記述子は、ユーザ空間
オペランド・アクセスを制御するために用いられる。こ
の方法では、スーパバイザ・エリア記述子はユーザ・プ
ログラムによる不正アクセスからスーパバイザ空間を保
護できないので、論理アドレス空間をスーパバイザ空間
とユーザ空間とに分割する必要があるという大きな欠点
がある。この方法の別の大きな欠点は、プログラマによ
って複数のレジスタを構築する必要があることである。
ＭＵ(Memory Management Unit)がマッピングされていな
い空間に対してアクセス制御を行うため、特権モード依
存動作モードを内蔵している。具体的には、アイデンテ
ィティ変換モード(Identity Translation Mode)では、
アクセス制御は４つのエリア記述子(area descriptor)
のセットによって管理され、第１の記述子はスーパバイ
ザ空間命令アクセス(supervisor space instruction ac
cess) を制御するために用いられ、第２の記述子は、ス
ーパバイザ空間オペランド・アクセスを制御するために
用いられ、第３の記述子は、ユーザ空間命令アクセスを
制御するために用いられ、第４の記述子は、ユーザ空間
オペランド・アクセスを制御するために用いられる。こ
の方法では、スーパバイザ・エリア記述子はユーザ・プ
ログラムによる不正アクセスからスーパバイザ空間を保
護できないので、論理アドレス空間をスーパバイザ空間
とユーザ空間とに分割する必要があるという大きな欠点
がある。この方法の別の大きな欠点は、プログラマによ
って複数のレジスタを構築する必要があることである。
【０００４】
【課題を解決するための手段】上記の欠点は本発明によ
って克服され、他の利点が達成される。１つの形態で
は、本発明は、データ処理システムにおいてメモリ・ア
クセス制御を行う方法からなり、データ処理システム
は、少なくとも２つのプロセッサ特権動作モードを有す
る。論理アドレスは、データ・プロセッサ内のメモリ管
理ユニットに与えられる。論理アドレスの一部は、第１
透過変換レジスタ内の所定のビット数と選択的に比較さ
れる。論理アドレス信号のこの一部が第１透過変換レジ
スタの所定のビット数に等しい場合に、第１制御信号は
アサートされる。論理アドレスの一部は、第２透過変換
レジスタ内の所定のビット数と選択的に比較される。論
理アドレスのこの一部が第２透過変換レジスタの所定の
ビット数に等しい場合に、第２制御信号はアサートされ
る。第１透過変換レジスタからの属性ビット，第２透過
変換レジスタからの属性ビットまたはデフォルト格納番
地からの属性ビットは、第１制御信号または第２制御信
号のいずれかに基づいて選択される。デフォルト格納番
地は、プロセッサ特権モードにかかわりなく、属性ビッ
トを与える。
って克服され、他の利点が達成される。１つの形態で
は、本発明は、データ処理システムにおいてメモリ・ア
クセス制御を行う方法からなり、データ処理システム
は、少なくとも２つのプロセッサ特権動作モードを有す
る。論理アドレスは、データ・プロセッサ内のメモリ管
理ユニットに与えられる。論理アドレスの一部は、第１
透過変換レジスタ内の所定のビット数と選択的に比較さ
れる。論理アドレス信号のこの一部が第１透過変換レジ
スタの所定のビット数に等しい場合に、第１制御信号は
アサートされる。論理アドレスの一部は、第２透過変換
レジスタ内の所定のビット数と選択的に比較される。論
理アドレスのこの一部が第２透過変換レジスタの所定の
ビット数に等しい場合に、第２制御信号はアサートされ
る。第１透過変換レジスタからの属性ビット，第２透過
変換レジスタからの属性ビットまたはデフォルト格納番
地からの属性ビットは、第１制御信号または第２制御信
号のいずれかに基づいて選択される。デフォルト格納番
地は、プロセッサ特権モードにかかわりなく、属性ビッ
トを与える。
【０００５】別の形態では、本発明は、少なくとも２つ
の動作モードを有するメモリ管理ユニットを備えたデー
タ・プロセッサからなる。第１動作モードが通常動作モ
ードであり、第２動作モードがデフォルト動作モードで
ある。データ・プロセッサは、２つの特権モード（１つ
の形態では、ユーザ・モードおよびスーパバイザ・モー
ド）を有し、これら２つの特権モードはデータ保護を行
う。データ・プロセッサは、メモリ管理ユニットに論理
アドレスを与える回路を有する。第１および第２透過変
換レジスタは、機能的にメモリ管理ユニットの一部であ
る。論理アドレスを受ける比較回路は、データ・プロセ
ッサ内にある。この比較回路は、第１透過変換レジスタ
および第２透過変換レジスタの両方に結合される。比較
回路は、論理アドレスにおける所定のビット数を各第１
および第２透過変換レジスタにおける所定のビット数と
比較して、論理アドレスの所定のビット数が第１および
第２透過変換レジスタの一方の所定のビット数に等しい
場合に、制御信号をアサートする。比較回路は、デフォ
ルト動作モードで機能する。メモリ管理ユニット内のデ
フォルト格納番地は、複数の属性ビットを格納するため
に用いられる。デフォルト格納番地は、特権モードにか
かわりなく、複数の属性ビットを与える出力を有する。
セレクタ回路は、第１透過変換レジスタから所定の数の
属性ビットを受ける第１入力を有し、第２透過変換レジ
スタから所定の数の属性ビットを受ける第２入力を有
し、特権モードにかかわりなく複数の属性ビットを与え
る出力に結合された第３入力を有する。セレクタ回路は
制御信号に結合され、この制御信号は、セレクタ回路の
出力を決定するために用いられ、このセレクタ回路の出
力は、第１入力，第２入力または第３入力のいずれか１
つのビットである。セレクタ回路は、デフォルト動作モ
ードで機能する。
の動作モードを有するメモリ管理ユニットを備えたデー
タ・プロセッサからなる。第１動作モードが通常動作モ
ードであり、第２動作モードがデフォルト動作モードで
ある。データ・プロセッサは、２つの特権モード（１つ
の形態では、ユーザ・モードおよびスーパバイザ・モー
ド）を有し、これら２つの特権モードはデータ保護を行
う。データ・プロセッサは、メモリ管理ユニットに論理
アドレスを与える回路を有する。第１および第２透過変
換レジスタは、機能的にメモリ管理ユニットの一部であ
る。論理アドレスを受ける比較回路は、データ・プロセ
ッサ内にある。この比較回路は、第１透過変換レジスタ
および第２透過変換レジスタの両方に結合される。比較
回路は、論理アドレスにおける所定のビット数を各第１
および第２透過変換レジスタにおける所定のビット数と
比較して、論理アドレスの所定のビット数が第１および
第２透過変換レジスタの一方の所定のビット数に等しい
場合に、制御信号をアサートする。比較回路は、デフォ
ルト動作モードで機能する。メモリ管理ユニット内のデ
フォルト格納番地は、複数の属性ビットを格納するため
に用いられる。デフォルト格納番地は、特権モードにか
かわりなく、複数の属性ビットを与える出力を有する。
セレクタ回路は、第１透過変換レジスタから所定の数の
属性ビットを受ける第１入力を有し、第２透過変換レジ
スタから所定の数の属性ビットを受ける第２入力を有
し、特権モードにかかわりなく複数の属性ビットを与え
る出力に結合された第３入力を有する。セレクタ回路は
制御信号に結合され、この制御信号は、セレクタ回路の
出力を決定するために用いられ、このセレクタ回路の出
力は、第１入力，第２入力または第３入力のいずれか１
つのビットである。セレクタ回路は、デフォルト動作モ
ードで機能する。
【０００６】
【実施例】本発明は、添付の図面とともに以下の詳細な
説明から理解を深めることができよう。
説明から理解を深めることができよう。
【０００７】ただし、図示を簡単かつ明瞭にするため、
図面に示される要素は必ずしも原寸どおりではない。例
えば、明確にするため、ある要素の寸法は他の要素に対
して誇張されている。さらに、適切と思われる場合に
は、対応するまたは同様な要素を示すため、参照番号は
図面を通じて反復して用いられている。
図面に示される要素は必ずしも原寸どおりではない。例
えば、明確にするため、ある要素の寸法は他の要素に対
して誇張されている。さらに、適切と思われる場合に
は、対応するまたは同様な要素を示すため、参照番号は
図面を通じて反復して用いられている。
【０００８】一般に、本発明は、データ・プロセッサ内
でメモリ・アクセス制御を行う方法および装置を提供す
る。これは、通常メモリ・アクセス中に、物理アドレス
に対して論理アドレスをデフォルト・アドレス・マッピ
ングすることによって行われる。この方法は、特権モー
ド（スーパバイザまたはユーザ）および論理アドレスを
メモリ管理ユニット（ＭＭＵ）に与えることによって開
始する。特権モードおよび論理アドレスが、第１透過変
換レジスタ（ＴＴＲ）によって定められた特権モードお
よび論理アドレスのブロック、または第２透過変換レジ
スタによって定められた特権モードおよび論理アドレス
のブロックと一致するかどうかの判定が行われる。メモ
リ・アクセス中の論理アドレスの透過的マッピングは、
第１ＴＴＲが一致した場合に、第１ＴＴＲにおって行わ
れる。第２ＴＴＲが一致し、第１ＴＴＲが一致しない場
合、論理アドレスの透過的マッピングは第２ＴＴＲによ
って行われる。しかし、いずれのＴＴＲも一致しない場
合、デフォルト・アドレス変換が呼び出され、デフォル
ト・アクセス制御レジスタに格納されたアクセス制御ビ
ットのセットがアクセスで用いられる。
でメモリ・アクセス制御を行う方法および装置を提供す
る。これは、通常メモリ・アクセス中に、物理アドレス
に対して論理アドレスをデフォルト・アドレス・マッピ
ングすることによって行われる。この方法は、特権モー
ド（スーパバイザまたはユーザ）および論理アドレスを
メモリ管理ユニット（ＭＭＵ）に与えることによって開
始する。特権モードおよび論理アドレスが、第１透過変
換レジスタ（ＴＴＲ）によって定められた特権モードお
よび論理アドレスのブロック、または第２透過変換レジ
スタによって定められた特権モードおよび論理アドレス
のブロックと一致するかどうかの判定が行われる。メモ
リ・アクセス中の論理アドレスの透過的マッピングは、
第１ＴＴＲが一致した場合に、第１ＴＴＲにおって行わ
れる。第２ＴＴＲが一致し、第１ＴＴＲが一致しない場
合、論理アドレスの透過的マッピングは第２ＴＴＲによ
って行われる。しかし、いずれのＴＴＲも一致しない場
合、デフォルト・アドレス変換が呼び出され、デフォル
ト・アクセス制御レジスタに格納されたアクセス制御ビ
ットのセットがアクセスで用いられる。
【０００９】デフォルト・アクセス制御レジスタは、ラ
イト・プロテクション・ビットを格納することによっ
て、書き込み保護を行う。デフォルト・アクセス制御レ
ジスタは、独立して、あるいはユーザ・モードまたはス
ーパバイザ・モードを使用中であるかどうかに関係な
く、属性ビットを出力する。さらに、デフォルト・アク
セス制御レジスタは、システム・ユーザまたはプログラ
マによって変更またはプログラム可能な属性ビットを出
力する。
イト・プロテクション・ビットを格納することによっ
て、書き込み保護を行う。デフォルト・アクセス制御レ
ジスタは、独立して、あるいはユーザ・モードまたはス
ーパバイザ・モードを使用中であるかどうかに関係な
く、属性ビットを出力する。さらに、デフォルト・アク
セス制御レジスタは、システム・ユーザまたはプログラ
マによって変更またはプログラム可能な属性ビットを出
力する。
【００１０】本発明は、図１ないし図５を参照すること
によってさらに詳しく理解できる。図１は、プロセッサ
１０を有するシステムを示す。プロセッサ１０は、パイ
プライン・ユニット１２およびメモリ管理ユニット（Ｍ
ＭＵ）１４を有する。ユニット１２は、プロセッサ１０
内で命令を実行するために用いられる。ユニット１２
は、２つの特権レベル、すなわちスーパバイザ・モード
またはユーザ・モードの１つで動作する。概して、プロ
セッサ１０は、マイクロプロセッサ，パイプラインド実
行デバイス，特定用途向け集積回路（ＡＳＩＣ）デバイ
ス、プログラマブル論理アレイ（ＰＬＡ），ハードワイ
ヤード論理，マイクロコードおよび／またはナノコード
によって少なくとも部分的にソフトウエア駆動される実
行ユニット，複数の実行デバイス，デジタル信号プロセ
ッサ（ＤＳＰ），コンピュータ，データ・プロセッサ，
中央処理装置（ＣＰＵ），マイクロコントローラ・ユニ
ット（ＭＣＵ）などであっても、あるいはそれらを含ん
でもよい。
によってさらに詳しく理解できる。図１は、プロセッサ
１０を有するシステムを示す。プロセッサ１０は、パイ
プライン・ユニット１２およびメモリ管理ユニット（Ｍ
ＭＵ）１４を有する。ユニット１２は、プロセッサ１０
内で命令を実行するために用いられる。ユニット１２
は、２つの特権レベル、すなわちスーパバイザ・モード
またはユーザ・モードの１つで動作する。概して、プロ
セッサ１０は、マイクロプロセッサ，パイプラインド実
行デバイス，特定用途向け集積回路（ＡＳＩＣ）デバイ
ス、プログラマブル論理アレイ（ＰＬＡ），ハードワイ
ヤード論理，マイクロコードおよび／またはナノコード
によって少なくとも部分的にソフトウエア駆動される実
行ユニット，複数の実行デバイス，デジタル信号プロセ
ッサ（ＤＳＰ），コンピュータ，データ・プロセッサ，
中央処理装置（ＣＰＵ），マイクロコントローラ・ユニ
ット（ＭＣＵ）などであっても、あるいはそれらを含ん
でもよい。
【００１１】プロセッサ１０内のＭＭＵ１４の主な機能
は、通常動作モードにおいて変換回路を利用して、ユニ
ット１４によって与えられた論理アドレスを物理アドレ
スに変換することである。変換回路１１は、通常動作モ
ードにおいてアドレス変換を行うため、アドレス変換キ
ャッシュ（ＡＴＣ）アクセスおよび／またはテーブルウ
ォーク(tablewalk) を必要とすることがる。デフォルト
動作モードでは、変換回路１１は論理アドレスを物理ア
ドレスとしてとして与え（すなわち、論理アドレス・ビ
ットが物理アドレス・ビットに等しい）、バス属性ビッ
トは図１に示す回路を介して導出される。
は、通常動作モードにおいて変換回路を利用して、ユニ
ット１４によって与えられた論理アドレスを物理アドレ
スに変換することである。変換回路１１は、通常動作モ
ードにおいてアドレス変換を行うため、アドレス変換キ
ャッシュ（ＡＴＣ）アクセスおよび／またはテーブルウ
ォーク(tablewalk) を必要とすることがる。デフォルト
動作モードでは、変換回路１１は論理アドレスを物理ア
ドレスとしてとして与え（すなわち、論理アドレス・ビ
ットが物理アドレス・ビットに等しい）、バス属性ビッ
トは図１に示す回路を介して導出される。
【００１２】前述のように、ＭＭＵ１４は、２つの動作
モード、すなわち通常モードまたはデフォルト・モード
の一方で動作する。ＭＭＵ１４は、第１透過変換レジス
タ（ＴＴＲ）１６および第２透過変換レジスタ１８を有
し、これらはデフォルトまたは通常動作モードにおい
て、通常メモリ・アクセス中に物理アドレスとして用い
られる論理アドレスのブロックを定めるために利用され
る。ＴＴＲは、好適な形態では、通常動作モード中に一
般にディセーブルされ、従って、ディフォルト動作モー
ドにおいてのみ用いられる。また、ＭＭＵ１４は、論理
アドレスを物理アドレスに変換するために用いられるペ
ージ・アドレス変換ユニットを有し、これは図１におい
て回路１１を介して示される。
モード、すなわち通常モードまたはデフォルト・モード
の一方で動作する。ＭＭＵ１４は、第１透過変換レジス
タ（ＴＴＲ）１６および第２透過変換レジスタ１８を有
し、これらはデフォルトまたは通常動作モードにおい
て、通常メモリ・アクセス中に物理アドレスとして用い
られる論理アドレスのブロックを定めるために利用され
る。ＴＴＲは、好適な形態では、通常動作モード中に一
般にディセーブルされ、従って、ディフォルト動作モー
ドにおいてのみ用いられる。また、ＭＭＵ１４は、論理
アドレスを物理アドレスに変換するために用いられるペ
ージ・アドレス変換ユニットを有し、これは図１におい
て回路１１を介して示される。
【００１３】ユニット１２，１４は、外部アドレス・バ
スを介して外部メモリ２６に接続される。双方向データ
・バスは、図１に示すように、外部メモリ２６とパイプ
ライン・ユニット１２との間に接続される。多くの場
合、アドレス・バスおよびデータ・バスは、簡単にする
ため図１に図示しない入力ドライバ，出力ドライバ，Ｉ
／Ｏドライバ，バス制御回路，キャッシュ・ユニットな
どの論理を通過する。また、ユニット１４は、複数の属
性信号を介して外部メモリ２６に接続される。パイプラ
イン・ユニット１２は、メモリ２６からデータを受け、
ユニット１４は、アドレスおよびアクセス制御情報をメ
モリ２６に与える。
スを介して外部メモリ２６に接続される。双方向データ
・バスは、図１に示すように、外部メモリ２６とパイプ
ライン・ユニット１２との間に接続される。多くの場
合、アドレス・バスおよびデータ・バスは、簡単にする
ため図１に図示しない入力ドライバ，出力ドライバ，Ｉ
／Ｏドライバ，バス制御回路，キャッシュ・ユニットな
どの論理を通過する。また、ユニット１４は、複数の属
性信号を介して外部メモリ２６に接続される。パイプラ
イン・ユニット１２は、メモリ２６からデータを受け、
ユニット１４は、アドレスおよびアクセス制御情報をメ
モリ２６に与える。
【００１４】パイプライン・ユニット１２は、メモリ２
６へのアクセスが必要なことを判断する。内部論理アド
レスは、図示のようにＭＭＵ１４に与えられる。ＭＭＵ
１４は、まず比較ユニット２０を介して、特権モードお
よび論理アドレスを、ＴＴＲ１６によって定められた特
権モードおよび論理アドレスのブロックと、ＴＴＲ１８
によって定められた特権モードおよび論理アドレスのブ
ロックと比較する。好適な形態では、ユニット２０は並
列比較ユニットであるが、多くの直列比較ユニットも当
技術分野で存在し、ＴＴＲ１６およびＴＴＲ１８で利用
できる。比較ユニット２０を介してＴＴＲ１６またはＴ
ＴＲ１８が一致すると、メモリ・アクセスについて論理
アドレスが物理アドレスとして用いられる。さらに、比
較ユニット２０の出力によって制御されるマルチプレク
サ（ＭＵＸ）２４は、一致したＴＴＲ（ＴＴＲ１６また
はＴＴＲ１８）に格納されたアクセス制御属性ビットの
セットを、複数の属性データ・ラインを介してメモリ２
６に送る。
６へのアクセスが必要なことを判断する。内部論理アド
レスは、図示のようにＭＭＵ１４に与えられる。ＭＭＵ
１４は、まず比較ユニット２０を介して、特権モードお
よび論理アドレスを、ＴＴＲ１６によって定められた特
権モードおよび論理アドレスのブロックと、ＴＴＲ１８
によって定められた特権モードおよび論理アドレスのブ
ロックと比較する。好適な形態では、ユニット２０は並
列比較ユニットであるが、多くの直列比較ユニットも当
技術分野で存在し、ＴＴＲ１６およびＴＴＲ１８で利用
できる。比較ユニット２０を介してＴＴＲ１６またはＴ
ＴＲ１８が一致すると、メモリ・アクセスについて論理
アドレスが物理アドレスとして用いられる。さらに、比
較ユニット２０の出力によって制御されるマルチプレク
サ（ＭＵＸ）２４は、一致したＴＴＲ（ＴＴＲ１６また
はＴＴＲ１８）に格納されたアクセス制御属性ビットの
セットを、複数の属性データ・ラインを介してメモリ２
６に送る。
【００１５】ＴＴＲ１６または１８のいずれも一致せ
ず、ＭＭＵ１４が通常モードで動作している場合、ペー
ジ・アドレス変換ユニット１１は、論理アドレスの物理
アドレス変換を行うために呼び出され、ＭＵＸ２４の出
力はメモリ・アクセスについて無視される。いずれのＴ
ＴＲも一致せず、ＭＭＵ１４がデフォルト・モードで動
作している場合、プログラマ・ビジブル(programmer vi
sible)デフォルト・アクセス制御レジスタ２２に格納さ
れたアクセス制御ビットのセットがこのアクセスで用い
られる。
ず、ＭＭＵ１４が通常モードで動作している場合、ペー
ジ・アドレス変換ユニット１１は、論理アドレスの物理
アドレス変換を行うために呼び出され、ＭＵＸ２４の出
力はメモリ・アクセスについて無視される。いずれのＴ
ＴＲも一致せず、ＭＭＵ１４がデフォルト・モードで動
作している場合、プログラマ・ビジブル(programmer vi
sible)デフォルト・アクセス制御レジスタ２２に格納さ
れたアクセス制御ビットのセットがこのアクセスで用い
られる。
【００１６】物理アドレスおよびアクセス制御属性のセ
ットが外部メモリ２６によって受け取られると、外部メ
モリ２６は、外部物理アドレスに応答して、データ・バ
スを介して複数のデータ・ビットをパイプライン・ユニ
ット１２に与える。
ットが外部メモリ２６によって受け取られると、外部メ
モリ２６は、外部物理アドレスに応答して、データ・バ
スを介して複数のデータ・ビットをパイプライン・ユニ
ット１２に与える。
【００１７】好適な形態では、ＴＴＲ１６，ＴＴＲ１８
およびデフォルト・アクセス制御レジスタ（デフォルト
格納）２２に格納されたアクセス制御属性ビットのセッ
トは、キャッシュ・モード・ビットのセット，ユーザ・
ページ属性ビットのセットおよびデータ・ライト・アク
セス・プロテクション・ビットによって構成される。デ
フォルト・アクセス制御レジスタ２２が存在せず、ＭＭ
Ｕ１４がデフォルト・モードで動作しているならば、Ｔ
ＴＲミス（すなわち、ＴＴＲ１６またはＴＴＲ１８のい
ずれにおいてもアドレス・ヒットがない）の場合に、マ
ッピングされていない空間に対して柔軟なアクセス制御
ができないことに留意されたい。また、デフォルト・ア
クセス制御レジスタ２２が存在せず、ＭＭＵ１４がデフ
ォルト・モードで動作しているならば、ＴＴＲミスの場
合に、マッピングされていない空間に対してデータ・ラ
イト・アクセス・プロテクションができないことに留意
されたい。
およびデフォルト・アクセス制御レジスタ（デフォルト
格納）２２に格納されたアクセス制御属性ビットのセッ
トは、キャッシュ・モード・ビットのセット，ユーザ・
ページ属性ビットのセットおよびデータ・ライト・アク
セス・プロテクション・ビットによって構成される。デ
フォルト・アクセス制御レジスタ２２が存在せず、ＭＭ
Ｕ１４がデフォルト・モードで動作しているならば、Ｔ
ＴＲミス（すなわち、ＴＴＲ１６またはＴＴＲ１８のい
ずれにおいてもアドレス・ヒットがない）の場合に、マ
ッピングされていない空間に対して柔軟なアクセス制御
ができないことに留意されたい。また、デフォルト・ア
クセス制御レジスタ２２が存在せず、ＭＭＵ１４がデフ
ォルト・モードで動作しているならば、ＴＴＲミスの場
合に、マッピングされていない空間に対してデータ・ラ
イト・アクセス・プロテクションができないことに留意
されたい。
【００１８】図２は、複数のアドレスおよびデータ・ラ
インを介して外部メモリ５０に接続されたプロセッサ２
８を有する別のデータ処理システムを示す。プロセッサ
２８は、パイプライン・ユニット３０と、２つの独立し
たメモリ・キャッシュ・ユニット、すなわち命令キャッ
シュ・ユニット（ＩＣＵ）４８およびオペランド・キャ
ッシュ・ユニット（ＯＣＲ）６６とを有する。ユニット
３０は、プロセッサ２８内で命令を実行するために用い
られ、２つの特権レベル、すなわちスーパバイザ・モー
ドおよびユーザ・モードの一方で動作する。ＩＣＵ４８
はおよびＯＣＵ６６は、複数のアドレスおよびデータ・
ラインを介してユニット３０に接続される。ＩＣＵ４８
は、パイプライン・ユニット３０によって迅速にアクセ
スできるように、新しくプリフェッチされた命令データ
のコピーを保持するために用いられる。ＯＣＵ６６は、
パイプライン・ユニット３０によって迅速にアクセスで
きるように、新しくフェッチされたオペランド・データ
のコピーを保持するために用いられる。ＩＣＵ４８およ
びＯＣＵ６６に格納されたデータは、同時に、かつ外部
メモリ５０によって与えるよりも高速に、ユニット３０
に与えることができる。従って、ＩＣＵ４０およびＯＣ
Ｕ６６は、命令データおよびオペランド・データのアク
セスのスループット改善のために利用される。
インを介して外部メモリ５０に接続されたプロセッサ２
８を有する別のデータ処理システムを示す。プロセッサ
２８は、パイプライン・ユニット３０と、２つの独立し
たメモリ・キャッシュ・ユニット、すなわち命令キャッ
シュ・ユニット（ＩＣＵ）４８およびオペランド・キャ
ッシュ・ユニット（ＯＣＲ）６６とを有する。ユニット
３０は、プロセッサ２８内で命令を実行するために用い
られ、２つの特権レベル、すなわちスーパバイザ・モー
ドおよびユーザ・モードの一方で動作する。ＩＣＵ４８
はおよびＯＣＵ６６は、複数のアドレスおよびデータ・
ラインを介してユニット３０に接続される。ＩＣＵ４８
は、パイプライン・ユニット３０によって迅速にアクセ
スできるように、新しくプリフェッチされた命令データ
のコピーを保持するために用いられる。ＯＣＵ６６は、
パイプライン・ユニット３０によって迅速にアクセスで
きるように、新しくフェッチされたオペランド・データ
のコピーを保持するために用いられる。ＩＣＵ４８およ
びＯＣＵ６６に格納されたデータは、同時に、かつ外部
メモリ５０によって与えるよりも高速に、ユニット３０
に与えることができる。従って、ＩＣＵ４０およびＯＣ
Ｕ６６は、命令データおよびオペランド・データのアク
セスのスループット改善のために利用される。
【００１９】また、プロセッサ２８は、第１透過変換レ
ジスタ（ＴＴＲ）３４および第２透過変換レジスタ３６
を有し、これらは命令データのプリフェッチ中に物理ア
ドレスとして用いられる論理アドレスのブロックを定め
るために用いられ、また、第３透過変換レジスタ５４お
よび第４透過変換レジスタ５６を有し、これらはオペラ
ンド・データ・アクセス中に物理アドレスとして用いら
れる論理アドレスのブロックを定めるために用いられ
る。好適な形態では、各ＴＴＲ３４，３６，５４，５６
は、論理アドレス・ベース・フィールド，論理アドレス
・マスク・フィールド，特権モード・ビット，およびキ
ャッシュ・モード・ビットのセットや、ユーザ属性ビッ
トのセットや、データ・ライト・アクセス・プロテクシ
ョン・ビットを含む複数のアクセス制御属性ビットによ
って構成される。
ジスタ（ＴＴＲ）３４および第２透過変換レジスタ３６
を有し、これらは命令データのプリフェッチ中に物理ア
ドレスとして用いられる論理アドレスのブロックを定め
るために用いられ、また、第３透過変換レジスタ５４お
よび第４透過変換レジスタ５６を有し、これらはオペラ
ンド・データ・アクセス中に物理アドレスとして用いら
れる論理アドレスのブロックを定めるために用いられ
る。好適な形態では、各ＴＴＲ３４，３６，５４，５６
は、論理アドレス・ベース・フィールド，論理アドレス
・マスク・フィールド，特権モード・ビット，およびキ
ャッシュ・モード・ビットのセットや、ユーザ属性ビッ
トのセットや、データ・ライト・アクセス・プロテクシ
ョン・ビットを含む複数のアクセス制御属性ビットによ
って構成される。
【００２０】パイプライン・ユニット３０は、ＩＣＵ４
８および／またはＯＣＵ５８に対する命令データ・アク
セスおよび／またはオペランド・データ・アクセスが必
要なことを判定する。命令データ・アクセスが必要な場
合、論理アドレス３２（上位および下位ビット部分に分
割される）がＩＣＵ４８および比較回路４２に与えられ
る。論理アドレス３２は、図示のように上位部分と下位
部分とに分割される。比較回路４２は、特権モードおよ
び論理アドレスの上位部分を、ＴＴＲ３４に格納された
特権モード・ビットおよび論理アドレス・ベース・ビッ
トと、ＴＴＲ３６に格納された特権モード・ビットおよ
び論理アドレス・ベース・ビットと比較するために用い
られる。マスク回路３８は、ＴＴＲ３４に格納された論
理アドレス・マスク・ビットを利用して、ＴＴＲ３４の
論理アドレス・ベース・フィールドのどのビットを比較
中に無視するかを判定する。ＴＴＲ３４における論理ア
ドレス・マスク・ビットが設定されると、ＴＴＲ３４に
おける対応する論理アドレス・ベース・ビットは比較中
に無視される。同様に、マスク回路４０は、ＴＴＲ３６
に格納された論理アドレス・マスク・ビットを利用し
て、ＴＴＲ３６の論理アドレス・ベース・フィールドの
どのビットを比較中に無視するかを判定する。ＴＴＲ３
４またはＴＴＲ３６のいずれかが一致すると、比較回路
４２の出力によって制御されるセレクタ回路４４は、一
致したＴＴＲに格納されたアクセス制御属性ビットのセ
ットを複数のデータ・ラインを介してＩＣＵ４８に渡
す。いずれのＴＴＲも一致しなければ、セレクタ回路４
４は，プログラマ・ビジブル・デフォルト・アクセス制
御レジスタ４６に格納されたアクセス制御ビットのセッ
ト４６ａをＩＣＵ４８に渡す。論理アドレスを物理アド
レスとして用いることにより、ＩＣＵ４８は、物理アド
レスに応答して、メモリ・バンク内でキャッシュ・デー
タを探す。もし見つかると、ＩＣＵ４８はこのデータを
複数のデータ・ラインを介してパイプライン・ユニット
３０に供給する。ＩＣＵ４８内でデータが見つからなけ
れば、ＩＣＵ４８は外部メモリ・アクセスを要求し、複
数のデータ・ラインを介してアクセス制御属性ビットを
外部メモリ５０に渡す。
８および／またはＯＣＵ５８に対する命令データ・アク
セスおよび／またはオペランド・データ・アクセスが必
要なことを判定する。命令データ・アクセスが必要な場
合、論理アドレス３２（上位および下位ビット部分に分
割される）がＩＣＵ４８および比較回路４２に与えられ
る。論理アドレス３２は、図示のように上位部分と下位
部分とに分割される。比較回路４２は、特権モードおよ
び論理アドレスの上位部分を、ＴＴＲ３４に格納された
特権モード・ビットおよび論理アドレス・ベース・ビッ
トと、ＴＴＲ３６に格納された特権モード・ビットおよ
び論理アドレス・ベース・ビットと比較するために用い
られる。マスク回路３８は、ＴＴＲ３４に格納された論
理アドレス・マスク・ビットを利用して、ＴＴＲ３４の
論理アドレス・ベース・フィールドのどのビットを比較
中に無視するかを判定する。ＴＴＲ３４における論理ア
ドレス・マスク・ビットが設定されると、ＴＴＲ３４に
おける対応する論理アドレス・ベース・ビットは比較中
に無視される。同様に、マスク回路４０は、ＴＴＲ３６
に格納された論理アドレス・マスク・ビットを利用し
て、ＴＴＲ３６の論理アドレス・ベース・フィールドの
どのビットを比較中に無視するかを判定する。ＴＴＲ３
４またはＴＴＲ３６のいずれかが一致すると、比較回路
４２の出力によって制御されるセレクタ回路４４は、一
致したＴＴＲに格納されたアクセス制御属性ビットのセ
ットを複数のデータ・ラインを介してＩＣＵ４８に渡
す。いずれのＴＴＲも一致しなければ、セレクタ回路４
４は，プログラマ・ビジブル・デフォルト・アクセス制
御レジスタ４６に格納されたアクセス制御ビットのセッ
ト４６ａをＩＣＵ４８に渡す。論理アドレスを物理アド
レスとして用いることにより、ＩＣＵ４８は、物理アド
レスに応答して、メモリ・バンク内でキャッシュ・デー
タを探す。もし見つかると、ＩＣＵ４８はこのデータを
複数のデータ・ラインを介してパイプライン・ユニット
３０に供給する。ＩＣＵ４８内でデータが見つからなけ
れば、ＩＣＵ４８は外部メモリ・アクセスを要求し、複
数のデータ・ラインを介してアクセス制御属性ビットを
外部メモリ５０に渡す。
【００２１】オペランド・データ・アクセスが必要な場
合、論理アドレス５２はＯＣＵ６６および比較回路６２
に与えられる。論理アドレス５２は、同様に論理アドレ
ス３２に分割される。比較回路６２は、特権モードおよ
び論理アドレスの上位部分を、ＴＴＲ５４に格納された
特権モード・ビットおよび論理アドレス・ベース・ビッ
トと、ＴＴＲ５６に格納された特権モード・ビットおよ
び論理アドレス・ベース・ビットと比較するために用い
られる。マスク回路５８は、ＴＴＲ５４に格納された論
理アドレス・マスク・ビットを利用して、ＴＴＲ５４の
論理アドレス・ベース・フィールドのどのビットをが比
較中に無視するかを判定する。ＴＴＲ５４における論理
アドレス・マスク・ビットが設定されると、ＴＴＲ５４
における対応する論理アドレス・ベース・ビットが比較
中に無視される。同様に、マスク回路６０は、ＴＴＲ５
６に格納された論理アドレス・マスク・ビットを利用し
て、ＴＴＲ５６の論理アドレス・ベース・フィールドの
どのビットを比較中に無視するかを判定する。ＴＴＲ５
４またはＴＴＲ５６のいずれかが一致すると、比較回路
６２の出力によって制御されるセレクタ回路６４は、一
致したＴＴＲに格納されたアクセス制御属性ビットのセ
ットを複数のデータ・ラインを介してＯＣＵ６６に渡
す。いずれのＴＴＲも一致しなければ、セレクタ回路６
４は、プログラマ・ビジブル・デフォルト・アクセス制
御レジスタ４６に格納されたアクセス制御ビットのセッ
ト４６ｂをＯＣＵ６６に渡す。論理アドレスを物理アド
レスとして用いることにより、ＯＣＵ６６は、物理アド
レスに応答して、メモリ・バンク内でキャッシュ・デー
タを探す。もし見つかると、ＯＣＵ６６はこのデータを
複数のデータ・ラインを介してパイプライン・ユニット
３０に供給する。ＯＣＵ６６内でデータが見つからなけ
れば、ＯＣＵ６６は外部メモリ・アクセスを要求し、複
数のデータ・ラインを介してアクセス制御属性ビットを
外部メモリ５０に渡す。
合、論理アドレス５２はＯＣＵ６６および比較回路６２
に与えられる。論理アドレス５２は、同様に論理アドレ
ス３２に分割される。比較回路６２は、特権モードおよ
び論理アドレスの上位部分を、ＴＴＲ５４に格納された
特権モード・ビットおよび論理アドレス・ベース・ビッ
トと、ＴＴＲ５６に格納された特権モード・ビットおよ
び論理アドレス・ベース・ビットと比較するために用い
られる。マスク回路５８は、ＴＴＲ５４に格納された論
理アドレス・マスク・ビットを利用して、ＴＴＲ５４の
論理アドレス・ベース・フィールドのどのビットをが比
較中に無視するかを判定する。ＴＴＲ５４における論理
アドレス・マスク・ビットが設定されると、ＴＴＲ５４
における対応する論理アドレス・ベース・ビットが比較
中に無視される。同様に、マスク回路６０は、ＴＴＲ５
６に格納された論理アドレス・マスク・ビットを利用し
て、ＴＴＲ５６の論理アドレス・ベース・フィールドの
どのビットを比較中に無視するかを判定する。ＴＴＲ５
４またはＴＴＲ５６のいずれかが一致すると、比較回路
６２の出力によって制御されるセレクタ回路６４は、一
致したＴＴＲに格納されたアクセス制御属性ビットのセ
ットを複数のデータ・ラインを介してＯＣＵ６６に渡
す。いずれのＴＴＲも一致しなければ、セレクタ回路６
４は、プログラマ・ビジブル・デフォルト・アクセス制
御レジスタ４６に格納されたアクセス制御ビットのセッ
ト４６ｂをＯＣＵ６６に渡す。論理アドレスを物理アド
レスとして用いることにより、ＯＣＵ６６は、物理アド
レスに応答して、メモリ・バンク内でキャッシュ・デー
タを探す。もし見つかると、ＯＣＵ６６はこのデータを
複数のデータ・ラインを介してパイプライン・ユニット
３０に供給する。ＯＣＵ６６内でデータが見つからなけ
れば、ＯＣＵ６６は外部メモリ・アクセスを要求し、複
数のデータ・ラインを介してアクセス制御属性ビットを
外部メモリ５０に渡す。
【００２２】物理アドレスおよびアクセス制御属性のセ
ットが外部メモリ５０によって受け取られると、外部メ
モリ５０は、物理アドレスに応答して、データ・バスを
介して複数のデータ・ビットをユニット３０に与える。
ットが外部メモリ５０によって受け取られると、外部メ
モリ５０は、物理アドレスに応答して、データ・バスを
介して複数のデータ・ビットをユニット３０に与える。
【００２３】ここでも、デフォルト・アクセス制御レジ
スタ４６が存在しなければ、ＴＴＲミスの場合に、マッ
ピングされていない空間で柔軟なアクセス制御および／
またはライト・アクセス・プロテクションを行うことが
できないことに留意されたい。また、１つのデフォルト
・アクセス制御レジスタが、独立した命令およびオペラ
ンド・メモリ・キャッシュ・ユニットを有するシステム
においてメモリ・アクセス制御を行うことができること
に留意されたい。デフォルト・アクセス制御レジスタ４
６は、ライト・プロテクション・ビットを含み、ユーザ
またはスーパバイザ・モードに関係なくアクセスされ、
プログラム可能であり、従って極めて柔軟性が高い。
スタ４６が存在しなければ、ＴＴＲミスの場合に、マッ
ピングされていない空間で柔軟なアクセス制御および／
またはライト・アクセス・プロテクションを行うことが
できないことに留意されたい。また、１つのデフォルト
・アクセス制御レジスタが、独立した命令およびオペラ
ンド・メモリ・キャッシュ・ユニットを有するシステム
においてメモリ・アクセス制御を行うことができること
に留意されたい。デフォルト・アクセス制御レジスタ４
６は、ライト・プロテクション・ビットを含み、ユーザ
またはスーパバイザ・モードに関係なくアクセスされ、
プログラム可能であり、従って極めて柔軟性が高い。
【００２４】図３は、メモリ・アクセス制御を行うため
にプロセッサ１０および／または２８によって用いられ
る方法を説明するフローチャートを示す。ステップ１０
０は、パイプライン・ユニット１２および／または３０
が２つの特権モード（スーパバイザまたはユーザ）の一
方で命令を処理しており、通常メモリ・アクセスを実行
する必要があり、論理アドレスをＭＭＵ１４および／ま
たは比較回路４２，６２に与えることを示す。ステップ
１０２は、特権モードおよび論理アドレス（図２の論理
アドレス３２，５２）の上位部分が、比較ユニット２０
または比較ユニット４２，６２を介して、ＴＴＲ１６，
１８またはＴＴＲ３４，３６，５４，５６によって定め
られた特権モードおよび論理アドレスのブロックと比較
されることを示す。ステップ１０４は、ステップ１０２
で行われた比較の結果にもとづいて、ＭＵＸ２４または
セレクタ回路４４，６４が、アクセス制御属性ビットの
どのセットをアクセスに用いるかを判定することを示
す。また、ステップ１０４は、ＭＭＵ１４がデフォルト
・モードで動作していることを示唆する。ステップ１０
４でＴＴＲミスが検出されると、ステップ１０６が実行
される。ステップ１０６で、ＭＵＸ２４は、デフォルト
・アクセス制御レジスタ２２に格納されたアクセス制御
属性ビットのセットを選択する。ステップ１０４でＴＴ
Ｒヒットが検出されると、ステップ１０８において、Ｍ
ＵＸ２４は、一致したＴＴＲに格納されたアクセス制御
属性ビットのセットをアクセスのために選択する。ステ
ップ１１０において、ＭＵＸ２４は選択された属性を外
部メモリ２６に供給し、メモリ・アクセスは完了する。
にプロセッサ１０および／または２８によって用いられ
る方法を説明するフローチャートを示す。ステップ１０
０は、パイプライン・ユニット１２および／または３０
が２つの特権モード（スーパバイザまたはユーザ）の一
方で命令を処理しており、通常メモリ・アクセスを実行
する必要があり、論理アドレスをＭＭＵ１４および／ま
たは比較回路４２，６２に与えることを示す。ステップ
１０２は、特権モードおよび論理アドレス（図２の論理
アドレス３２，５２）の上位部分が、比較ユニット２０
または比較ユニット４２，６２を介して、ＴＴＲ１６，
１８またはＴＴＲ３４，３６，５４，５６によって定め
られた特権モードおよび論理アドレスのブロックと比較
されることを示す。ステップ１０４は、ステップ１０２
で行われた比較の結果にもとづいて、ＭＵＸ２４または
セレクタ回路４４，６４が、アクセス制御属性ビットの
どのセットをアクセスに用いるかを判定することを示
す。また、ステップ１０４は、ＭＭＵ１４がデフォルト
・モードで動作していることを示唆する。ステップ１０
４でＴＴＲミスが検出されると、ステップ１０６が実行
される。ステップ１０６で、ＭＵＸ２４は、デフォルト
・アクセス制御レジスタ２２に格納されたアクセス制御
属性ビットのセットを選択する。ステップ１０４でＴＴ
Ｒヒットが検出されると、ステップ１０８において、Ｍ
ＵＸ２４は、一致したＴＴＲに格納されたアクセス制御
属性ビットのセットをアクセスのために選択する。ステ
ップ１１０において、ＭＵＸ２４は選択された属性を外
部メモリ２６に供給し、メモリ・アクセスは完了する。
【００２５】図４は、ＴＴＲ１６，１８，３４，３６，
５４，５６について図１ないし図３で用いられる好適な
ビット・フォーマットを示す。図４は、以下のようない
くつかのビット・フィールドおよびビット値を有する透
過変換レジスタ（ＴＴＲ）（好ましくは３２ビットを有
する）を示す： 論理アドレス・ベース(LOGICAL ADDRESS BASE)：この８
ビット・フィールドは、特権モードおよび論理アドレス
比較中に、論理アドレスの８上位ビットと比較され、Ｍ
ＭＵデフォルト動作モードで用いられる。 論理アドレス・マスク(LOGICAL ADDRESS MASK)：この８
ビット・フィールドは、論理アドレス・ベース・フィー
ルドのマスクとして用いられる。このフォールドのビッ
トが設定されると、論理アドレス・ベース・フィールド
における対応するビットは、特権モードおよび論理アド
レス比較中に無視される。 Ｅ−イネーブル(ENABLE)：このビットは、ＴＴＲレジス
タをイネーブル(enable)および／またはディセーブル(d
isable) する。ディセーブルされたＴＴＲは、特権モー
ド中およびＭＭＵディフォルト・モードの論理アドレス
比較中に完全に無視される。 Ｓ−スーパバイザ／ユーザ・モード(SUPERVISOR/USER M
ODE)：このフィールドは、特権モードおよび論理アドレ
ス比較中に一致する特権モードを指定する。 Ｕ−ユーザ・ページ属性(USER PAGE ATTRIBUTES) Ｕ
１，Ｕ０：これらのビットは、プロセッサ１０および／
または２８によって解釈されないが、通常メモリ・アク
セス中にプロセッサ１０および／または２８のＵＰＡ１
ピンおよびＵＰＡ０ピンにそれぞれ反映される。ＵＰＡ
１は、ある設計ではチップ・セレクトとして利用でき
る。 ＣＭ−キャッシュ・モード(CACHE MODE)：この２ビット
のフィールドは、通常メモリ・アクセスのキャッシュ・
モードを選択するために用いられる。ＣＭフィールドに
は４つのステートがあり、第１のステートはキャッシュ
可能ライトスルー(writethrough)ステートであり、第２
のステートはキャッシュ可能コピーバック(copyback)ス
テートであり、第３のステートはキャッシュ禁止(cache
inhibited) ステートで、精度例外モデル(precision e
xception model) であり、第４のステートはキャッシュ
禁止ステートで、不精度例外モデル(inprecise excepti
onmodel) である。 Ｗ−ライト・プロテクト(WRITE PROTECT) ：このビット
は、メモリ・アドレス空間が書き込み保護されるかどう
かを示す。設定されると、保護されたアドレス空間内の
すべてのアドレスに対するライトおよびリード・モディ
ファイ・ライト・アクセスが許可されない。 図５は、図２におけるデフォルト・ビット部分４４ａ，
４４ｂについて図１ないし図３で用いられる好適なビッ
ト・フォーマットを示す。これらのビットは、次の通り
である： ＤＣＯ−デフォルト・オペランド・キャッシュ・モード
(DEFAULT OPERAND CACHE MODE)：この２ビット・フィー
ルドは、図４のＴＴＲのＣＭフィールドと同様に機能す
る。 ＤＵＯ−デフォルト・オペランド・ユーザ・ページ属性
(DEFAULT OPERAND User Page Attributes)：この２ビッ
ト・フィールドは、図４のＴＴＲにおけるＵ１およびＵ
０と同様に機能する。 ＤＣＩ−デフォルト命令キャッシュ・モード(DEFAULT I
NSTRUCTION CACHE MODE)：この２ビット・フィールド
は、ＤＣＯフィールドと同様に機能する。 ＤＵＩ−ディフォルト命令ユーザ・ページ属性(DEFAULT
INSTRUCTION User Page Attributes)：この２ビット・
フィールドは、ＤＵＯフィールドと同様に機能する。 Ｗ−ライト・プロテクト(WRITE PROTECT) ：このビット
は、図４のＴＴＲにおけるＷビットと同様に機能する。 本発明は、データ処理システムにおいてメモリ・アクセ
ス制御を行う方法および装置を提供する。このような方
法および装置により、物理アドレスに対する論理アドレ
スの柔軟なディフォルト・アドレス・マッピングが可能
になる。
５４，５６について図１ないし図３で用いられる好適な
ビット・フォーマットを示す。図４は、以下のようない
くつかのビット・フィールドおよびビット値を有する透
過変換レジスタ（ＴＴＲ）（好ましくは３２ビットを有
する）を示す： 論理アドレス・ベース(LOGICAL ADDRESS BASE)：この８
ビット・フィールドは、特権モードおよび論理アドレス
比較中に、論理アドレスの８上位ビットと比較され、Ｍ
ＭＵデフォルト動作モードで用いられる。 論理アドレス・マスク(LOGICAL ADDRESS MASK)：この８
ビット・フィールドは、論理アドレス・ベース・フィー
ルドのマスクとして用いられる。このフォールドのビッ
トが設定されると、論理アドレス・ベース・フィールド
における対応するビットは、特権モードおよび論理アド
レス比較中に無視される。 Ｅ−イネーブル(ENABLE)：このビットは、ＴＴＲレジス
タをイネーブル(enable)および／またはディセーブル(d
isable) する。ディセーブルされたＴＴＲは、特権モー
ド中およびＭＭＵディフォルト・モードの論理アドレス
比較中に完全に無視される。 Ｓ−スーパバイザ／ユーザ・モード(SUPERVISOR/USER M
ODE)：このフィールドは、特権モードおよび論理アドレ
ス比較中に一致する特権モードを指定する。 Ｕ−ユーザ・ページ属性(USER PAGE ATTRIBUTES) Ｕ
１，Ｕ０：これらのビットは、プロセッサ１０および／
または２８によって解釈されないが、通常メモリ・アク
セス中にプロセッサ１０および／または２８のＵＰＡ１
ピンおよびＵＰＡ０ピンにそれぞれ反映される。ＵＰＡ
１は、ある設計ではチップ・セレクトとして利用でき
る。 ＣＭ−キャッシュ・モード(CACHE MODE)：この２ビット
のフィールドは、通常メモリ・アクセスのキャッシュ・
モードを選択するために用いられる。ＣＭフィールドに
は４つのステートがあり、第１のステートはキャッシュ
可能ライトスルー(writethrough)ステートであり、第２
のステートはキャッシュ可能コピーバック(copyback)ス
テートであり、第３のステートはキャッシュ禁止(cache
inhibited) ステートで、精度例外モデル(precision e
xception model) であり、第４のステートはキャッシュ
禁止ステートで、不精度例外モデル(inprecise excepti
onmodel) である。 Ｗ−ライト・プロテクト(WRITE PROTECT) ：このビット
は、メモリ・アドレス空間が書き込み保護されるかどう
かを示す。設定されると、保護されたアドレス空間内の
すべてのアドレスに対するライトおよびリード・モディ
ファイ・ライト・アクセスが許可されない。 図５は、図２におけるデフォルト・ビット部分４４ａ，
４４ｂについて図１ないし図３で用いられる好適なビッ
ト・フォーマットを示す。これらのビットは、次の通り
である： ＤＣＯ−デフォルト・オペランド・キャッシュ・モード
(DEFAULT OPERAND CACHE MODE)：この２ビット・フィー
ルドは、図４のＴＴＲのＣＭフィールドと同様に機能す
る。 ＤＵＯ−デフォルト・オペランド・ユーザ・ページ属性
(DEFAULT OPERAND User Page Attributes)：この２ビッ
ト・フィールドは、図４のＴＴＲにおけるＵ１およびＵ
０と同様に機能する。 ＤＣＩ−デフォルト命令キャッシュ・モード(DEFAULT I
NSTRUCTION CACHE MODE)：この２ビット・フィールド
は、ＤＣＯフィールドと同様に機能する。 ＤＵＩ−ディフォルト命令ユーザ・ページ属性(DEFAULT
INSTRUCTION User Page Attributes)：この２ビット・
フィールドは、ＤＵＯフィールドと同様に機能する。 Ｗ−ライト・プロテクト(WRITE PROTECT) ：このビット
は、図４のＴＴＲにおけるＷビットと同様に機能する。 本発明は、データ処理システムにおいてメモリ・アクセ
ス制御を行う方法および装置を提供する。このような方
法および装置により、物理アドレスに対する論理アドレ
スの柔軟なディフォルト・アドレス・マッピングが可能
になる。
【００２６】本明細書で説明してきた発明は、論理アド
レスから物理アドレスへのディフォルト・アドレス・マ
ッピングを行う他の従来の方法と比較できる。これら他
の方法では、ディフォルト・アクセス制御属性ビットは
別々のレジスタに格納され、一方のレジスタはユーザ・
アクセス専用であり、他方のレジスタはスーパバイザ・
アクセス専用であった。
レスから物理アドレスへのディフォルト・アドレス・マ
ッピングを行う他の従来の方法と比較できる。これら他
の方法では、ディフォルト・アクセス制御属性ビットは
別々のレジスタに格納され、一方のレジスタはユーザ・
アクセス専用であり、他方のレジスタはスーパバイザ・
アクセス専用であった。
【００２７】この方法の問題点は、論理アドレス空間を
スーパバイザ空間とユーザ空間とに分割する必要があ
り、さもなければスーパバイザ空間はユーザ・プログラ
ムによる不正アクセスから保護できないことである。本
発明は、与えられたメモリ・アクセスについてディフォ
ルト・アドレス・マッピングを行う際に特権モードを無
視することにより、この問題を解決する。従って、集積
回路はわずかな基板表面領域しか用いず、スピードも改
善される。さらに、データの破損を生じる恐れのある不
正なユーザ・プログラム・アクセスからスーパバイザ空
間を保護するため、任意のライト・アクセス・プロテク
ションも施される。
スーパバイザ空間とユーザ空間とに分割する必要があ
り、さもなければスーパバイザ空間はユーザ・プログラ
ムによる不正アクセスから保護できないことである。本
発明は、与えられたメモリ・アクセスについてディフォ
ルト・アドレス・マッピングを行う際に特権モードを無
視することにより、この問題を解決する。従って、集積
回路はわずかな基板表面領域しか用いず、スピードも改
善される。さらに、データの破損を生じる恐れのある不
正なユーザ・プログラム・アクセスからスーパバイザ空
間を保護するため、任意のライト・アクセス・プロテク
ションも施される。
【００２８】本発明について特定の実施例を参照して図
説してきたが、さらなる修正や改善は当業者に想起され
る。例えば、本発明がディフォルト・アドレス・マッピ
ング機能を提供できるさまざまなＭＭＵが当技術分野に
存在し、ここでＭＭＵは任意の以下のもの、すなわちペ
ージ・アドレス変換キャッシュ（ＡＴＣ），ブロック・
アドレス変換キャッシュ，透過変換レジスタまたは任意
の種類のアドレス変換機能を含むことができる。バス・
ビット・サイズは、設計条件に応じて変えることができ
る。さらに、本明細書で説明したビット・フィールドお
よび制御信号は、１ビットでも複数のビットでもよい。
システムにおいて、ゼロ，１つまたは複数のキャッシュ
を利用してもよい。論理アドレスを符号・解読する多く
の方法が当技術分野に存在し、すべて論理アドレスとし
て利用できる。従って、本発明は説明した特定の形式に
限定されず、特許請求の範囲は本発明の精神および範囲
から逸脱しないすべての修正を網羅するするものとす
る。
説してきたが、さらなる修正や改善は当業者に想起され
る。例えば、本発明がディフォルト・アドレス・マッピ
ング機能を提供できるさまざまなＭＭＵが当技術分野に
存在し、ここでＭＭＵは任意の以下のもの、すなわちペ
ージ・アドレス変換キャッシュ（ＡＴＣ），ブロック・
アドレス変換キャッシュ，透過変換レジスタまたは任意
の種類のアドレス変換機能を含むことができる。バス・
ビット・サイズは、設計条件に応じて変えることができ
る。さらに、本明細書で説明したビット・フィールドお
よび制御信号は、１ビットでも複数のビットでもよい。
システムにおいて、ゼロ，１つまたは複数のキャッシュ
を利用してもよい。論理アドレスを符号・解読する多く
の方法が当技術分野に存在し、すべて論理アドレスとし
て利用できる。従って、本発明は説明した特定の形式に
限定されず、特許請求の範囲は本発明の精神および範囲
から逸脱しないすべての修正を網羅するするものとす
る。
【図１】本発明によるデータ処理システムを示すブロッ
ク図である。
ク図である。
【図２】本発明による別のデータ処理システムを示すブ
ロック図である。
ロック図である。
【図３】本発明によりメモリ・アクセス制御を行う方法
を示すフローチャートである。
を示すフローチャートである。
【図４】本発明による透過変換レジスタ（ＴＴＲ）のビ
ット構成を示すブロック図である。
ット構成を示すブロック図である。
【図５】本発明によるデフォルト属性格納レジスタのビ
ット構成を示すブロック図である。
ット構成を示すブロック図である。
１０ プロセッサ １１ 変換回路（ページ・アドレス変換ユニット） １２ パイプライン・ユニット １４ メモリ管理ユニット（ＭＭＵ） １６ 第１透過変換レジスタ（ＴＴＲ） １８ 第２透過変換レジスタ ２０ 比較ユニット ２２ プログラマ・ビジブル・デフォルト・アクセス制
御レジスタ ２４ マルチプレクサ（ＭＵＸ） ２６ 外部メモリ ２８ プロセッサ ３０ パイプライン・ユニット ３２ 論理アドレス ３４ 第１透過変換レジスタ（ＴＴＲ） ３６ 第２透過変換レジスタ ３８，４０ マスク回路 ４２ 比較回路 ４４ セレクタ回路 ４６ プログラマ・ビジブル・デフォルト・アクセス制
御レジスタ ４８ 命令キャッシュ・ユニット ５０ 外部メモリ ５２ 論理アドレス ５４ 第３透過変換レジスタ ５６ 第４透過変換レジスタ ５８，６０ マスク回路 ６２ 比較回路 ６４ セレクタ回路 ６６ オペランド・キャッシュ・ユニット
御レジスタ ２４ マルチプレクサ（ＭＵＸ） ２６ 外部メモリ ２８ プロセッサ ３０ パイプライン・ユニット ３２ 論理アドレス ３４ 第１透過変換レジスタ（ＴＴＲ） ３６ 第２透過変換レジスタ ３８，４０ マスク回路 ４２ 比較回路 ４４ セレクタ回路 ４６ プログラマ・ビジブル・デフォルト・アクセス制
御レジスタ ４８ 命令キャッシュ・ユニット ５０ 外部メモリ ５２ 論理アドレス ５４ 第３透過変換レジスタ ５６ 第４透過変換レジスタ ５８，６０ マスク回路 ６２ 比較回路 ６４ セレクタ回路 ６６ オペランド・キャッシュ・ユニット
Claims (3)
- 【請求項１】 少なくとも２つの動作モードを有し、第
１の動作モードが通常動作モードであり、第２の動作モ
ードがディフォルト動作モードであるメモリ管理ユニッ
トを有するデータ・プロセッサ（１０）であって、２つ
の特権モードを有し、これら２つの特権モードがデータ
・プロテクションを行うデータ・プロセッサは：前記メ
モリ管理ユニットに論理アドレスを与える、前記データ
・プロセッサ内の回路；前記メモリ管理ユニット内の第
１透過変換レジスタ；前記メモリ管理ユニット内の第２
透過変換レジスタ；前記論理アドレスを受ける比較回路
であって、前記第１透過変換レジスタおよび第２透過変
換レジスタに結合され、前記論理アドレスのおける第１
の所定のビット数を、各前記第１および第２透過変換レ
ジスタにおける第２の所定のビット数と比較して、前記
論理アドレスにおける前記第１の所定のビット数が前記
第１および第２透過変換レジスタのいずれか一方におけ
る前記第２の所定のビット数と等しい場合に、制御信号
をアサートする比較回路であって、前記ディフォルト動
作モードで機能する比較回路；複数の属性ビットを格納
する、前記メモリ管理ユニット内のディフォルト格納番
地であって、前記特権モードにかかわりなく前記複数の
属性ビットを与える出力を有するフォルト格納番地；お
よび前記第１透過変換レジスタから第３の所定の数の属
性ビットを受ける第１入力を有し、前記第２透過変換レ
ジスタから第４の所定の数の属性ビットを受ける第２入
力を有し、前記特権モードにかかわりなく前記複数の属
性ビットを与える前記出力に結合された第３入力を有す
るセレクタ回路であって、このセレクタ回路は前記制御
信号に結合され、前記制御信号はセレクタ回路の出力を
決定するために用いられ、セレクタ回路の出力は、前記
第１入力，前記第２入力または前記第３入力のいずれか
１つのビットであり、前記ディフォルト動作モードで動
作するセレクタ回路；によって構成されることを特徴と
するデータ・プロセッサ。 - 【請求項２】 少なくとも２つのプロセッサ特権動作モ
ードを有するデータ処理システムにおいて、メモリ・ア
クセス制御を行う方法であって：データ・プロセッサ内
のメモリ管理ユニットに論理アドレスを与える段階；前
記論理アドレスの一部を第１透過変換レジスタ内の所定
のビット数と選択的に比較して、前記論理アドレスの前
記一部が前記第１透過変換レジスタ内の前記所定のビッ
ト数と等しい場合に、第１制御信号をアサートする段
階；前記論理アドレスの一部を第２透過変換レジスタ内
の所定のビット数と選択的に比較して、前記論理アドレ
スの前記一部が前記第２透過変換レジスタ内の前記所定
のビット数と等しい場合に、第２制御信号をアサートす
る段階；および前記第１制御信号または前記第２制御信
号のいずれか一方に基づいて、前記第１透過変換レジス
タからの属性ビット，前記第２透過変換レジスタからの
属性ビットまたはディフォルト格納番地からの属性ビッ
トを選択する段階であって、前記ディフォルト格納番地
は、プロセッサ特権モードにかかわりなく属性ビットを
与える、段階；によって構成されることを特徴とする方
法。 - 【請求項３】 少なくとも２つのプロセッサ特権動作モ
ードを有するデータ処理システムにおいて、メモリ・ア
クセス制御を行う方法であって：データ・プロセッサ内
のメモリ管理ユニットに論理アドレスを与える段階；前
記論理アドレスの一部を第１透過変換レジスタ内の所定
のビット数と比較して、前記論理アドレスの前記一部が
前記所定のビット数と等しい場合に、制御信号をアサー
トする段階；前記制御信号に基づいて、前記第１透過変
換レジスタからの属性ビットまたはディフォルト格納番
地からの属性ビットを選択する段階であって、前記ディ
フォルト格納番地は、プロセッサ特権モードにかかわり
なく属性ビットを与え、前記データ・プロセッサに結合
された複数のメモリ番地に対するライト・アクセス許可
を制御するための少なくとも１ビットを含む、段階；に
よって構成されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US149496 | 1988-01-28 | ||
| US08/149,496 US5623636A (en) | 1993-11-09 | 1993-11-09 | Data processing system and method for providing memory access protection using transparent translation registers and default attribute bits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07191903A true JPH07191903A (ja) | 1995-07-28 |
Family
ID=22530550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6293671A Pending JPH07191903A (ja) | 1993-11-09 | 1994-11-04 | データ処理システムおよび動作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5623636A (ja) |
| EP (1) | EP0656592B1 (ja) |
| JP (1) | JPH07191903A (ja) |
| KR (1) | KR100338446B1 (ja) |
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| US9367309B2 (en) | 2013-09-24 | 2016-06-14 | Apple Inc. | Predicate attribute tracker |
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| CN113383310A (zh) | 2019-03-15 | 2021-09-10 | 英特尔公司 | 矩阵加速器架构内的脉动分解 |
| US11934342B2 (en) | 2019-03-15 | 2024-03-19 | Intel Corporation | Assistance for hardware prefetch in cache access |
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| WO1988002148A1 (en) * | 1986-09-15 | 1988-03-24 | Motorola, Inc. | A transparent translation method and apparatus for use in a memory management unit |
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-
1993
- 1993-11-09 US US08/149,496 patent/US5623636A/en not_active Expired - Fee Related
-
1994
- 1994-10-28 KR KR1019940027822A patent/KR100338446B1/ko not_active IP Right Cessation
- 1994-11-02 EP EP94117230A patent/EP0656592B1/en not_active Expired - Lifetime
- 1994-11-04 JP JP6293671A patent/JPH07191903A/ja active Pending
Also Published As
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