JP3505231B2 - コンピュータシステム - Google Patents
コンピュータシステムInfo
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Description
【０００１】
【産業上の利用分野】この発明は、例えばパーソナルコ
ンピュータ等のコンピュータシステムに関し、特に複数
種のメモリデバイスを含むコンピュータシステムに関す
る。
ンピュータ等のコンピュータシステムに関し、特に複数
種のメモリデバイスを含むコンピュータシステムに関す
る。
【０００２】
【従来の技術】近年、携行が容易でバッテリにより動作
可能なノートブックタイプまたはラップトップタイプの
ポータブルパーソナルコンピュータが種々開発されてい
る。この種のパーソナルコンピュータにおいては、低価
格でしかも高い性能を得るために、様々な種類のメモリ
デバイスが用いられている。
可能なノートブックタイプまたはラップトップタイプの
ポータブルパーソナルコンピュータが種々開発されてい
る。この種のパーソナルコンピュータにおいては、低価
格でしかも高い性能を得るために、様々な種類のメモリ
デバイスが用いられている。
【０００３】これらメモリデバイスは、互いに異なるメ
モリアドレス空間に配置される。この場合、各メモリデ
バイスがどのメモリアドレス空間に配置されるかは、そ
のメモリデバイスに対応するアドレスデコーダのデコー
ド条件の設定内容によって決定される。
モリアドレス空間に配置される。この場合、各メモリデ
バイスがどのメモリアドレス空間に配置されるかは、そ
のメモリデバイスに対応するアドレスデコーダのデコー
ド条件の設定内容によって決定される。
【０００４】従って、システム全体のメモリアドレスマ
ップを決定するためには、全てのアドレスデコーダのデ
コード条件をデコーダ毎に個々に設定するという複雑な
操作が必要となる。
ップを決定するためには、全てのアドレスデコーダのデ
コード条件をデコーダ毎に個々に設定するという複雑な
操作が必要となる。
【０００５】また、最近のパーソナルコンピュータにお
いては、システム性能を高めるために、いわゆる“高速
ＲＯＭ”機能を実現するためのメモリアーキテクチャが
採用されている。“高速ＲＯＭ”機能は、低速なＲＯＭ
デバイスの内容を高速アクセス可能なＲＡＭデバイスか
ら読み出させるようにする機能であり、ＲＯＭデバイス
の内容をＲＡＭデバイスにコピーし、そのＲＡＭデバイ
スをＲＯＭデバイスと同一のメモリアドレス空間に再配
置することによって実現される。
いては、システム性能を高めるために、いわゆる“高速
ＲＯＭ”機能を実現するためのメモリアーキテクチャが
採用されている。“高速ＲＯＭ”機能は、低速なＲＯＭ
デバイスの内容を高速アクセス可能なＲＡＭデバイスか
ら読み出させるようにする機能であり、ＲＯＭデバイス
の内容をＲＡＭデバイスにコピーし、そのＲＡＭデバイ
スをＲＯＭデバイスと同一のメモリアドレス空間に再配
置することによって実現される。
【０００６】この“高速ＲＯＭ”機能を採用すると、Ｒ
ＯＭデバイスの代わりにＲＡＭデバイスがアクセスされ
る。従って、ＢＩＯＳの命令コードなどをＲＡＭデバイ
スから高速にフェッチすることが可能となり、ＢＩＯＳ
ルーチンを頻繁に使用するアプリケーションプログラム
などの実行速度を早めることができる。
ＯＭデバイスの代わりにＲＡＭデバイスがアクセスされ
る。従って、ＢＩＯＳの命令コードなどをＲＡＭデバイ
スから高速にフェッチすることが可能となり、ＢＩＯＳ
ルーチンを頻繁に使用するアプリケーションプログラム
などの実行速度を早めることができる。
【０００７】ところで、このようにＲＯＭデバイスとＲ
ＡＭデバイスとを同一のメモリアドレス空間に配置した
場合には、それらメモリデバイスの同時リードアクセ
ス、および同時ライトアクセスを防止するために、それ
ら２つのメモリデバイスに対応する２つのアドレスデコ
ーダの一方を有効とし、他方を無効とすることが必要と
なる。
ＡＭデバイスとを同一のメモリアドレス空間に配置した
場合には、それらメモリデバイスの同時リードアクセ
ス、および同時ライトアクセスを防止するために、それ
ら２つのメモリデバイスに対応する２つのアドレスデコ
ーダの一方を有効とし、他方を無効とすることが必要と
なる。
【０００８】従来では、このようなアドレスデコーダの
有効／無効の設定は、アドレスデコーダ毎に設けられた
Ｉ／Ｏ制御レジスタを用いて行われていた。Ｉ／Ｏ制御
レジスタにイネーブルフラグがセットされると、そのＩ
／Ｏ制御レジスタに対応するアドレスデコーダが有効と
なる。これにより、そのアドレスデコーダに対応するメ
モリデバイスのアクセスが許可される。一方、Ｉ／Ｏ制
御レジスタにディスエーブルフラグがセットされると、
そのＩ／Ｏ制御レジスタに対応するアドレスデコーダが
無効となることにより、それに対応するメモリデバイス
のアクセスは禁止される。
有効／無効の設定は、アドレスデコーダ毎に設けられた
Ｉ／Ｏ制御レジスタを用いて行われていた。Ｉ／Ｏ制御
レジスタにイネーブルフラグがセットされると、そのＩ
／Ｏ制御レジスタに対応するアドレスデコーダが有効と
なる。これにより、そのアドレスデコーダに対応するメ
モリデバイスのアクセスが許可される。一方、Ｉ／Ｏ制
御レジスタにディスエーブルフラグがセットされると、
そのＩ／Ｏ制御レジスタに対応するアドレスデコーダが
無効となることにより、それに対応するメモリデバイス
のアクセスは禁止される。
【０００９】したがって、前述したようにＲＯＭデバイ
スとその内容がコピーされているＲＡＭデバイスとを同
一アドレス空間に配置した場合には、ＲＯＭデバイスの
アドレスデコーダに対応するＩ／Ｏ制御レジスタにディ
スエーブルフラグをセットし、ＲＡＭデバイスのアドレ
スデコーダに対応する別のＩ／Ｏ制御レジスタにイネー
ブルフラグをセットする事が必要となる。このようなＩ
／Ｏ制御レジスタの操作を行うことにより、ＲＯＭデバ
イスのアクセスを禁止して、ＲＡＭデバイスのアクセス
だけを許可することができる。
スとその内容がコピーされているＲＡＭデバイスとを同
一アドレス空間に配置した場合には、ＲＯＭデバイスの
アドレスデコーダに対応するＩ／Ｏ制御レジスタにディ
スエーブルフラグをセットし、ＲＡＭデバイスのアドレ
スデコーダに対応する別のＩ／Ｏ制御レジスタにイネー
ブルフラグをセットする事が必要となる。このようなＩ
／Ｏ制御レジスタの操作を行うことにより、ＲＯＭデバ
イスのアクセスを禁止して、ＲＡＭデバイスのアクセス
だけを許可することができる。
【００１０】しかしながら、もしＩ／Ｏ制御レジスタの
操作に何らかの誤りが生じると、それによって複数のメ
モリデバイスのアクセスが同時に許可されてしまうとい
う危険がある。この場合、それら２つのメモリデバイス
が同時にリードアクセスまたはライトアクセスされるこ
とにより、リードデータの衝突による誤動作や、ライト
データの誤書き込みによる記憶内容の破壊といった重大
なエラーが引き起こされる。
操作に何らかの誤りが生じると、それによって複数のメ
モリデバイスのアクセスが同時に許可されてしまうとい
う危険がある。この場合、それら２つのメモリデバイス
が同時にリードアクセスまたはライトアクセスされるこ
とにより、リードデータの衝突による誤動作や、ライト
データの誤書き込みによる記憶内容の破壊といった重大
なエラーが引き起こされる。
【００１１】また、前述のＩ／Ｏ制御レジスタの操作に
よって設定できるのはアドレスデコーダの動作を有効に
するか、無効にするかだけであり、アドレスデコーダの
有効／無効をライトサイクルとリードサイクルとに別け
て別個に設定することはできない。
よって設定できるのはアドレスデコーダの動作を有効に
するか、無効にするかだけであり、アドレスデコーダの
有効／無効をライトサイクルとリードサイクルとに別け
て別個に設定することはできない。
【００１２】このため、前述の“高速ＲＯＭ”機能を実
現するためには、次の１〜３の処理をパワーオン時に実
行する必要があり、システム立ち上げに多くの時間を要
する欠点があった。
現するためには、次の１〜３の処理をパワーオン時に実
行する必要があり、システム立ち上げに多くの時間を要
する欠点があった。
【００１３】処理１：ＢＩＯＳ ＲＯＭのアドレス空間
（Ｆ００００Ｈ〜ＦＦＦＦＨ）とは異なるメモリアドレ
ス空間上にＲＡＭデバイスをアクセスするためのウイン
ドウを開き、そのウインドウに対応するＲＡＭエリアに
ＢＩＯＭ ＲＯＭの内容をコピーする。
（Ｆ００００Ｈ〜ＦＦＦＦＨ）とは異なるメモリアドレ
ス空間上にＲＡＭデバイスをアクセスするためのウイン
ドウを開き、そのウインドウに対応するＲＡＭエリアに
ＢＩＯＭ ＲＯＭの内容をコピーする。
【００１４】処理２：ＲＡＭエリアのアドレスデコード
条件を変更して、そのＲＡＭエリアをＢＩＯＳ ＲＯＭ
と同じＦ００００ＨからＦＦＦＦＨまでのメモリアドレ
ス空間に再配置する。 処理３：Ｉ／Ｏ制御レジスタの操作によってＢＩＯＳ
ＲＯＭのアドレスデコーダを無効にし、ＢＩＯＳ ＲＯ
Ｍのアクセスを禁止する。
条件を変更して、そのＲＡＭエリアをＢＩＯＳ ＲＯＭ
と同じＦ００００ＨからＦＦＦＦＨまでのメモリアドレ
ス空間に再配置する。 処理３：Ｉ／Ｏ制御レジスタの操作によってＢＩＯＳ
ＲＯＭのアドレスデコーダを無効にし、ＢＩＯＳ ＲＯ
Ｍのアクセスを禁止する。
【００１５】
【発明が解決しようとする課題】従来では、複数のアド
レスデコーダを用いてメモリデバイス毎にメモリ配置を
決定する構成であるため、システム全体のメモリアドレ
スマップを決定するためには、全てのアドレスデコーダ
のデコード条件をデコーダ毎に個々に設定するという複
雑な操作が必要となる欠点があった。
レスデコーダを用いてメモリデバイス毎にメモリ配置を
決定する構成であるため、システム全体のメモリアドレ
スマップを決定するためには、全てのアドレスデコーダ
のデコード条件をデコーダ毎に個々に設定するという複
雑な操作が必要となる欠点があった。
【００１６】また、各アドレスデコーダの有効／無効を
ライトサイクルとリードサイクルとに別けて別個に設定
することができないため、“高速ＲＯＭ”機能を実現す
るためには、特定のＲＡＭエリアにＲＯＭの内容を一旦
コピーした後、そのＲＡＭエリアをＢＩＯＳ ＲＯＭと
同じメモリアドレス空間に再配置し、その後Ｉ／Ｏ制御
レジスタの操作によってＢＩＯＳ ＲＯＭのアドレスデ
コーダを無効にするという繁雑な処理を行う必要があっ
た。
ライトサイクルとリードサイクルとに別けて別個に設定
することができないため、“高速ＲＯＭ”機能を実現す
るためには、特定のＲＡＭエリアにＲＯＭの内容を一旦
コピーした後、そのＲＡＭエリアをＢＩＯＳ ＲＯＭと
同じメモリアドレス空間に再配置し、その後Ｉ／Ｏ制御
レジスタの操作によってＢＩＯＳ ＲＯＭのアドレスデ
コーダを無効にするという繁雑な処理を行う必要があっ
た。
【００１７】この発明はこのような点に鑑みてなされた
もので、メモリアドレスエリア毎にそこに配置すべきメ
モリデバイスの種類を規定できるようにし、複数のアド
レスデコーダに個々にデコード条件を設定すること無
く、システム全体のメモリアドレスマップを容易に決定
することが可能なコンピュータシステムを提供すること
を第１の目的とする。
もので、メモリアドレスエリア毎にそこに配置すべきメ
モリデバイスの種類を規定できるようにし、複数のアド
レスデコーダに個々にデコード条件を設定すること無
く、システム全体のメモリアドレスマップを容易に決定
することが可能なコンピュータシステムを提供すること
を第１の目的とする。
【００１８】また、この発明は、メモリアドレスエリア
毎にライトアクセスを許可するメモリデバイスとリード
アクセスを許可するメモリデバイスとを別個に設定でき
るようにし、同一番地に対するリードアクセスとライト
アクセスによって“高速ＲＯＭ”機能実現のためのＲＯ
Ｍ／ＲＡＭコピーを行うことが可能なコンピュータシス
テムを提供することを第２の目的とする。
毎にライトアクセスを許可するメモリデバイスとリード
アクセスを許可するメモリデバイスとを別個に設定でき
るようにし、同一番地に対するリードアクセスとライト
アクセスによって“高速ＲＯＭ”機能実現のためのＲＯ
Ｍ／ＲＡＭコピーを行うことが可能なコンピュータシス
テムを提供することを第２の目的とする。
【００１９】
【課題を解決するための手段および作用】この発明によ
るコンピュータシステムは、ＣＰＵと、複数種のメモリ
デバイスと、これら複数種のメモリデバイスにそれぞれ
結合され、それらメモリデバイスのアクセスをそれぞれ
制御する複数のメモリコントローラと、前記ＣＰＵによ
ってアドレッシング可能なメモリアドレス空間を構成す
る複数のメモリアドレスエリアにそれぞれ対応して設け
られた複数のＩ／Ｏ制御レジスタを含むレジスタファイ
ルであって、各レジスタには、それに対応するメモリア
ドレスエリアに配置すべきメモリデバイスの種類を指定
する属性情報が設定されているレジスタファイルと、こ
のレジスタファイルに結合され、前記ＣＰＵがメモリア
クセスのためのバスサイクルを実行した時、前記ＣＰＵ
からのメモリアドレスの値に対応するメモリアドレスエ
リアの属性情報に従ってアクセス対象のメモリデバイス
を決定し、そのアクセス対象のメモリデバイスに対応す
るメモリコントローラに対してメモリアクセスの実行を
指示するデコード手段とを具備することを特徴とする。
るコンピュータシステムは、ＣＰＵと、複数種のメモリ
デバイスと、これら複数種のメモリデバイスにそれぞれ
結合され、それらメモリデバイスのアクセスをそれぞれ
制御する複数のメモリコントローラと、前記ＣＰＵによ
ってアドレッシング可能なメモリアドレス空間を構成す
る複数のメモリアドレスエリアにそれぞれ対応して設け
られた複数のＩ／Ｏ制御レジスタを含むレジスタファイ
ルであって、各レジスタには、それに対応するメモリア
ドレスエリアに配置すべきメモリデバイスの種類を指定
する属性情報が設定されているレジスタファイルと、こ
のレジスタファイルに結合され、前記ＣＰＵがメモリア
クセスのためのバスサイクルを実行した時、前記ＣＰＵ
からのメモリアドレスの値に対応するメモリアドレスエ
リアの属性情報に従ってアクセス対象のメモリデバイス
を決定し、そのアクセス対象のメモリデバイスに対応す
るメモリコントローラに対してメモリアクセスの実行を
指示するデコード手段とを具備することを特徴とする。
【００２０】このコンピュータシステムにおいては、Ｃ
ＰＵのメモリアドレス空間が複数のメモリアドレスエリ
アに分割して管理され、それらメモリアドレスエリア毎
にそこに配置すべきメモリデバイスの種類を示す属性情
報が定義される。
ＰＵのメモリアドレス空間が複数のメモリアドレスエリ
アに分割して管理され、それらメモリアドレスエリア毎
にそこに配置すべきメモリデバイスの種類を示す属性情
報が定義される。
【００２１】ＣＰＵがメモリアクセスのためのバスサイ
クルを実行した時、ＣＰＵからのメモリアドレスの値に
対応するメモリアドレスエリアの属性情報がデコード手
段によって参照され、その属性情報に従ってアクセス対
象のメモリデバイスが決定される。このため、複数のア
ドレスデコーダに個々にデコード条件を設定すること無
く、システム全体のメモリアドレスマップをレジスタフ
ァイルの属性情報の内容のみによって容易に決定するこ
とができる。また、１つの属性情報によってアクセス許
可されるのは１つのメモリデバイスでけであるので、メ
モリアドレスエリア毎にそれに配置すべきメモリデバイ
スを一義的に規定できる。従って、異なる２つのメモリ
デバイスが誤って同一メモリアドレス空間に配置される
といった事態の発生を確実に防止できる。
クルを実行した時、ＣＰＵからのメモリアドレスの値に
対応するメモリアドレスエリアの属性情報がデコード手
段によって参照され、その属性情報に従ってアクセス対
象のメモリデバイスが決定される。このため、複数のア
ドレスデコーダに個々にデコード条件を設定すること無
く、システム全体のメモリアドレスマップをレジスタフ
ァイルの属性情報の内容のみによって容易に決定するこ
とができる。また、１つの属性情報によってアクセス許
可されるのは１つのメモリデバイスでけであるので、メ
モリアドレスエリア毎にそれに配置すべきメモリデバイ
スを一義的に規定できる。従って、異なる２つのメモリ
デバイスが誤って同一メモリアドレス空間に配置される
といった事態の発生を確実に防止できる。
【００２２】また、この発明のコンピュータシステム
は、リードサイクル用とライトサイクル用の２つの属性
情報（リード属性情報、ライト属性情報）を各メモリア
ドレスエリア毎に定義し、前記デコード手段をリードサ
イクルにおいてはリード属性情報に従ってデコード動作
を行い、ライトサイクルにおいてはライト属性情報に従
ってデコード動作を行うように構成したことを第２の特
徴とする。
は、リードサイクル用とライトサイクル用の２つの属性
情報（リード属性情報、ライト属性情報）を各メモリア
ドレスエリア毎に定義し、前記デコード手段をリードサ
イクルにおいてはリード属性情報に従ってデコード動作
を行い、ライトサイクルにおいてはライト属性情報に従
ってデコード動作を行うように構成したことを第２の特
徴とする。
【００２３】このコンピュータシステムにおいては、前
述のリード属性情報およびライト属性情報によってリー
ドサイクル用のメモリアドレスマップとライトサイクル
用のメモリアドレスマップが決定される。このため、例
えば、同一メモリエリアに対応するリード属性情報およ
びライト属性情報によってＲＯＭデバイスおよびＲＡＭ
デバイスをそれぞれアクセス許可すれば、同一番地に対
するリードアクセスとライトアクセスとによって“高速
ＲＯＭ”機能実現のためのＲＯＭ／ＲＡＭコピーを行う
ことが可能となる。したがって、ＲＯＭのアドレス空間
とは異なるメモリアドレス空間上にＲＡＭデバイスをア
クセスするためのウインドウを開くとい操作が不要とな
る。
述のリード属性情報およびライト属性情報によってリー
ドサイクル用のメモリアドレスマップとライトサイクル
用のメモリアドレスマップが決定される。このため、例
えば、同一メモリエリアに対応するリード属性情報およ
びライト属性情報によってＲＯＭデバイスおよびＲＡＭ
デバイスをそれぞれアクセス許可すれば、同一番地に対
するリードアクセスとライトアクセスとによって“高速
ＲＯＭ”機能実現のためのＲＯＭ／ＲＡＭコピーを行う
ことが可能となる。したがって、ＲＯＭのアドレス空間
とは異なるメモリアドレス空間上にＲＡＭデバイスをア
クセスするためのウインドウを開くとい操作が不要とな
る。
【００２４】また、１つのリード属性情報によってリー
ドアクセス許可されるのは１つのメモリデバイスでけで
あり、また１つのライト属性情報によってライトアクセ
ス許可されるのも１つのメモリデバイスでけである。し
たがって、２つの異なるメモリデバイスが同時にリード
アクセス、または同時にライトアクセスされるという事
態の発生を確実に防止することができる。
ドアクセス許可されるのは１つのメモリデバイスでけで
あり、また１つのライト属性情報によってライトアクセ
ス許可されるのも１つのメモリデバイスでけである。し
たがって、２つの異なるメモリデバイスが同時にリード
アクセス、または同時にライトアクセスされるという事
態の発生を確実に防止することができる。
【００２５】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明の一実施例に係わるコンピ
ュータシステムが示されている。このシステムはノート
ブックタイプまたはラップトップタイプのポータブルパ
ーソナルコンピュータを実現するためのものであり、シ
ステムボード上には、図示のように、ＣＰＵ１１、シス
テムコントローラ１２、メインシステムメモリ１３、Ｂ
ＩＯＳ ＲＯＭ１４、リアルタイムクロック（ＲＴＣ）
１５、割り込みコントローラ（ＰＩＣ）１６、キーボー
ドコントローラ（ＫＢＣ）１７、ディスプレイコントロ
ーラ１８などが実装されている。
明する。図１には、この発明の一実施例に係わるコンピ
ュータシステムが示されている。このシステムはノート
ブックタイプまたはラップトップタイプのポータブルパ
ーソナルコンピュータを実現するためのものであり、シ
ステムボード上には、図示のように、ＣＰＵ１１、シス
テムコントローラ１２、メインシステムメモリ１３、Ｂ
ＩＯＳ ＲＯＭ１４、リアルタイムクロック（ＲＴＣ）
１５、割り込みコントローラ（ＰＩＣ）１６、キーボー
ドコントローラ（ＫＢＣ）１７、ディスプレイコントロ
ーラ１８などが実装されている。
【００２６】また、システムボード上には、ＣＰＵロー
カルバス（プロセッサバスと称する場合もある）３１、
ＩＳＡ仕様のシステムバス３２（以下、ＩＳＡバスと称
する）、およびメモリアドレスバス３３などが配設され
ている。
カルバス（プロセッサバスと称する場合もある）３１、
ＩＳＡ仕様のシステムバス３２（以下、ＩＳＡバスと称
する）、およびメモリアドレスバス３３などが配設され
ている。
【００２７】ＣＰＵ１１は、大規模なキャッシュメモリ
を内蔵したマイクロプロセッサであり、例えば米インテ
ル社のＩｎｔｅｌ４８６ＣＰＵなどが使用される。ＣＰ
Ｕ１１は、ＣＰＵローカルバス３１を介してシステムコ
ントローラ１２に接続されている。ＣＰＵローカルバス
３１は、ＣＰＵ１１を構成するマイクロプロセッサの入
出力ピンに直接繋がる信号群である。
を内蔵したマイクロプロセッサであり、例えば米インテ
ル社のＩｎｔｅｌ４８６ＣＰＵなどが使用される。ＣＰ
Ｕ１１は、ＣＰＵローカルバス３１を介してシステムコ
ントローラ１２に接続されている。ＣＰＵローカルバス
３１は、ＣＰＵ１１を構成するマイクロプロセッサの入
出力ピンに直接繋がる信号群である。
【００２８】ここには、３２ビットデータバス、３２ビ
ットアドレスバス、およびＷ／Ｒ＃，ＭＩＯ＃などの信
号線を含む各種ステータス信号線などが含まれている。
Ｗ／Ｒ＃線は、それが“Ｈ”レベルの時は現在のバスサ
イクルがライトアクセスサイクルであることを示し、
“Ｌ”レベルの時はリードアクセスサイクルであること
を示す。ＭＩＯ＃線は、それが“Ｈ”レベルの時は現在
のバスサイクルがメモリアクセスサイクルであることを
示し、“Ｌ”レベルの時はＩ／Ｏアクセスサイクルであ
ることを示す。
ットアドレスバス、およびＷ／Ｒ＃，ＭＩＯ＃などの信
号線を含む各種ステータス信号線などが含まれている。
Ｗ／Ｒ＃線は、それが“Ｈ”レベルの時は現在のバスサ
イクルがライトアクセスサイクルであることを示し、
“Ｌ”レベルの時はリードアクセスサイクルであること
を示す。ＭＩＯ＃線は、それが“Ｈ”レベルの時は現在
のバスサイクルがメモリアクセスサイクルであることを
示し、“Ｌ”レベルの時はＩ／Ｏアクセスサイクルであ
ることを示す。
【００２９】システムコントローラ１２は、ＣＰＵロー
カルバス３１とＩＳＡバス３２との間に接続されてお
り、ＣＰＵ１１からの要求に応じてシステム内の全ての
メモリおよびＩ／Ｏデバイスを制御する。このシステム
コントローラ１２は、ゲートアレイによって構成された
１個のＬＳＩによって実現されており、その中にはシス
テム内の全てのメモリおよびＩ／Ｏを制御するためのロ
ジックが組み込まれている。
カルバス３１とＩＳＡバス３２との間に接続されてお
り、ＣＰＵ１１からの要求に応じてシステム内の全ての
メモリおよびＩ／Ｏデバイスを制御する。このシステム
コントローラ１２は、ゲートアレイによって構成された
１個のＬＳＩによって実現されており、その中にはシス
テム内の全てのメモリおよびＩ／Ｏを制御するためのロ
ジックが組み込まれている。
【００３０】メインシステムメモリ１３には、オペレー
ティングシステム、実行対象のアプリケーションプログ
ラム、および各種処理データなどが格納される。このメ
インシステムメモリ１３は、システムボード上に実装さ
れた複数のＤＲＡＭバンクから構成されている。各ＤＲ
ＡＭバンクは、複数のＤＲＡＭチップを有している。
ティングシステム、実行対象のアプリケーションプログ
ラム、および各種処理データなどが格納される。このメ
インシステムメモリ１３は、システムボード上に実装さ
れた複数のＤＲＡＭバンクから構成されている。各ＤＲ
ＡＭバンクは、複数のＤＲＡＭチップを有している。
【００３１】メインシステムメモリ１３は３２ビットの
メモリデバイスであり、そのデータポートはＣＰＵロー
カルバス３１の３２ビットデータバスに接続され、ま
た、アドレス入力ポートはメモリアドレスバス３３に接
続されている。メモリアドレスバス３３はＤＲＡＭ専用
のアドレスバスであり、このメモリアドレスバス３３上
にはＤＲＡＭの物理アドレス（ロウアドレスＲＡ／カラ
ムアドレスＣＡ）がシステムコントローラ１２から出力
される。また、メインシステムメモリ１３には、ロウア
ドレスストローブ信号線ＲＡＳ０〜ＲＡＳ５、カラムア
ドレスストローブ信号線ＣＡＳ、ライトイネーブル信号
線ＷＥ、アウトプットイネーブル信号線ＯＥ、チップセ
レクト信号線ＣＳが接続されている。この場合、ＲＡＳ
０〜ＲＡＳ５はメインシステムメモリ１３を構成する複
数のＤＲＡＭバンクにそれぞれ接続され、ＣＡＳ，Ｗ
Ｅ，ＯＥ，ＣＳは全てのＤＲＡＭバンクに共通接続され
る。
メモリデバイスであり、そのデータポートはＣＰＵロー
カルバス３１の３２ビットデータバスに接続され、ま
た、アドレス入力ポートはメモリアドレスバス３３に接
続されている。メモリアドレスバス３３はＤＲＡＭ専用
のアドレスバスであり、このメモリアドレスバス３３上
にはＤＲＡＭの物理アドレス（ロウアドレスＲＡ／カラ
ムアドレスＣＡ）がシステムコントローラ１２から出力
される。また、メインシステムメモリ１３には、ロウア
ドレスストローブ信号線ＲＡＳ０〜ＲＡＳ５、カラムア
ドレスストローブ信号線ＣＡＳ、ライトイネーブル信号
線ＷＥ、アウトプットイネーブル信号線ＯＥ、チップセ
レクト信号線ＣＳが接続されている。この場合、ＲＡＳ
０〜ＲＡＳ５はメインシステムメモリ１３を構成する複
数のＤＲＡＭバンクにそれぞれ接続され、ＣＡＳ，Ｗ
Ｅ，ＯＥ，ＣＳは全てのＤＲＡＭバンクに共通接続され
る。
【００３２】このシステムでは、メインシステムメモリ
１３の記憶空間の一部は、ＢＩＯＳＲＯＭ１４の内容が
コピーされるコピーエリア１３１として使用される。こ
のコピーエリア１３１に対するリード／ライトアクセス
は、メインシステムメモリ１３の他の記憶エリアと同様
にシステムコントローラ１２からのメモリアドレスおよ
び各種制御信号（ＲＡＳ，ＣＡＳ，ＷＥ，ＯＥ，ＣＳな
ど）によって制御される。この場合、システムコントロ
ーラ１２の制御によりコピーエリア１３１をライトプロ
テクトして、そのコピーエリア１３１に対するライトア
クセスを禁止することもできる。
１３の記憶空間の一部は、ＢＩＯＳＲＯＭ１４の内容が
コピーされるコピーエリア１３１として使用される。こ
のコピーエリア１３１に対するリード／ライトアクセス
は、メインシステムメモリ１３の他の記憶エリアと同様
にシステムコントローラ１２からのメモリアドレスおよ
び各種制御信号（ＲＡＳ，ＣＡＳ，ＷＥ，ＯＥ，ＣＳな
ど）によって制御される。この場合、システムコントロ
ーラ１２の制御によりコピーエリア１３１をライトプロ
テクトして、そのコピーエリア１３１に対するライトア
クセスを禁止することもできる。
【００３３】ＢＩＯＳ ＲＯＭ１４は、ＩＳＡ仕様のＩ
ＳＡバス３２に接続された８ビットまたは１６ビットの
デバイスであり、ここには各種ＢＩＯＳルーチンを含む
システムＢＩＯＳ、およびＶＧＡ ＢＩＯＳが格納され
ている。システムＢＩＯＳには、システムの電源投入時
に実行されるＩＲＴルーチン、および各種ハードウェア
制御のためのＢＩＯＳドライバ群が含まれている。ＩＲ
Ｔルーチンは、ＢＩＯＳ ＲＯＭ１４の内容をメインシ
ステムメモリ１３のコピーエリア１３１にコピーするＲ
ＯＭ／ＲＡＭコピールーチン、各種ハードウェアのテス
トおよび初期化ルーチン、およびブートルーチンなどを
含んでいる。
ＳＡバス３２に接続された８ビットまたは１６ビットの
デバイスであり、ここには各種ＢＩＯＳルーチンを含む
システムＢＩＯＳ、およびＶＧＡ ＢＩＯＳが格納され
ている。システムＢＩＯＳには、システムの電源投入時
に実行されるＩＲＴルーチン、および各種ハードウェア
制御のためのＢＩＯＳドライバ群が含まれている。ＩＲ
Ｔルーチンは、ＢＩＯＳ ＲＯＭ１４の内容をメインシ
ステムメモリ１３のコピーエリア１３１にコピーするＲ
ＯＭ／ＲＡＭコピールーチン、各種ハードウェアのテス
トおよび初期化ルーチン、およびブートルーチンなどを
含んでいる。
【００３４】リアルタイムクロック（ＲＴＣ）１５、割
り込みコントローラ（ＰＩＣ）１６、およびキーボード
コントローラ（ＫＢＣ）１７は、それぞれＩＳＡ仕様の
８ビットまたは１６ビットのＩ／Ｏデバイスである。
り込みコントローラ（ＰＩＣ）１６、およびキーボード
コントローラ（ＫＢＣ）１７は、それぞれＩＳＡ仕様の
８ビットまたは１６ビットのＩ／Ｏデバイスである。
【００３５】ディスプレイコントローラ１８はＶＧＡ仕
様に準拠したものであり、コンピュータ本体に標準装備
されたＬＣＤパネルの表示制御、およびオプション接続
されるＣＲＴディスプレイの表示制御を行う。ビデオメ
モリ（ＶＲＡＭ）１８１には、表示データが格納され
る。このビデオメモリ（ＶＲＡＭ）１８１のリード／ラ
イト制御は、ディスプレイコントローラ１８によって行
われる。
様に準拠したものであり、コンピュータ本体に標準装備
されたＬＣＤパネルの表示制御、およびオプション接続
されるＣＲＴディスプレイの表示制御を行う。ビデオメ
モリ（ＶＲＡＭ）１８１には、表示データが格納され
る。このビデオメモリ（ＶＲＡＭ）１８１のリード／ラ
イト制御は、ディスプレイコントローラ１８によって行
われる。
【００３６】次に、システムコントローラ１２に設けら
れたメモリ制御サブシステムの構成について説明する。
メモリ制御サブシステムは、図示のように、ＣＰＵコン
トローラ１２１、アクセスコントローラ１２２、ＤＲＡ
Ｍマッパ１２３、ＤＲＡＭコントローラ１２４、および
ＩＳＡコントローラ１２５から構成されている。
れたメモリ制御サブシステムの構成について説明する。
メモリ制御サブシステムは、図示のように、ＣＰＵコン
トローラ１２１、アクセスコントローラ１２２、ＤＲＡ
Ｍマッパ１２３、ＤＲＡＭコントローラ１２４、および
ＩＳＡコントローラ１２５から構成されている。
【００３７】また、このシステムが、３２ビットのＰＣ
Ｉバス、および３２ビットのＶＬバスをサポートする場
合には、それらＰＣＩバスおよびＶＬバス上の３２ビッ
トデバイスをそれぞれ制御するために、ＤＲＡＭコント
ローラ１２４およびＩＳＡコントローラ１２５に加え、
図示のように、ＰＣＩコントローラ１２６およびＶＬバ
スコントローラ１２７が設けられる。この場合、例えば
ディスプレイコントローラ１８はＣＰＵローカルバス３
１から分離され、代わりに３２ビットのＶＬバスまたは
ＰＣＩバス上に接続することができる。
Ｉバス、および３２ビットのＶＬバスをサポートする場
合には、それらＰＣＩバスおよびＶＬバス上の３２ビッ
トデバイスをそれぞれ制御するために、ＤＲＡＭコント
ローラ１２４およびＩＳＡコントローラ１２５に加え、
図示のように、ＰＣＩコントローラ１２６およびＶＬバ
スコントローラ１２７が設けられる。この場合、例えば
ディスプレイコントローラ１８はＣＰＵローカルバス３
１から分離され、代わりに３２ビットのＶＬバスまたは
ＰＣＩバス上に接続することができる。
【００３８】ＣＰＵコントローラ１２１は、アクセスコ
ントローラ１２２と共同して、ＣＰＵ１１のバスサイク
ル制御、およびＣＰＵアドレスデコードを行う。ＣＰＵ
アドレスデコードには、ＣＰＵコントローラ１２１に設
けられたアトリビュートレジスタファイル２０１が利用
される。
ントローラ１２２と共同して、ＣＰＵ１１のバスサイク
ル制御、およびＣＰＵアドレスデコードを行う。ＣＰＵ
アドレスデコードには、ＣＰＵコントローラ１２１に設
けられたアトリビュートレジスタファイル２０１が利用
される。
【００３９】アトリビュートレジスタファイル２０１
は、このコンピュータシステムのメモリアドレスマップ
を定義するためのものであり、ＣＰＵ１１のメモリアド
レス空間を構成する複数のメモリアドレスエリアにそれ
ぞれ対応する複数のアトリビュートレジスタから構成さ
れている。
は、このコンピュータシステムのメモリアドレスマップ
を定義するためのものであり、ＣＰＵ１１のメモリアド
レス空間を構成する複数のメモリアドレスエリアにそれ
ぞれ対応する複数のアトリビュートレジスタから構成さ
れている。
【００４０】各アトリビュートレジスタはＣＰＵ１１に
よってリード／ライト可能なＩ／Ｏ制御レジスタであ
り、各レジスタには、それに対応するメモリアドレスエ
リアに配置すべきメモリデバイスの種類（ＤＲＡＭ、Ｉ
ＳＡバス上のメモリ、ＰＣＩバス上のメモリ、ＶＬバス
上のメモリ）を指定するための属性情報（ＡＴＴＲＩＢ
ＵＴＥ）がＣＰＵ１１によって予め設定されている。属
性情報はメモリリードサイクル用のリード属性情報とメ
モリライトサイクル用のライト属性情報を含んでおり、
これによって各メモリアドレスエリアに配置すべきメモ
リデバイスの種類をメモリリードサイクルとメモリライ
トサイクルとで別個に指定することができる。
よってリード／ライト可能なＩ／Ｏ制御レジスタであ
り、各レジスタには、それに対応するメモリアドレスエ
リアに配置すべきメモリデバイスの種類（ＤＲＡＭ、Ｉ
ＳＡバス上のメモリ、ＰＣＩバス上のメモリ、ＶＬバス
上のメモリ）を指定するための属性情報（ＡＴＴＲＩＢ
ＵＴＥ）がＣＰＵ１１によって予め設定されている。属
性情報はメモリリードサイクル用のリード属性情報とメ
モリライトサイクル用のライト属性情報を含んでおり、
これによって各メモリアドレスエリアに配置すべきメモ
リデバイスの種類をメモリリードサイクルとメモリライ
トサイクルとで別個に指定することができる。
【００４１】ＣＰＵ１１がメモリアクセスのためのバス
サイクルを実行した時、ＣＰＵアドレス（Ａ３１：０
２）の値に対応するメモリアドレスエリアの属性情報が
アトリビュートレジスタファイル２０１から読み出さ
れ、それがアクセスコントローラ１２２に送られる。
サイクルを実行した時、ＣＰＵアドレス（Ａ３１：０
２）の値に対応するメモリアドレスエリアの属性情報が
アトリビュートレジスタファイル２０１から読み出さ
れ、それがアクセスコントローラ１２２に送られる。
【００４２】アクセスコントローラ１２２は、アトリビ
ュートレジスタファイル２０１からから読み出された属
性情報に従ってアクセス対象のメモリデバイスの種類を
決定し、そのメモリデバイスの種類に対応する１つのメ
モリコントローラ、すなわち、ＤＲＡＭコントローラ１
２４、ＩＳＡコントローラ１２５、ＰＣＩコントローラ
１２６、またはＶＬバスコントローラ１２７、にメモリ
サイクルの実行を指示する。この場合、アクセス対象の
メモリデバイスの種類は、ＣＰＵ１１のバスサイクルが
メモリリードサイクルの場合にはアトリビュートレジス
タファイル２０１から読み出された属性情報の中のリー
ド属性情報によって決定され、メモリライトサイクルの
場合にはライト属性情報によって決定される。ＣＰＵ１
１のバスサイクルがメモリリードサイクル／メモリライ
トサイクルのどちらであるかは、Ｗ／Ｒ＃の論理レベル
によって検出できる。
ュートレジスタファイル２０１からから読み出された属
性情報に従ってアクセス対象のメモリデバイスの種類を
決定し、そのメモリデバイスの種類に対応する１つのメ
モリコントローラ、すなわち、ＤＲＡＭコントローラ１
２４、ＩＳＡコントローラ１２５、ＰＣＩコントローラ
１２６、またはＶＬバスコントローラ１２７、にメモリ
サイクルの実行を指示する。この場合、アクセス対象の
メモリデバイスの種類は、ＣＰＵ１１のバスサイクルが
メモリリードサイクルの場合にはアトリビュートレジス
タファイル２０１から読み出された属性情報の中のリー
ド属性情報によって決定され、メモリライトサイクルの
場合にはライト属性情報によって決定される。ＣＰＵ１
１のバスサイクルがメモリリードサイクル／メモリライ
トサイクルのどちらであるかは、Ｗ／Ｒ＃の論理レベル
によって検出できる。
【００４３】ＤＲＡＭマッパー１２３は、ＣＰＵアドレ
ス（Ａ３１：０２）をＤＲＡＭ論理アドレス（ＭＡ３
１：０２）に変換する。この変換は、ＣＰＵ１１のメモ
リアドレス空間に分散配置されているＤＲＡＭメモリエ
リアをＤＲＡＭアクセス専用の連続した論理アドレス空
間に割り付けるために行われる。ここで、このアドレス
変換動作の一例を図２を参照して説明する。
ス（Ａ３１：０２）をＤＲＡＭ論理アドレス（ＭＡ３
１：０２）に変換する。この変換は、ＣＰＵ１１のメモ
リアドレス空間に分散配置されているＤＲＡＭメモリエ
リアをＤＲＡＭアクセス専用の連続した論理アドレス空
間に割り付けるために行われる。ここで、このアドレス
変換動作の一例を図２を参照して説明する。
【００４４】図２（Ａ）はこのシステムで使用されるメ
モリアドレスマップであり、また図２（Ｂ）は図２
（Ａ）のメモリアドレスマップに対応するＤＲＡＭ論理
アドレス空間である。
モリアドレスマップであり、また図２（Ｂ）は図２
（Ａ）のメモリアドレスマップに対応するＤＲＡＭ論理
アドレス空間である。
【００４５】図２（Ａ）に示されているように、ＣＰＵ
１１によってアドレッシング可能なメモリアドレ空間に
はコンベンショナルメモリエリア、拡張メモリエリアの
ようなＤＲＡＭを配置するためのＤＲＡＭアドレスエリ
アの他に、ＤＲＡＭ以外の他のメモリデバイス（ＶＲＡ
Ｍ、ＢＩＯＳ ＲＯＭ、オプションＲＯＭ、ＳＭ−ＲＡ
Ｍなど）を配置するためのアドレスエリアが確保されて
いる。このシステムでは、ＢＩＯＳ ＲＯＭ１４のＶＧ
Ａ ＢＩＯＳおよびシステムＢＩＯＳはＤＲＡＭ上にコ
ピーして使用され、またＳＭ−ＲＡＭはＤＲＡＭ上で実
現されている。したがって、実際には、ＶＲＡＭおよび
オプションＲＯＭを除く全てのメモリアドレエリアに属
するＣＰＵアドレス（Ａ３１：０２）がＤＲＡＭ論理ア
ドレス（ＭＡ３１：０２）に変換される。このアドレス
変換により、ＶＲＡＭおよびオプションＲＯＭそれぞれ
のアドレスエリアの直前および直後のＤＲＡＭアドレス
エリアのＣＰＵアドレスは、ＤＲＡＭ論理アドレス空間
上では連続したアドレスとなる。
１１によってアドレッシング可能なメモリアドレ空間に
はコンベンショナルメモリエリア、拡張メモリエリアの
ようなＤＲＡＭを配置するためのＤＲＡＭアドレスエリ
アの他に、ＤＲＡＭ以外の他のメモリデバイス（ＶＲＡ
Ｍ、ＢＩＯＳ ＲＯＭ、オプションＲＯＭ、ＳＭ−ＲＡ
Ｍなど）を配置するためのアドレスエリアが確保されて
いる。このシステムでは、ＢＩＯＳ ＲＯＭ１４のＶＧ
Ａ ＢＩＯＳおよびシステムＢＩＯＳはＤＲＡＭ上にコ
ピーして使用され、またＳＭ−ＲＡＭはＤＲＡＭ上で実
現されている。したがって、実際には、ＶＲＡＭおよび
オプションＲＯＭを除く全てのメモリアドレエリアに属
するＣＰＵアドレス（Ａ３１：０２）がＤＲＡＭ論理ア
ドレス（ＭＡ３１：０２）に変換される。このアドレス
変換により、ＶＲＡＭおよびオプションＲＯＭそれぞれ
のアドレスエリアの直前および直後のＤＲＡＭアドレス
エリアのＣＰＵアドレスは、ＤＲＡＭ論理アドレス空間
上では連続したアドレスとなる。
【００４６】このようなＣＰＵアドレスからＤＲＡＭ論
理アドレスへの変換は、１６Ｋバイト単位で行われる。
このため、ＤＲＡＭ論理アドレスの下位ビット部（ＭＡ
１３：０２）は、アドレス変換後においても、ＣＰＵア
ドレスの下位ビット部（Ａ１３：０２）と等しい。
理アドレスへの変換は、１６Ｋバイト単位で行われる。
このため、ＤＲＡＭ論理アドレスの下位ビット部（ＭＡ
１３：０２）は、アドレス変換後においても、ＣＰＵア
ドレスの下位ビット部（Ａ１３：０２）と等しい。
【００４７】ＤＲＡＭマッパー１２３によって得られた
ＤＲＡＭ論理アドレス（ＭＡ３１：０２）は、ＤＲＡＭ
コントローラ１２４に送られる。ＤＲＡＭコントローラ
１２４は、アクセスコントローラ１２２によってＣＰＵ
１１のバスサイクルがＤＲＡＭサイクルであることが指
示された時、アクセス制御信号（ＲＡＳ，ＣＡＳ，Ｗ
Ｅ，ＯＥ，ＣＳ）およびＤＲＡＭ物理アドレス（ロウア
ドレスＲＡ、カラムアドレスＣＡ）を用いて、メインシ
ステムメモリ１３、すなわちＤＲＡＭのアクセスサイク
ルを実行する。ロウアドレスＲＡおよびカラムアドレス
ＣＡは、ＤＲＡＭ論理アドレス（ＭＡ３１：０２）を分
解する事によって得られる。
ＤＲＡＭ論理アドレス（ＭＡ３１：０２）は、ＤＲＡＭ
コントローラ１２４に送られる。ＤＲＡＭコントローラ
１２４は、アクセスコントローラ１２２によってＣＰＵ
１１のバスサイクルがＤＲＡＭサイクルであることが指
示された時、アクセス制御信号（ＲＡＳ，ＣＡＳ，Ｗ
Ｅ，ＯＥ，ＣＳ）およびＤＲＡＭ物理アドレス（ロウア
ドレスＲＡ、カラムアドレスＣＡ）を用いて、メインシ
ステムメモリ１３、すなわちＤＲＡＭのアクセスサイク
ルを実行する。ロウアドレスＲＡおよびカラムアドレス
ＣＡは、ＤＲＡＭ論理アドレス（ＭＡ３１：０２）を分
解する事によって得られる。
【００４８】ＩＳＡコントローラ１２５は、アクセスコ
ントローラ１２２によってＣＰＵ１１のバスサイクルが
ＩＳＡバス上のメモリのアクセスサイクルであることが
指示された時、ＩＳＡバス上のＢＩＯＳ ＲＯＭ１４に
チップセレクト信号を発行し、そのＢＩＯＳ ＲＯＭ１
４をＩＳＡバスのバスサイクルに対応するタイミングで
アクセス制御する。
ントローラ１２２によってＣＰＵ１１のバスサイクルが
ＩＳＡバス上のメモリのアクセスサイクルであることが
指示された時、ＩＳＡバス上のＢＩＯＳ ＲＯＭ１４に
チップセレクト信号を発行し、そのＢＩＯＳ ＲＯＭ１
４をＩＳＡバスのバスサイクルに対応するタイミングで
アクセス制御する。
【００４９】ＰＣＩコントローラ１２６は、アクセスコ
ントローラ１２２によってＣＰＵ１１のバスサイクルが
ＰＣＩバス上のメモリのアクセスサイクルであることが
指示された時、ＰＣＩバス上の所定のメモリにチップセ
レクト信号を発行し、そのメモリをＰＣＩバスのバスサ
イクルに対応するタイミングでアクセス制御する。
ントローラ１２２によってＣＰＵ１１のバスサイクルが
ＰＣＩバス上のメモリのアクセスサイクルであることが
指示された時、ＰＣＩバス上の所定のメモリにチップセ
レクト信号を発行し、そのメモリをＰＣＩバスのバスサ
イクルに対応するタイミングでアクセス制御する。
【００５０】ＶＬバスコントローラ１２７は、アクセス
コントローラ１２２によってＣＰＵ１１のバスサイクル
がＶＬバス上のメモリのアクセスサイクルであることが
指示された時、ＶＬバス上の所定のメモリにチップセレ
クト信号を発行し、そのメモリをＰＣＩバスのバスサイ
クルに対応するタイミングでアクセス制御する。
コントローラ１２２によってＣＰＵ１１のバスサイクル
がＶＬバス上のメモリのアクセスサイクルであることが
指示された時、ＶＬバス上の所定のメモリにチップセレ
クト信号を発行し、そのメモリをＰＣＩバスのバスサイ
クルに対応するタイミングでアクセス制御する。
【００５１】次に、アトリビュートレジスタファイル２
０１によって管理される属性情報について具体的に説明
する。まず、図３を参照して、ＣＰＵ１１のメモリアド
レス空間とアトリビュートレジスタファイル２０１によ
ってエリア毎に管理される属性情報との関係を説明す
る。
０１によって管理される属性情報について具体的に説明
する。まず、図３を参照して、ＣＰＵ１１のメモリアド
レス空間とアトリビュートレジスタファイル２０１によ
ってエリア毎に管理される属性情報との関係を説明す
る。
【００５２】前述したようにアトリビュートレジスタフ
ァイル２０１によって管理される１つのアドレスエリア
のサイズは１６Ｋバイトであり、図３に示されているよ
うに、ＣＰＵメモリアドレス空間００００００００Ｈ〜
００００ＦＦＦＦＨは００００００Ｈから順番にＡＲＥ
Ａ００〜ＡＲＥＡ６３と定義される。
ァイル２０１によって管理される１つのアドレスエリア
のサイズは１６Ｋバイトであり、図３に示されているよ
うに、ＣＰＵメモリアドレス空間００００００００Ｈ〜
００００ＦＦＦＦＨは００００００Ｈから順番にＡＲＥ
Ａ００〜ＡＲＥＡ６３と定義される。
【００５３】これらＡＲＥＡ００〜ＡＲＥＡ６３の内、
ＤＲＡＭを含む複数種のメモリデバイスが配置される可
能性があるＡＲＥＡ４０〜ＡＲＥＡ６３に対応する各ア
トリビュートレジスタには、図４に示すような８ビット
の属性情報が設定される。
ＤＲＡＭを含む複数種のメモリデバイスが配置される可
能性があるＡＲＥＡ４０〜ＡＲＥＡ６３に対応する各ア
トリビュートレジスタには、図４に示すような８ビット
の属性情報が設定される。
【００５４】図４に示されているように、８ビットの属
性情報のうち、ｂｉｔ７とｂｉｔ６の２ビットはリード
属性情報（ＲＥＡＤ ＡＴＴＲＩＢＵＴＥ）、ｂｉｔ５
とｂｉｔ４の２ビットはライト属性情報（ＷＲＩＴＥ
ＡＴＴＲＩＢＵＴＥ）、ｂｉｔ３はＤＲＡＭライトプロ
テクト情報（ＷＰ）、ｂｉｔ２とｂｉｔ１の２ビットは
キャッシング制御情報（ＣＡＳＨ）として使用される。
性情報のうち、ｂｉｔ７とｂｉｔ６の２ビットはリード
属性情報（ＲＥＡＤ ＡＴＴＲＩＢＵＴＥ）、ｂｉｔ５
とｂｉｔ４の２ビットはライト属性情報（ＷＲＩＴＥ
ＡＴＴＲＩＢＵＴＥ）、ｂｉｔ３はＤＲＡＭライトプロ
テクト情報（ＷＰ）、ｂｉｔ２とｂｉｔ１の２ビットは
キャッシング制御情報（ＣＡＳＨ）として使用される。
【００５５】リード属性情報（ＲＥＡＤ ＡＴＴＲＩＢ
ＵＴＥ）は、リードアクセス対象のメモリデバイスの種
類を示すものであり、図５に示されているように、その
ｂｉｔ７とｂｉｔ６の２ビットの組み合わせによって、
ＤＲＡＭ、ＶＬバス上のメモリ、ＰＣＩバス上のメモ
リ、ＩＳＡバス上のメモリのいずれかが指定される。
ＵＴＥ）は、リードアクセス対象のメモリデバイスの種
類を示すものであり、図５に示されているように、その
ｂｉｔ７とｂｉｔ６の２ビットの組み合わせによって、
ＤＲＡＭ、ＶＬバス上のメモリ、ＰＣＩバス上のメモ
リ、ＩＳＡバス上のメモリのいずれかが指定される。
【００５６】ライト属性情報（ＷＲＩＴＥ ＡＴＴＲＩ
ＢＵＴＥ）は、ライトアクセス対象のメモリデバイスの
種類を示すものであり、図６に示されているように、そ
のｂｉｔ５とｂｉｔ４の２ビットの組み合わせによっ
て、ＤＲＡＭ、ＶＬバス上のメモリ、ＰＣＩバス上のメ
モリ、ＩＳＡバス上のメモリのいずれかが指定される。
ＢＵＴＥ）は、ライトアクセス対象のメモリデバイスの
種類を示すものであり、図６に示されているように、そ
のｂｉｔ５とｂｉｔ４の２ビットの組み合わせによっ
て、ＤＲＡＭ、ＶＬバス上のメモリ、ＰＣＩバス上のメ
モリ、ＩＳＡバス上のメモリのいずれかが指定される。
【００５７】ＤＲＡＭライトプロテクト情報（ＷＰ）
は、ライト属性情報によってＤＲＡＭがライトアクセス
対象のメモリデバイスとして指定されている時、図７に
示されているように、ｂｉｔ３の内容によってＤＲＡＭ
に対する書き込み保護を行うか否かを示す。
は、ライト属性情報によってＤＲＡＭがライトアクセス
対象のメモリデバイスとして指定されている時、図７に
示されているように、ｂｉｔ３の内容によってＤＲＡＭ
に対する書き込み保護を行うか否かを示す。
【００５８】キャッシング制御情報（ＣＡＳＨ）は、リ
ード属性情報およびライト属性情報によって共にＤＲＡ
Ｍが指定されている時に於いて、そのＲＡＭのキャッシ
ング操作の有効／無効を制御するためのものであり、図
８に示されているように、そのｂｉｔ２とｂｉｔ１の２
ビットの組み合わせによって、ライトバックキャシュイ
ネーブル、ライトスルーキャシュイネーブル、キャシュ
ディセーブルのいずれかが指定される。例えば、ＶＧＡ
ＢＩＯＳや、システムＢＩＯＳがコピーされたＤＲＡ
Ｍエリアについては、キャシュディセーブルの設定が成
される。
ード属性情報およびライト属性情報によって共にＤＲＡ
Ｍが指定されている時に於いて、そのＲＡＭのキャッシ
ング操作の有効／無効を制御するためのものであり、図
８に示されているように、そのｂｉｔ２とｂｉｔ１の２
ビットの組み合わせによって、ライトバックキャシュイ
ネーブル、ライトスルーキャシュイネーブル、キャシュ
ディセーブルのいずれかが指定される。例えば、ＶＧＡ
ＢＩＯＳや、システムＢＩＯＳがコピーされたＤＲＡ
Ｍエリアについては、キャシュディセーブルの設定が成
される。
【００５９】次に、図９のフローチャートを参照して、
アトリビュートレジスタファイル２０１の属性情報を利
用して行われるＣＰＵアドレスのデコード処理について
説明する。
アトリビュートレジスタファイル２０１の属性情報を利
用して行われるＣＰＵアドレスのデコード処理について
説明する。
【００６０】ここでは、ＣＰＵアドレスが０００Ａ００
００Ｈ〜００１０００００Ｈに属する時、つまりＡＲＥ
Ａ４０〜ＡＲＥＡ６３に対するデコード処理について説
明する。
００Ｈ〜００１０００００Ｈに属する時、つまりＡＲＥ
Ａ４０〜ＡＲＥＡ６３に対するデコード処理について説
明する。
【００６１】まず、アクセスコントローラ１２２は現在
のＣＰＵバスサイクルがメモリリードサイクルであるか
メモリライトサイクルであるかを判断する（ステップＳ
１１）。メモリリードサイクルであれば、アクセスコン
トローラ１２２は、ＣＰＵアドレス（Ａ３１−１４）に
よって指定されたアトリビュートレジスタのｂｉｔ７と
ｂｉｔ６（リード属性情報）を参照し（ステップＳ１
２）、ｂｉｔ７＝“Ｈ”、ｂｉｔ６＝“Ｈ”であれば、
ＤＲＡＭコントローラ１２４にＤＲＡＭサイクルである
ことを通知してＤＲＡＭリードサイクルを実行させる
（ステップＳ１３）。
のＣＰＵバスサイクルがメモリリードサイクルであるか
メモリライトサイクルであるかを判断する（ステップＳ
１１）。メモリリードサイクルであれば、アクセスコン
トローラ１２２は、ＣＰＵアドレス（Ａ３１−１４）に
よって指定されたアトリビュートレジスタのｂｉｔ７と
ｂｉｔ６（リード属性情報）を参照し（ステップＳ１
２）、ｂｉｔ７＝“Ｈ”、ｂｉｔ６＝“Ｈ”であれば、
ＤＲＡＭコントローラ１２４にＤＲＡＭサイクルである
ことを通知してＤＲＡＭリードサイクルを実行させる
（ステップＳ１３）。
【００６２】一方、ｂｉｔ７＝“Ｈ”、ｂｉｔ６＝
“Ｈ”以外の場合は、それらｂｉｔ７とｂｉｔ６の組み
合わせに応じて、ＩＳＡコントローラ１２５、ＰＣＩコ
ントローラ１２６、およびＶＬバスコントローラ１２７
のいずれかにメモリリードサイクルの実行を指示する
（ステップＳ１４）。
“Ｈ”以外の場合は、それらｂｉｔ７とｂｉｔ６の組み
合わせに応じて、ＩＳＡコントローラ１２５、ＰＣＩコ
ントローラ１２６、およびＶＬバスコントローラ１２７
のいずれかにメモリリードサイクルの実行を指示する
（ステップＳ１４）。
【００６３】現在のＣＰＵバスサイクルがメモリライト
サイクルの場合には、アクセスコントローラ１２２は、
ＣＰＵアドレス（Ａ３１−１４）によって指定されたア
トリビュートレジスタのｂｉｔ５とｂｉｔ４（ライト属
性情報）を参照する（ステップＳ１５）。ｂｉｔ５＝
“Ｈ”、ｂｉｔ４＝“Ｈ”であれば、アクセスコントロ
ーラ１２２は、アトリビュートレジスタのｂｉｔ３（Ｄ
ＲＡＭライトプロテクト情報ＷＰ）を参照して、該当す
るＤＲＡＭエリアが書き込み保護（ライトプロテクト）
領域であるか否かを調べる（ステップＳ１６）。書き込
み保護領域でなければ、ＤＲＡＭコントローラ１２４に
ＤＲＡＭサイクルであることを通知してＤＲＡＭライト
サイクルを実行させる（ステップＳ１７）。一方、書き
込み保護領域であれば、ＤＲＡＭサイクルであり、且つ
ライトプロテクトであることをＤＲＡＭコントローラ１
２４に通知して、ＷＥ信号の出力を禁止させた状態でＤ
ＲＡＭコントローラ１２４にＤＲＡＭライトサイクルを
実行させる（ステップＳ１８）。
サイクルの場合には、アクセスコントローラ１２２は、
ＣＰＵアドレス（Ａ３１−１４）によって指定されたア
トリビュートレジスタのｂｉｔ５とｂｉｔ４（ライト属
性情報）を参照する（ステップＳ１５）。ｂｉｔ５＝
“Ｈ”、ｂｉｔ４＝“Ｈ”であれば、アクセスコントロ
ーラ１２２は、アトリビュートレジスタのｂｉｔ３（Ｄ
ＲＡＭライトプロテクト情報ＷＰ）を参照して、該当す
るＤＲＡＭエリアが書き込み保護（ライトプロテクト）
領域であるか否かを調べる（ステップＳ１６）。書き込
み保護領域でなければ、ＤＲＡＭコントローラ１２４に
ＤＲＡＭサイクルであることを通知してＤＲＡＭライト
サイクルを実行させる（ステップＳ１７）。一方、書き
込み保護領域であれば、ＤＲＡＭサイクルであり、且つ
ライトプロテクトであることをＤＲＡＭコントローラ１
２４に通知して、ＷＥ信号の出力を禁止させた状態でＤ
ＲＡＭコントローラ１２４にＤＲＡＭライトサイクルを
実行させる（ステップＳ１８）。
【００６４】一方、ｂｉｔ５＝“Ｈ”、ｂｉｔ４＝
“Ｈ”以外の場合は、それらｂｉｔ５とｂｉｔ４の組み
合わせに応じて、ＩＳＡコントローラ１２５、ＰＣＩコ
ントローラ１２６、およびＶＬバスコントローラ１２７
のいずれかにメモリライトサイクルの実行を指示する
（ステップＳ１９）。
“Ｈ”以外の場合は、それらｂｉｔ５とｂｉｔ４の組み
合わせに応じて、ＩＳＡコントローラ１２５、ＰＣＩコ
ントローラ１２６、およびＶＬバスコントローラ１２７
のいずれかにメモリライトサイクルの実行を指示する
（ステップＳ１９）。
【００６５】このように、このシステムにおいては、Ｃ
ＰＵ１１のメモリアドレス空間が複数のメモリアドレス
エリアＡＲＥＡ００〜ＡＲＥＡ６３に分割して管理さ
れ、それらメモリアドレスエリア毎にそこに配置すべき
メモリデバイスの種類などを示す属性情報を利用して、
ＣＰＵアドレスのデコードが行われる。このため、従来
のように複数のアドレスデコーダに個々にデコード条件
を設定すること無く、システム全体のメモリアドレスマ
ップをアトリビュートレジスタファイル２０１の属性情
報の内容のみによって容易に決定することができる。ま
た、１つの属性情報によってアクセス許可されるのは１
つのメモリデバイスでけであるので、メモリアドレスエ
リア毎にそれに配置すべきメモリデバイスを一義的に規
定できる。従って、異なる２つのメモリデバイスが誤っ
て同一メモリアドレス空間に配置されるといった事態の
発生を確実に確実に防止できる。
ＰＵ１１のメモリアドレス空間が複数のメモリアドレス
エリアＡＲＥＡ００〜ＡＲＥＡ６３に分割して管理さ
れ、それらメモリアドレスエリア毎にそこに配置すべき
メモリデバイスの種類などを示す属性情報を利用して、
ＣＰＵアドレスのデコードが行われる。このため、従来
のように複数のアドレスデコーダに個々にデコード条件
を設定すること無く、システム全体のメモリアドレスマ
ップをアトリビュートレジスタファイル２０１の属性情
報の内容のみによって容易に決定することができる。ま
た、１つの属性情報によってアクセス許可されるのは１
つのメモリデバイスでけであるので、メモリアドレスエ
リア毎にそれに配置すべきメモリデバイスを一義的に規
定できる。従って、異なる２つのメモリデバイスが誤っ
て同一メモリアドレス空間に配置されるといった事態の
発生を確実に確実に防止できる。
【００６６】また、リード属性情報とライト属性情報を
各メモリアドレスエリア毎に定義しているので、リード
サイクル用のメモリアドレスマップとライトサイクル用
のメモリアドレスマップを別個に定義することができ
る。
各メモリアドレスエリア毎に定義しているので、リード
サイクル用のメモリアドレスマップとライトサイクル用
のメモリアドレスマップを別個に定義することができ
る。
【００６７】次に、図１０のフローチャートを参照し
て、“高速ＲＯＭ”機能を実現するためのＲＯＭ／ＲＡ
Ｍコピー処理について説明する。システム電源が投入さ
れると、ＣＰＵ１１によってＢＩＯＳ ＲＯＭ１４のＩ
ＲＴルーチンが実行される。ＩＲＴルーチンは、まず、
アトリビュートレジスタファイル２０１の各アトリビュ
ートレジスタに属性情報をセットして、このシステムの
メモリアドレスマップを定義する（ステップＳ２１）。
この場合、ＢＩＯＳ ＲＯＭ１４のＶＧＡ ＢＩＯＳに
割り当てられるメモリアドレス０００Ｃ００００Ｈ〜０
００Ｃ７ＦＦＦＨに対応するＡＲＥＡ４８とＡＲＥＡ４
９の各々には、ＩＳＡバス上のＢＩＯＳ ＲＯＭを指定
するリード属性情報（ｂｉｔ７＝“Ｌ”，ｂｉｔ６＝
“Ｌ”）とＤＲＡＭを指定するライト属性情報（ｂｉｔ
５＝“Ｈ”，ｂｉｔ４＝“Ｈ”）がセットされる。同様
に、ＢＩＯＳ ＲＯＭ１４のシステムＢＩＯＳに割り当
てられるメモリアドレス０００Ｆ００００Ｈ〜０００Ｆ
ＦＦＦＦＨに対応するＡＲＥＡ６０〜ＡＲＥＡ６３の各
々にも、ＩＳＡバス上のＢＩＯＳ ＲＯＭを指定するリ
ード属性情報（ｂｉｔ７＝“Ｌ”，ｂｉｔ６＝“Ｌ”）
とＤＲＡＭを指定するライト属性情報（ｂｉｔ５＝
“Ｈ”，ｂｉｔ４＝“Ｈ”）がセットされる。
て、“高速ＲＯＭ”機能を実現するためのＲＯＭ／ＲＡ
Ｍコピー処理について説明する。システム電源が投入さ
れると、ＣＰＵ１１によってＢＩＯＳ ＲＯＭ１４のＩ
ＲＴルーチンが実行される。ＩＲＴルーチンは、まず、
アトリビュートレジスタファイル２０１の各アトリビュ
ートレジスタに属性情報をセットして、このシステムの
メモリアドレスマップを定義する（ステップＳ２１）。
この場合、ＢＩＯＳ ＲＯＭ１４のＶＧＡ ＢＩＯＳに
割り当てられるメモリアドレス０００Ｃ００００Ｈ〜０
００Ｃ７ＦＦＦＨに対応するＡＲＥＡ４８とＡＲＥＡ４
９の各々には、ＩＳＡバス上のＢＩＯＳ ＲＯＭを指定
するリード属性情報（ｂｉｔ７＝“Ｌ”，ｂｉｔ６＝
“Ｌ”）とＤＲＡＭを指定するライト属性情報（ｂｉｔ
５＝“Ｈ”，ｂｉｔ４＝“Ｈ”）がセットされる。同様
に、ＢＩＯＳ ＲＯＭ１４のシステムＢＩＯＳに割り当
てられるメモリアドレス０００Ｆ００００Ｈ〜０００Ｆ
ＦＦＦＦＨに対応するＡＲＥＡ６０〜ＡＲＥＡ６３の各
々にも、ＩＳＡバス上のＢＩＯＳ ＲＯＭを指定するリ
ード属性情報（ｂｉｔ７＝“Ｌ”，ｂｉｔ６＝“Ｌ”）
とＤＲＡＭを指定するライト属性情報（ｂｉｔ５＝
“Ｈ”，ｂｉｔ４＝“Ｈ”）がセットされる。
【００６８】これにより、図３に点線で示されているよ
うに、ＶＧＡ ＢＩＯＳのアドレス空間およびシステム
ＢＩＯＳのアドレスエリアの各々には、それぞれＢＩＯ
ＳＲＯＭとＤＲＡＭの双方が配置される。
うに、ＶＧＡ ＢＩＯＳのアドレス空間およびシステム
ＢＩＯＳのアドレスエリアの各々には、それぞれＢＩＯ
ＳＲＯＭとＤＲＡＭの双方が配置される。
【００６９】次いで、ＩＲＴルーチンは、ＶＧＡ ＢＩ
ＯＳおよびシステムＢＩＯＳをＢＩＯＳ ＲＯＭからＤ
ＲＡＭにコピーするために、ＡＲＥＡ４８，ＡＲＥＡ４
９，ＡＲＥＡ６０〜ＡＲＥＡ６３それぞれの先頭番地か
ら最終番地までのデータを読み込むためのリードアクセ
スと、そのリードアクセスによって読み取ったデータを
同じ番地に書き込むためのライトアクセスを行う（ステ
ップＳ２２）。
ＯＳおよびシステムＢＩＯＳをＢＩＯＳ ＲＯＭからＤ
ＲＡＭにコピーするために、ＡＲＥＡ４８，ＡＲＥＡ４
９，ＡＲＥＡ６０〜ＡＲＥＡ６３それぞれの先頭番地か
ら最終番地までのデータを読み込むためのリードアクセ
スと、そのリードアクセスによって読み取ったデータを
同じ番地に書き込むためのライトアクセスを行う（ステ
ップＳ２２）。
【００７０】例えば、ＡＲＥＡ４８のＢＩＯＳ ＲＯＭ
の内容をＡＲＥＡ４８のＤＲＡＭにコピーする場合に
は、ＣＰＵ１１によって次のような命令が実行される。 ＭＯＶ ＡＸ ，Ｃ０００Ｈ …上位アドレスの設定 ＭＯＶ ＥＳ ，ＡＸ ＭＯＶ ＤＳ ，ＡＸ ＭＯＶ ＳＩ ，０ …下位アドレスの設定 ＭＯＶ ＤＩ ，０ ＣＬＤ …アドレスインクリメント ＭＯＶ ＣＸ ，１０００Ｈ …転送回数の設定 ＲＥＰ ＭＯＶＳＤ …ダブルワード転送命令 また、上述の命令は次のように記述することもできる。
の内容をＡＲＥＡ４８のＤＲＡＭにコピーする場合に
は、ＣＰＵ１１によって次のような命令が実行される。 ＭＯＶ ＡＸ ，Ｃ０００Ｈ …上位アドレスの設定 ＭＯＶ ＥＳ ，ＡＸ ＭＯＶ ＤＳ ，ＡＸ ＭＯＶ ＳＩ ，０ …下位アドレスの設定 ＭＯＶ ＤＩ ，０ ＣＬＤ …アドレスインクリメント ＭＯＶ ＣＸ ，１０００Ｈ …転送回数の設定 ＲＥＰ ＭＯＶＳＤ …ダブルワード転送命令 また、上述の命令は次のように記述することもできる。
【００７１】
ＭＯＶ ＡＸ ，Ｃ０００Ｈ …上位アドレスの設定
ＭＯＶ ＤＳ ，ＡＸ
ＭＯＶ ＣＸ ，４０００Ｈ …転送回数
ＭＯＶ ＢＸ ，０ …下位アドレスの設定
Ｌ1 ： ＭＯＶ ＡＬ ，［ＢＸ］ …転送命令（リード）
ＭＯＶ ［ＢＸ］，ＡＬ …転送命令（ライト）
ＩＮＣ ＢＸ …アドレスインクリメント
ＬＯＯＰ Ｌ１
次に、ＩＲＴルーチンは、ＡＲＥＡ４８，４９，６０〜
６３それぞれの属性情報を再設定して、ＢＩＯＳ ＲＯ
Ｍのアクセスを無効、ＡＲＥＡ４８，４９，６０〜６３
を通したＤＲＡＭアクセスをリードオンリーに設定する
（ステップＳ２３）。
６３それぞれの属性情報を再設定して、ＢＩＯＳ ＲＯ
Ｍのアクセスを無効、ＡＲＥＡ４８，４９，６０〜６３
を通したＤＲＡＭアクセスをリードオンリーに設定する
（ステップＳ２３）。
【００７２】この場合、ＡＲＥＡ４８，４９，６０〜６
３の各々には、ＤＲＡＭを指定するリード属性情報（ｂ
ｉｔ７＝“Ｈ”，ｂｉｔ６＝“Ｈ”）と、ＤＲＡＭを指
定するライト属性情報（ｂｉｔ５＝“Ｈ”，ｂｉｔ４＝
“Ｈ”）と、ライトプロテキトを指示するＤＲＡＭライ
トプロテクト情報（ｂｉｔ３＝“Ｈ”）が設定される。
３の各々には、ＤＲＡＭを指定するリード属性情報（ｂ
ｉｔ７＝“Ｈ”，ｂｉｔ６＝“Ｈ”）と、ＤＲＡＭを指
定するライト属性情報（ｂｉｔ５＝“Ｈ”，ｂｉｔ４＝
“Ｈ”）と、ライトプロテキトを指示するＤＲＡＭライ
トプロテクト情報（ｂｉｔ３＝“Ｈ”）が設定される。
【００７３】この後、オペレーティングシステムが実行
された後は、８ビットまたは１６ビットデータ幅のＢＩ
ＯＳ ＲＯＭ１４の代わりにそれよりも高速アクセス可
能な３２ビットデータ幅のＤＲＡＭがアプリケーション
プログラムなどによってアクセスされるようになり、Ｖ
ＧＡ ＢＩＯＳおよびシステムＢＩＯＳの高速アクセス
が可能となる。
された後は、８ビットまたは１６ビットデータ幅のＢＩ
ＯＳ ＲＯＭ１４の代わりにそれよりも高速アクセス可
能な３２ビットデータ幅のＤＲＡＭがアプリケーション
プログラムなどによってアクセスされるようになり、Ｖ
ＧＡ ＢＩＯＳおよびシステムＢＩＯＳの高速アクセス
が可能となる。
【００７４】
【発明の効果】以上説明したように、この発明によれ
ば、複数のアドレスデコーダに個々にデコード条件を設
定すること無く、システム全体のメモリアドレスマップ
をアトリビュートレジスタファイル２０１の属性情報の
内容のみによって決定することができる。また、１つの
属性情報によってアクセス許可されるのは１つのメモリ
デバイスでけであるので、メモリアドレスエリア毎にそ
れに配置すべきメモリデバイスを一義的に規定できる。
従って、異なる２つのメモリデバイスが誤って同一メモ
リアドレス空間に配置されるといった事態の発生を確実
に防止できる。
ば、複数のアドレスデコーダに個々にデコード条件を設
定すること無く、システム全体のメモリアドレスマップ
をアトリビュートレジスタファイル２０１の属性情報の
内容のみによって決定することができる。また、１つの
属性情報によってアクセス許可されるのは１つのメモリ
デバイスでけであるので、メモリアドレスエリア毎にそ
れに配置すべきメモリデバイスを一義的に規定できる。
従って、異なる２つのメモリデバイスが誤って同一メモ
リアドレス空間に配置されるといった事態の発生を確実
に防止できる。
【００７５】また、リードサイクル用とライトサイクル
用の２つの属性情報（リード属性情報、ライト属性情
報）を各メモリアドレスエリア毎に定義しているので、
同一メモリエリアに対応するリード属性情報およびライ
ト属性情報によってＲＯＭデバイスおよびＲＡＭデバイ
スをそれぞれアクセス許可することにより、同一番地に
対するリードアクセスとライトアクセスとによって“高
速ＲＯＭ”機能実現のためのＲＯＭ／ＲＡＭコピーを行
うことが可能となる。
用の２つの属性情報（リード属性情報、ライト属性情
報）を各メモリアドレスエリア毎に定義しているので、
同一メモリエリアに対応するリード属性情報およびライ
ト属性情報によってＲＯＭデバイスおよびＲＡＭデバイ
スをそれぞれアクセス許可することにより、同一番地に
対するリードアクセスとライトアクセスとによって“高
速ＲＯＭ”機能実現のためのＲＯＭ／ＲＡＭコピーを行
うことが可能となる。
【図１】この発明の一実施例に係るコンピュータシステ
ムの構成を示すブロック図。
ムの構成を示すブロック図。
【図２】図１のシステムに設けられているＤＲＡＭマッ
パーによって実行されるＣＰＵメモリアドレス空間から
ＤＲＡＭ論理アドレス空間への変換動作の示す図。
パーによって実行されるＣＰＵメモリアドレス空間から
ＤＲＡＭ論理アドレス空間への変換動作の示す図。
【図３】図１のシステムに設けられているアトリビュー
トレジスタファイルによって管理される属性情報とＣＰ
Ｕメモリアドレス空間との関係を示す図。
トレジスタファイルによって管理される属性情報とＣＰ
Ｕメモリアドレス空間との関係を示す図。
【図４】図１のシステムに設けられているアトリビュー
トレジスタファイルに設定される属性情報のフォーマッ
トを示す図。
トレジスタファイルに設定される属性情報のフォーマッ
トを示す図。
【図５】図４の属性情報に含まれるリード属性情報の内
容を示す図。
容を示す図。
【図６】図４の属性情報に含まれるライト属性情報の内
容を示す図。
容を示す図。
【図７】図４の属性情報に含まれるＤＲＡＭライトプロ
テクト情報の内容を示す図。
テクト情報の内容を示す図。
【図８】図４の属性情報に含まれるキャッシング制御情
報の内容を示す図。
報の内容を示す図。
【図９】同実施例のシステムにおけるＣＰＵアドレスの
デコード処理の手順を示すフローチャート。
デコード処理の手順を示すフローチャート。
【図１０】同実施例のシステムにおけるＲＯＭ／ＲＡＭ
コピー処理の手順を示すフローチャート。
コピー処理の手順を示すフローチャート。
１１…ＣＰＵ、１２…システムコントローラ、１３…メ
インシステムメモリ、１４…ＢＩＯＳ ＲＯＭ、１８…
ディスプレイコントローラ、１２１…ＣＰＵコントロー
ラ、１２２…アクセスコントローラ、１２４…ＤＲＡＭ
コントローラ、１２５…ＩＳＡコントローラ、１２６…
ＰＣＩコントローラ、１２７…ＶＬバスコントローラ、
２０１…アトリビュートレジスタファイル。
インシステムメモリ、１４…ＢＩＯＳ ＲＯＭ、１８…
ディスプレイコントローラ、１２１…ＣＰＵコントロー
ラ、１２２…アクセスコントローラ、１２４…ＤＲＡＭ
コントローラ、１２５…ＩＳＡコントローラ、１２６…
ＰＣＩコントローラ、１２７…ＶＬバスコントローラ、
２０１…アトリビュートレジスタファイル。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−116344（ＪＰ，Ａ)
特開 昭64−19446（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/14
G06F 12/06
Claims (13)
- 【請求項１】 ＣＰＵと、 複数種のメモリデバイスと、 これら複数種のメモリデバイスにそれぞれ結合され、そ
れらメモリデバイスのアクセスをそれぞれ制御する複数
のメモリコントローラと、 前記ＣＰＵによってアドレッシング可能なメモリアドレ
ス空間を構成する複数のメモリアドレスエリアにそれぞ
れ対応して設けられた複数のＩ／Ｏ制御レジスタを含む
レジスタファイルであって、各レジスタには、それに対
応するメモリアドレスエリアに配置すべきメモリデバイ
スの種類を指定する属性情報が設定されているレジスタ
ファイルと、 このレジスタファイルに結合され、前記ＣＰＵがメモリ
アクセスのためのバスサイクルを実行した時、前記ＣＰ
Ｕからのメモリアドレスの値に対応するメモリアドレス
エリアの属性情報に従ってアクセス対象のメモリデバイ
スを決定し、そのアクセス対象のメモリデバイスに対応
するメモリコントローラに対してメモリアクセスの実行
を指示するデコード手段とを具備することを特徴とする
コンピュータシステム。 - 【請求項２】 前記複数種のメモリデバイスは、第１バ
スに接続されたＲＡＭデバイスと、前記第１バスよりも
バス幅の小さい第２バスに接続されたＲＯＭデバイスと
を含むことを特徴とする請求項１記載のコンピュータシ
ステム。 - 【請求項３】 前記複数のメモリコントローラは、前記
ＲＡＭデバイスのアクセスを制御する第１のメモリコン
トローラと、前記ＲＯＭデバイスのアクセスを制御する
第２のメモリコントローラを含むことを特徴とする請求
項２記載のコンピュータシステム。 - 【請求項４】 前記ＲＡＭデバイスは３２ビットデバイ
スであり、前記ＲＯＭデバイスは８ビットまたは１６ビ
ットデバイスであることを特徴とする請求項２記載のコ
ンピュータシステム。 - 【請求項５】 前記属性情報は、リードアクセスを許可
すべきメモリデバイスの種類を指定するリード属性情報
と、ライトアクセスを許可すべきメモリデバイスの種類
を指定するライト属性情報とを含み、 前記アクセス制御手段は、 前記ＣＰＵによって実行されるバスサイクルがメモリリ
ードサイクルの時、前記ＣＰＵからのメモリアドレスの
値に対応するメモリアドレスエリアのリード属性情報に
従ってリードアクセス対象のメモリデバイスを決定し、
そのリードアクセス対象のメモリデバイスに対応するメ
モリコントローラに対してメモリアクセスの実行を指示
する手段と、 前記ＣＰＵによって実行されるバスサイクルがメモリラ
イトサイクルの時、前記ＣＰＵからのメモリアドレスの
値に対応するメモリアドレスエリアのライト属性情報に
従ってライトアクセス対象のメモリデバイスを決定し、
そのライトアクセス対象のメモリデバイスに対応するメ
モリコントローラに対してメモリアクセスの実行を指示
する手段とを含むことを特徴とする請求項１記載のコン
ピュータシステム。 - 【請求項６】 ＣＰＵと、 ＲＡＭデバイスおよびＲＯＭデバイスと、 これらＲＡＭデバイスおよびＲＯＭデバイスにそれぞれ
結合され、それらＲＡＭデバイスおよびＲＯＭデバイス
のアクセスをそれぞれ制御する第１および第２のメモリ
コントローラと、 前記ＣＰＵによってアドレッシング可能なメモリアドレ
ス空間を構成する複数のメモリアドレスエリアにそれぞ
れ対応して設けられた複数のＩ／Ｏ制御レジスタを含む
レジスタファイルであって、各レジスタには、前記ＲＡ
ＭデバイスおよびＲＯＭデバイスの中で、そのレジスタ
に対応するメモリアドレスエリアに配置し且つリードア
クセス許可すべきメモリデバイスの種類を指定するリー
ド属性情報および前記メモリアドレスエリアに配置し且
つライトアクセス許可すべきメモリデバイスの種類を指
定するライト属性情報を含む属性情報が設定されている
レジスタファイルと、 このレジスタファイルに結合され、前記ＣＰＵがメモリ
アクセスのためのバスサイクルを実行した時、前記ＣＰ
Ｕからのメモリアドレスの値に対応するメモリアドレス
エリアの属性情報に従って前記第１および第２のメモリ
コントローラの１つにメモリアクセスの実行を指示する
デコード手段とを具備し、 このデコード手段は、 前記バスサイクルがメモリリードサイクルである時、前
記ＣＰＵからのメモリアドレスの値に対応するメモリア
ドレスエリアのリード属性情報に従ってリードアクセス
対象のメモリデバイスを決定し、そのリードアクセス対
象のメモリデバイスに対応するメモリコントローラに対
してメモリアクセスの実行を指示する手段と、 前記バスサイクルがメモリライトサイクルである時、前
記ＣＰＵからのメモリアドレスの値に対応するメモリア
ドレスエリアのライト属性情報に従ってライトアクセス
対象のメモリデバイスを決定し、そのライトアクセス対
象のメモリデバイスに対応するメモリコントローラに対
してメモリアクセスの実行を指示する手段とを含むこと
を特徴とするコンピュータシステム。 - 【請求項７】 システムの電源投入に応答して、前記Ｒ
ＯＭデバイスが配置されるべきメモリアドレス空間に対
応する前記レジスタファイルのＩ／Ｏ制御レジスタに、
前記ＲＯＭデバイスを指定するリ−ド属性情報と前記Ｒ
ＡＭデバイスを指定するライト属性情報を含む属性情報
を設定して、前記ＲＯＭデバイスとＲＡＭデバイスを同
一メモリアドレス空間に配置する手段と、 前記ＲＯＭデバイスとＲＡＭデバイスが配置されている
メモリアドレス空間の先頭番地から最終番地までを順次
リードし、読み取ったデータを同じ番地に順次ライトす
ることによって、前記ＲＯＭデバイスの内容を前記ＲＡ
Ｍデバイスにコピーする手段と、 前記ＲＯＭデバイスのアクセスを無効にするために前記
ＲＯＭデバイスを指定するリ−ド属性情報を前記ＲＡＭ
デバイスを指定する値に変更する属性情報変更手段とを
さらに具備することを特徴とする請求項６記載のコンピ
ュータシステム。 - 【請求項８】 前記属性情報は、さらに、前記ライト属
性情報によって前記ＲＡＭデバイスがライトアクセスを
許可すべきメモリデバイスとして指定されている時、そ
のＲＡＭデバイスを書き込み禁止にするか否かを指定す
るライトプロテクト情報を含み、 前記デコード手段は、前記属性情報に前記ＲＡＭデバイ
スを書き込み禁止にすることを指定するライトプロテク
ト情報が含まれている時、前記第１のメモリコントロー
ラに前記ＲＡＭデバイスのライトアクセスを禁止させる
手段をさらに含むことを特徴とする請求項６記載のコン
ピュータシステム。 - 【請求項９】 システムの電源投入に応答して、前記Ｒ
ＯＭデバイスが配置されるべきメモリアドレス空間に対
応する前記レジスタファイルのＩ／Ｏ制御レジスタに、
前記ＲＯＭデバイスを指定するリ−ド属性情報と前記Ｒ
ＡＭデバイスを指定するライト属性情報を含む属性情報
を設定して、前記ＲＯＭデバイスとＲＡＭデバイスを同
一メモリアドレス空間に配置する手段と、 前記ＲＯＭデバイスとＲＡＭデバイスが配置されている
メモリアドレス空間の先頭番地から最終番地までを順次
リードし、読み取ったデータを同じ番地に順次ライトす
ることによって、前記ＲＯＭデバイスの内容を前記ＲＡ
Ｍデバイスにコピーする手段と、 前記ＲＯＭデバイスのアクセスを無効にするために前記
ＲＯＭデバイスを指定するリ−ド属性情報を前記ＲＡＭ
デバイスを指定する値に変更する手段と、 前記ＲＡＭデバイスのアクセス許可をリードアクセスだ
けに変更するために、前記ＲＡＭデバイスを書き込み禁
止にすることを指定するライトプロテクト情報を前記Ｉ
／Ｏ制御レジスタに設定する手段とをさらに具備するこ
とを特徴とする請求項８記載のコンピュータシステム。 - 【請求項１０】 前記ＲＡＭデバイスは第１バスに接続
され、前記ＲＯＭデバイスは前記第１バスよりもバス幅
の小さい第２バスに接続されていることを特徴とする請
求項６記載のコンピュータシステム。 - 【請求項１１】 前記第１のメモリコントローラは前記
第１バスのバススサイクルに対応するタイミングで前記
ＲＡＭデバイスのアクセスを制御し、前記第２のメモリ
コントローラは、前記第２バスのバスサイクルに対応す
るタイミングで前記ＲＯＭデバイスのアクセスを制御す
ることを特徴とする請求項６記載のコンピュータシステ
ム。 - 【請求項１２】 前記ＲＯＭデバイスは、前記コンピュ
ータシステムのハードウェアを制御するためのＢＩＯＳ
ルーチンが格納されシステムＲＯＭであることを特徴と
する請求項７記載のコンピュータシステム。 - 【請求項１３】 ＣＰＵと、複数種のバスを有し、これ
らバスに互いに異なるメモリデバイスまたは周辺装置が
接続されるコンピュータシステムにおいて、 前記複数種のバスにそれぞれ対応して設けられ、対応す
るバス上のメモリデバイスのアクセスを制御する複数の
コントローラと、 前記ＣＰＵによってアドレッシング可能なメモリアドレ
ス空間を構成する複数のメモリアドレスエリアにそれぞ
れ対応して設けられた複数のＩ／Ｏ制御レジスタを含む
レジスタファイルであって、各レジスタには、それに対
応するメモリアドレスエリアに配置すべきメモリデバイ
スの種類を指定する属性情報が設定されているレジスタ
ファイルと、 このレジスタファイルに結合され、前記ＣＰＵがメモリ
アクセスのためのバスサイクルを実行した時、前記ＣＰ
Ｕからのメモリアドレスの値に対応するメモリアドレス
エリアの属性情報に従ってアクセス対象のメモリデバイ
スを決定し、そのアクセス対象のメモリデバイスに対応
するメモリコントローラに対してメモリアクセスの実行
を指示するデコード手段とを具備することを特徴とする
コンピュータシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23579494A JP3505231B2 (ja) | 1994-09-30 | 1994-09-30 | コンピュータシステム |
| US08/364,720 US5706407A (en) | 1993-12-28 | 1994-12-27 | System for reallocation of memory banks in memory sized order |
| US08/893,926 US6016548A (en) | 1993-12-28 | 1997-07-15 | Apparatus for controlling duty ratio of power saving of CPU |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23579494A JP3505231B2 (ja) | 1994-09-30 | 1994-09-30 | コンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08101802A JPH08101802A (ja) | 1996-04-16 |
| JP3505231B2 true JP3505231B2 (ja) | 2004-03-08 |
Family
ID=16991365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23579494A Expired - Lifetime JP3505231B2 (ja) | 1993-12-28 | 1994-09-30 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3505231B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7426625B2 (en) | 2004-03-31 | 2008-09-16 | International Business Machines Corporation | Data processing system and computer program product for support of system memory addresses with holes |
| EP1862909A4 (en) * | 2005-03-24 | 2009-09-09 | Fujitsu Ltd | MEMORY ADDRESS MANAGEMENT THROUGH FIRMWARE |
| JP4800701B2 (ja) * | 2005-08-02 | 2011-10-26 | 株式会社リコー | コンピュータシステム |
| US9864548B2 (en) | 2015-09-10 | 2018-01-09 | Toshiba Memory Corporation | Memory module, electronic device and method |
| US11275520B2 (en) * | 2020-03-02 | 2022-03-15 | Micron Technology, Inc. | Media type selection using a processor in memory |
-
1994
- 1994-09-30 JP JP23579494A patent/JP3505231B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08101802A (ja) | 1996-04-16 |
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Legal Events
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|---|---|---|---|
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